JPH11101858A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11101858A JPH11101858A JP9263936A JP26393697A JPH11101858A JP H11101858 A JPH11101858 A JP H11101858A JP 9263936 A JP9263936 A JP 9263936A JP 26393697 A JP26393697 A JP 26393697A JP H11101858 A JPH11101858 A JP H11101858A
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- Japan
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- address
- signal
- latch circuit
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 メモリ部が動作しない場合でも、ロジック
部、特にロジック部内のメモリ制御回路の試験が可能な
構成の半導体集積回路を提供する。 【解決手段】 本発明に係る半導体集積回路は、メモリ
アレイ及びロウアドレスラッチ回路、ロウデコーダ、デ
ータラッチ回路、カラムアドレスラッチ回路、カラムデ
コーダ、メモリアドレスカウンタが備えられたメモリ部
と、メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、所定の制御信号に応じたタイ
ミングでアドレス信号及びデータ信号を入出力するメモ
リ制御回路が備えられたロジック部と、メモリ部とロジ
ック部とを接続する複数の接続配線と、接続配線に接続
され、ロジック部から出力されるアドレス信号又はデー
タ信号を検出する信号検出手段、及び、ロジック部に入
力されるアドレス信号又はデータ信号の期待値を発生す
る信号発生手段が備えられた動作試験用回路とを備えた
ものである。
部、特にロジック部内のメモリ制御回路の試験が可能な
構成の半導体集積回路を提供する。 【解決手段】 本発明に係る半導体集積回路は、メモリ
アレイ及びロウアドレスラッチ回路、ロウデコーダ、デ
ータラッチ回路、カラムアドレスラッチ回路、カラムデ
コーダ、メモリアドレスカウンタが備えられたメモリ部
と、メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、所定の制御信号に応じたタイ
ミングでアドレス信号及びデータ信号を入出力するメモ
リ制御回路が備えられたロジック部と、メモリ部とロジ
ック部とを接続する複数の接続配線と、接続配線に接続
され、ロジック部から出力されるアドレス信号又はデー
タ信号を検出する信号検出手段、及び、ロジック部に入
力されるアドレス信号又はデータ信号の期待値を発生す
る信号発生手段が備えられた動作試験用回路とを備えた
ものである。
Description
【0001】
【発明の属する技術分野】本発明は、ロジック部とメモ
リ部とを同一基板上に搭載した半導体集積回路(以下、
「ロジック混載メモリ」という。)に係り、特に、ロジ
ック部の動作試験及びメモリ部とロジック部との接続配
線の動作試験を行う回路を備えた半導体集積回路に関す
る。
リ部とを同一基板上に搭載した半導体集積回路(以下、
「ロジック混載メモリ」という。)に係り、特に、ロジ
ック部の動作試験及びメモリ部とロジック部との接続配
線の動作試験を行う回路を備えた半導体集積回路に関す
る。
【0002】
【従来の技術】図11は、従来のロジック混載メモリの
ブロック図である。従来のロジック混載メモリは、ロジ
ック部100と、メモリ部300と、ロジック部100
とメモリ部300とを接続している複数の接続配線とか
ら構成されている。ロジック部100には、外部信号入
出力用端子101,102,103,104,105,
106と、メモリ部300との間でデータを授受する際
に使用されるRAS(Row Address Strobe)信号及びC
AS(Column Address Strobe )信号を生成し、RAS
信号及びCAS信号に応じたタイミングでアドレス信
号、データ信号を入出力するメモリ制御回路とが備えら
れている。また、メモリ部300には、メモリアレイ3
01と、メモリアレイ301のメモリセルに接続された
ワード線308を駆動するロウデコーダ302と、メモ
リアレイ301のメモリセルに接続されたビット線30
9を駆動するカラムデコーダ303と、ロウデコーダ3
02に接続されたアドレスカウンタ304及びロウアド
レスラッチ回路305と、カラムデコーダ303に接続
されたデータラッチ回路306及びカラムアドレスラッ
チ回路307とが備えられている。
ブロック図である。従来のロジック混載メモリは、ロジ
ック部100と、メモリ部300と、ロジック部100
とメモリ部300とを接続している複数の接続配線とか
ら構成されている。ロジック部100には、外部信号入
出力用端子101,102,103,104,105,
106と、メモリ部300との間でデータを授受する際
に使用されるRAS(Row Address Strobe)信号及びC
AS(Column Address Strobe )信号を生成し、RAS
信号及びCAS信号に応じたタイミングでアドレス信
号、データ信号を入出力するメモリ制御回路とが備えら
れている。また、メモリ部300には、メモリアレイ3
01と、メモリアレイ301のメモリセルに接続された
ワード線308を駆動するロウデコーダ302と、メモ
リアレイ301のメモリセルに接続されたビット線30
9を駆動するカラムデコーダ303と、ロウデコーダ3
02に接続されたアドレスカウンタ304及びロウアド
レスラッチ回路305と、カラムデコーダ303に接続
されたデータラッチ回路306及びカラムアドレスラッ
チ回路307とが備えられている。
【0003】ロジック部100とメモリ部300とは、
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
【0004】従来のロジック混載メモリについて通常行
われる動作試験には、以下のような試験方法がある。
われる動作試験には、以下のような試験方法がある。
【0005】第一に、ロジック部、メモリ部については
それぞれ単独で動作試験を行う方法である。即ち、ロジ
ック部についてはスキャンテスト等を行い、メモリ部に
ついてはロジック部をバイパスさせて外部信号を直接メ
モリ部に印加することにより評価を行う。これによりメ
モリ部の不良、ロジック部の一部の不良を除く不良を検
出することができる。
それぞれ単独で動作試験を行う方法である。即ち、ロジ
ック部についてはスキャンテスト等を行い、メモリ部に
ついてはロジック部をバイパスさせて外部信号を直接メ
モリ部に印加することにより評価を行う。これによりメ
モリ部の不良、ロジック部の一部の不良を除く不良を検
出することができる。
【0006】第二に、ロジック部とメモリ部とを同時に
テストする通常動作試験があり、この場合、メモリに対
しアクセスするテストパターン信号を入力し、総合的に
ロジック混載メモリの良否を評価する。
テストする通常動作試験があり、この場合、メモリに対
しアクセスするテストパターン信号を入力し、総合的に
ロジック混載メモリの良否を評価する。
【0007】
【発明が解決しようとする課題】しかしながら、上述の
ような従来の動作試験方法におけるロジック部単独の試
験では、ロジック部の総ての機能の試験が行われていな
いという問題点があった。即ち、ロジック部内のメモリ
制御回路を試験する場合には、メモリ部を同時に動作さ
せる必要があり、ロジック部単独では動作試験を行うこ
とができない。
ような従来の動作試験方法におけるロジック部単独の試
験では、ロジック部の総ての機能の試験が行われていな
いという問題点があった。即ち、ロジック部内のメモリ
制御回路を試験する場合には、メモリ部を同時に動作さ
せる必要があり、ロジック部単独では動作試験を行うこ
とができない。
【0008】そこで、ロジック部内のメモリ制御回路の
動作試験を行う際にはメモリ部を同時に動作させること
となるが、メモリ部に不良があった場合、ロジック部を
介してメモリ部に対しアクセスする通常動作試験を行う
ことができない。従って、接続配線、ロジック部内のメ
モリ制御回路の試験を行うことができず、試験の効率が
低下するので、製品開発に支障をきたすといった問題も
生じていた。
動作試験を行う際にはメモリ部を同時に動作させること
となるが、メモリ部に不良があった場合、ロジック部を
介してメモリ部に対しアクセスする通常動作試験を行う
ことができない。従って、接続配線、ロジック部内のメ
モリ制御回路の試験を行うことができず、試験の効率が
低下するので、製品開発に支障をきたすといった問題も
生じていた。
【0009】本発明は、上記問題点に鑑みてなされたも
のであり、その目的は、メモリ部が動作しない場合で
も、ロジック部、特にロジック部内のメモリ制御回路が
正常に動作するかを評価することができるロジック混載
メモリ型の半導体集積回路を提供することである。
のであり、その目的は、メモリ部が動作しない場合で
も、ロジック部、特にロジック部内のメモリ制御回路が
正常に動作するかを評価することができるロジック混載
メモリ型の半導体集積回路を提供することである。
【0010】
【課題を解決するための手段】本発明に係る半導体集積
回路によれば、ビット線及びワード線を駆動することに
よりデータの読出し/書込みが可能な複数のメモリセル
からなるメモリアレイと、ロウアドレス信号をラッチす
るロウアドレスラッチ回路と、ロウアドレス信号に応じ
てワード線を選択的に駆動するロウデコーダと、メモリ
セルの書込み/読出しデータをラッチするデータラッチ
回路と、カラムアドレス信号をラッチするカラムアドレ
スラッチ回路と、カラムアドレス信号に応じてビット線
を選択的に駆動するカラムデコーダと、リフレッシュモ
ード時に動作するメモリアドレスカウンタとが備えられ
たメモリ部と、メモリ部との間でデータを授受する際に
使用される所定の制御信号を生成し、所定の制御信号に
応じたタイミングでアドレス信号及びデータ信号を入出
力するメモリ制御回路が備えられたロジック部と、メモ
リ部とロジック部とを接続する複数の接続配線と、接続
配線を伝播し、ロジック部から出力されるアドレス信号
又はデータ信号を検出する信号検出手段、及び、ロジッ
ク部に入力されるアドレス信号又はデータ信号の期待値
を発生する信号発生手段が備えられた動作試験用回路
と、を備えたことを特徴とし、この構成により、メモリ
部が動作しない場合でも、ロジック部、特にロジック部
内のメモリ制御回路が正常に動作するかを評価すること
ができ、ロジック部の開発に資することができるので、
製品開発期間を短縮することができる。
回路によれば、ビット線及びワード線を駆動することに
よりデータの読出し/書込みが可能な複数のメモリセル
からなるメモリアレイと、ロウアドレス信号をラッチす
るロウアドレスラッチ回路と、ロウアドレス信号に応じ
てワード線を選択的に駆動するロウデコーダと、メモリ
セルの書込み/読出しデータをラッチするデータラッチ
回路と、カラムアドレス信号をラッチするカラムアドレ
スラッチ回路と、カラムアドレス信号に応じてビット線
を選択的に駆動するカラムデコーダと、リフレッシュモ
ード時に動作するメモリアドレスカウンタとが備えられ
たメモリ部と、メモリ部との間でデータを授受する際に
使用される所定の制御信号を生成し、所定の制御信号に
応じたタイミングでアドレス信号及びデータ信号を入出
力するメモリ制御回路が備えられたロジック部と、メモ
リ部とロジック部とを接続する複数の接続配線と、接続
配線を伝播し、ロジック部から出力されるアドレス信号
又はデータ信号を検出する信号検出手段、及び、ロジッ
ク部に入力されるアドレス信号又はデータ信号の期待値
を発生する信号発生手段が備えられた動作試験用回路
と、を備えたことを特徴とし、この構成により、メモリ
部が動作しない場合でも、ロジック部、特にロジック部
内のメモリ制御回路が正常に動作するかを評価すること
ができ、ロジック部の開発に資することができるので、
製品開発期間を短縮することができる。
【0011】具体的な第1の構成として、信号検出手段
は、ロジック部とロウアドレスラッチ回路及びカラムア
ドレスラッチ回路とを接続する接続配線にロジック部か
ら出力されたアドレス信号を検出し保持するアドレスシ
フトレジスタ、並びに、ロジック部とデータラッチ回路
とを接続する接続配線にロジック部から出力されたデー
タ信号を検出し保持するデータシフトレジスタであり、
信号発生手段は、ロジック部とデータラッチ回路とを接
続する接続配線にデータ信号の期待値を出力するカウン
タであるものとするとよい。
は、ロジック部とロウアドレスラッチ回路及びカラムア
ドレスラッチ回路とを接続する接続配線にロジック部か
ら出力されたアドレス信号を検出し保持するアドレスシ
フトレジスタ、並びに、ロジック部とデータラッチ回路
とを接続する接続配線にロジック部から出力されたデー
タ信号を検出し保持するデータシフトレジスタであり、
信号発生手段は、ロジック部とデータラッチ回路とを接
続する接続配線にデータ信号の期待値を出力するカウン
タであるものとするとよい。
【0012】また、アドレスシフトレジスタはロウアド
レスラッチ回路及びカラムアドレスラッチ回路で、デー
タシフトレジスタはデータラッチ回路で、カウンタはメ
モリアドレスカウンタでそれぞれ兼用されたものであ
り、さらに、メモリアレイ及びロウデコーダ、カラムデ
コーダと、ロウアドレスラッチ回路及びカラムアドレス
ラッチ回路、データラッチ回路、メモリアドレスカウン
タとを電気的に分離する回路分離手段を備えたものとす
ると、実装面積の増加を低減しながら、上記同様に動作
試験を行うことができる。
レスラッチ回路及びカラムアドレスラッチ回路で、デー
タシフトレジスタはデータラッチ回路で、カウンタはメ
モリアドレスカウンタでそれぞれ兼用されたものであ
り、さらに、メモリアレイ及びロウデコーダ、カラムデ
コーダと、ロウアドレスラッチ回路及びカラムアドレス
ラッチ回路、データラッチ回路、メモリアドレスカウン
タとを電気的に分離する回路分離手段を備えたものとす
ると、実装面積の増加を低減しながら、上記同様に動作
試験を行うことができる。
【0013】具体的な第2の構成として、信号検出手段
は、ロジック部とロウアドレスラッチ回路及びカラムア
ドレスラッチ回路とを接続する接続配線にロジック部か
ら出力されたアドレス信号が一方側入力に入力される2
入力アドレス比較回路、並びに、ロジック部とデータラ
ッチ回路とを接続する接続配線にロジック部から出力さ
れたデータ信号又は外部信号入出力用端子にロジック部
から出力されたデータ信号が一方側入力に入力される2
入力データ比較回路であり、信号発生手段は、2入力ア
ドレス比較回路の他方側入力にアドレス信号の期待値を
出力するアドレスカウンタ、並びに、ロジック部とデー
タラッチ回路とを接続する接続配線又は2入力データ比
較回路の他方側入力にデータ信号の期待値を出力するデ
ータカウンタであるものとすると、いずれの信号線に不
良が存在するかを自動的に判断することができ、より高
速に測定を行うことが可能となる。
は、ロジック部とロウアドレスラッチ回路及びカラムア
ドレスラッチ回路とを接続する接続配線にロジック部か
ら出力されたアドレス信号が一方側入力に入力される2
入力アドレス比較回路、並びに、ロジック部とデータラ
ッチ回路とを接続する接続配線にロジック部から出力さ
れたデータ信号又は外部信号入出力用端子にロジック部
から出力されたデータ信号が一方側入力に入力される2
入力データ比較回路であり、信号発生手段は、2入力ア
ドレス比較回路の他方側入力にアドレス信号の期待値を
出力するアドレスカウンタ、並びに、ロジック部とデー
タラッチ回路とを接続する接続配線又は2入力データ比
較回路の他方側入力にデータ信号の期待値を出力するデ
ータカウンタであるものとすると、いずれの信号線に不
良が存在するかを自動的に判断することができ、より高
速に測定を行うことが可能となる。
【0014】さらに、2入力アドレス比較回路による比
較結果を検出し保持するアドレスシフトレジスタと、2
入力データ比較回路による比較結果を検出し保持するデ
ータシフトレジスタとを備えたものとするとよい。
較結果を検出し保持するアドレスシフトレジスタと、2
入力データ比較回路による比較結果を検出し保持するデ
ータシフトレジスタとを備えたものとするとよい。
【0015】また、アドレスシフトレジスタはロウアド
レスラッチ回路及びカラムアドレスラッチ回路で、デー
タシフトレジスタはデータラッチ回路で、アドレスカウ
ンタ及びデータカウンタはメモリアドレスカウンタでそ
れぞれ兼用されたものであり、さらに、メモリアレイ及
びロウデコーダ、カラムデコーダと、ロウアドレスラッ
チ回路及びカラムアドレスラッチ回路、データラッチ回
路、メモリアドレスカウンタとを電気的に分離する回路
分離手段を備えたものとすると、実装面積の増加を低減
しながら、上記同様に動作試験を行うことができる。
レスラッチ回路及びカラムアドレスラッチ回路で、デー
タシフトレジスタはデータラッチ回路で、アドレスカウ
ンタ及びデータカウンタはメモリアドレスカウンタでそ
れぞれ兼用されたものであり、さらに、メモリアレイ及
びロウデコーダ、カラムデコーダと、ロウアドレスラッ
チ回路及びカラムアドレスラッチ回路、データラッチ回
路、メモリアドレスカウンタとを電気的に分離する回路
分離手段を備えたものとすると、実装面積の増加を低減
しながら、上記同様に動作試験を行うことができる。
【0016】また、具体的な第2の構成において、さら
に、2入力アドレス比較回路による比較結果の正誤を判
定するアドレス正誤判定回路と、2入力データ比較回路
による比較結果の正誤を判定するデータ正誤判定回路と
を備えたものとすると、実装面積の増加を低減しなが
ら、自動的に不良の存在を判断することができ、より高
速に測定を行うことが可能となる。
に、2入力アドレス比較回路による比較結果の正誤を判
定するアドレス正誤判定回路と、2入力データ比較回路
による比較結果の正誤を判定するデータ正誤判定回路と
を備えたものとすると、実装面積の増加を低減しなが
ら、自動的に不良の存在を判断することができ、より高
速に測定を行うことが可能となる。
【0017】上記各構成において、さらに、メモリ部と
接続配線とを電気的に分離するメモリ部分離手段を備え
たものとすると、メモリ部の動作による測定への影響を
防止することができる。
接続配線とを電気的に分離するメモリ部分離手段を備え
たものとすると、メモリ部の動作による測定への影響を
防止することができる。
【0018】
【発明の実施の形態】本発明に係る半導体集積回路は、
ロジック混載メモリのロジック部とメモリ部とを接続し
ている接続配線に、ロジック部の動作試験用回路を付加
した点に特徴がある。
ロジック混載メモリのロジック部とメモリ部とを接続し
ている接続配線に、ロジック部の動作試験用回路を付加
した点に特徴がある。
【0019】以下、本発明に係る半導体集積回路の実施
の形態について、図面を参照しながら説明する。
の形態について、図面を参照しながら説明する。
【0020】図1は、本発明の第1の実施の形態に係る
半導体集積回路のブロック図である。本発明の第1の実
施の形態に係る半導体集積回路は、ロジック部100
と、メモリ部300と、ロジック部100とメモリ部3
00とを接続している接続配線と、接続配線に付加さ
れ、ロジック部の動作試験を行う動作試験用回路とから
構成されている。
半導体集積回路のブロック図である。本発明の第1の実
施の形態に係る半導体集積回路は、ロジック部100
と、メモリ部300と、ロジック部100とメモリ部3
00とを接続している接続配線と、接続配線に付加さ
れ、ロジック部の動作試験を行う動作試験用回路とから
構成されている。
【0021】ロジック部100及びメモリ部300、接
続配線自体の構成は、従来のものと同様である。即ち、
ロジック部100には、外部信号入出力用端子101,
102,103,104,105,106と、メモリ部
300との間でデータを授受する際に使用されるRAS
信号及びCAS信号を生成し、RAS信号及びCAS信
号に応じたタイミングでアドレス信号、データ信号を入
出力するメモリ制御回路とが備えられている。また、メ
モリ部300には、メモリアレイ301と、メモリアレ
イ301のメモリセルに接続されたワード線308を駆
動するロウデコーダ302と、メモリアレイ301のメ
モリセルに接続されたビット線309を駆動するカラム
デコーダ303と、ロウデコーダ302に接続されたア
ドレスカウンタ304及びロウアドレスラッチ回路30
5と、カラムデコーダ303に接続されたデータラッチ
回路306及びカラムアドレスラッチ回路307とが備
えられている。
続配線自体の構成は、従来のものと同様である。即ち、
ロジック部100には、外部信号入出力用端子101,
102,103,104,105,106と、メモリ部
300との間でデータを授受する際に使用されるRAS
信号及びCAS信号を生成し、RAS信号及びCAS信
号に応じたタイミングでアドレス信号、データ信号を入
出力するメモリ制御回路とが備えられている。また、メ
モリ部300には、メモリアレイ301と、メモリアレ
イ301のメモリセルに接続されたワード線308を駆
動するロウデコーダ302と、メモリアレイ301のメ
モリセルに接続されたビット線309を駆動するカラム
デコーダ303と、ロウデコーダ302に接続されたア
ドレスカウンタ304及びロウアドレスラッチ回路30
5と、カラムデコーダ303に接続されたデータラッチ
回路306及びカラムアドレスラッチ回路307とが備
えられている。
【0022】ロジック部100とメモリ部300とは、
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
【0023】さらに、ロジック部100とメモリ部30
0とを接続している接続配線には、ロジック部100の
動作試験用回路が付加されている。第1の実施の形態に
係る動作試験用回路は、アドレスシフトレジスタ1と、
データシフトレジスタ2と、カウンタ3とから構成され
ている。
0とを接続している接続配線には、ロジック部100の
動作試験用回路が付加されている。第1の実施の形態に
係る動作試験用回路は、アドレスシフトレジスタ1と、
データシフトレジスタ2と、カウンタ3とから構成され
ている。
【0024】アドレスシフトレジスタ1は、ロウアドレ
スラッチ回路305のバス配線141,142及びカラ
ムアドレスラッチ回路307のバス配線145,146
にそれぞれ配線151,152,155,156を介し
て接続されている。データシフトレジスタ2は、データ
ラッチ回路306のバス配線143,144にそれぞれ
配線153及びMOSトランジスタ503,配線154
及びMOSトランジスタ504を介して接続されてい
る。カウンタ3は、データラッチ回路306のバス配線
143,144にそれぞれ配線153及びMOSトラン
ジスタ501,配線154及びMOSトランジスタ50
2を介して接続されている。
スラッチ回路305のバス配線141,142及びカラ
ムアドレスラッチ回路307のバス配線145,146
にそれぞれ配線151,152,155,156を介し
て接続されている。データシフトレジスタ2は、データ
ラッチ回路306のバス配線143,144にそれぞれ
配線153及びMOSトランジスタ503,配線154
及びMOSトランジスタ504を介して接続されてい
る。カウンタ3は、データラッチ回路306のバス配線
143,144にそれぞれ配線153及びMOSトラン
ジスタ501,配線154及びMOSトランジスタ50
2を介して接続されている。
【0025】MOSトランジスタ501,502はリー
ド制御線161により、MOSトランジスタ503,5
04はライト制御線162によりそれぞれオン/オフを
制御される。パッド111から分離制御線131を介し
て分離制御信号がアドレスシフトレジスタ1及びMOS
トランジスタ504の一方側電極に印加される。アドレ
スシフトレジスタ1及びデータシフトレジスタ2には、
クロックパッド110からクロック線130を介して同
一のクロック信号が入力され、カウンタ3には、クロッ
クパッド108からクロック線128を介してクロック
信号が入力される。これにより、アドレスシフトレジス
タ1からは、アドレス出力線129を介してパッド10
9にアドレスデータが出力され、データシフトレジスタ
2からの出力データは、データ出力線127を介してパ
ッド107に出力される。
ド制御線161により、MOSトランジスタ503,5
04はライト制御線162によりそれぞれオン/オフを
制御される。パッド111から分離制御線131を介し
て分離制御信号がアドレスシフトレジスタ1及びMOS
トランジスタ504の一方側電極に印加される。アドレ
スシフトレジスタ1及びデータシフトレジスタ2には、
クロックパッド110からクロック線130を介して同
一のクロック信号が入力され、カウンタ3には、クロッ
クパッド108からクロック線128を介してクロック
信号が入力される。これにより、アドレスシフトレジス
タ1からは、アドレス出力線129を介してパッド10
9にアドレスデータが出力され、データシフトレジスタ
2からの出力データは、データ出力線127を介してパ
ッド107に出力される。
【0026】以下、本発明の第1の実施の形態に係る半
導体集積回路の動作について説明する。
導体集積回路の動作について説明する。
【0027】アドレス信号による各アドレスの動作確認
は、以下のように行われる。複数の外部信号入出力用パ
ッド101,102,105,106から入力されたア
ドレス信号は、配線121,122,125,126を
介してロジック部100に入力される。入力されたアド
レス信号は、ロジック部100を通過しバス配線14
1,142,145,146に出力される。バス配線1
41,142,145,156に出力されたアドレス信
号は配線151,152,155,156を介してアド
レスシフトレジスタ1に格納される。格納されたアドレ
ス信号は、クロックパッド110からクロック信号を入
力することによりアドレスシフトレジスタ1からアドレ
ス出力線129を介してパッド109にアドレスデータ
としてシリアルに出力される。そこで、入力したアドレ
ス信号のアドレスデータとアドレスシフトレジスタ1か
ら出力されたアドレスデータとを比較することにより、
各アドレスの動作を確認することができる。
は、以下のように行われる。複数の外部信号入出力用パ
ッド101,102,105,106から入力されたア
ドレス信号は、配線121,122,125,126を
介してロジック部100に入力される。入力されたアド
レス信号は、ロジック部100を通過しバス配線14
1,142,145,146に出力される。バス配線1
41,142,145,156に出力されたアドレス信
号は配線151,152,155,156を介してアド
レスシフトレジスタ1に格納される。格納されたアドレ
ス信号は、クロックパッド110からクロック信号を入
力することによりアドレスシフトレジスタ1からアドレ
ス出力線129を介してパッド109にアドレスデータ
としてシリアルに出力される。そこで、入力したアドレ
ス信号のアドレスデータとアドレスシフトレジスタ1か
ら出力されたアドレスデータとを比較することにより、
各アドレスの動作を確認することができる。
【0028】データ信号による動作については、ライト
動作、リード動作に分けて動作確認を行う。
動作、リード動作に分けて動作確認を行う。
【0029】ライト動作については、上述のアドレス信
号の場合と同様の動作原理により動作確認を行う。外部
信号入出力用パッド103,104から配線123,1
24を介してロジック部100を通過しバス配線14
3,144に出力されたデータ信号は、配線153,1
54を介してデータシフトレジスタ2に格納される。こ
のとき、MOSトランジスタ503,504はオンにな
るように制御されている。クロックパッド108からク
ロック線128を介してクロック信号をカウンタ3に入
力することによりカウンタ3の出力がデータシフトレジ
スタ2に入力され、データシフトレジスタ2に格納され
たデータ信号は、データシフトレジスタ2からデータ出
力線127を介してパッド107にライトデータとして
シリアルに出力される。このとき、MOSトランジスタ
501,502,503,504はオンになるように制
御されている。そこで、入力したデータ信号のライトデ
ータとデータシフトレジスタ2から出力されたライトデ
ータとを比較することにより、各データ線の動作を確認
することができる。
号の場合と同様の動作原理により動作確認を行う。外部
信号入出力用パッド103,104から配線123,1
24を介してロジック部100を通過しバス配線14
3,144に出力されたデータ信号は、配線153,1
54を介してデータシフトレジスタ2に格納される。こ
のとき、MOSトランジスタ503,504はオンにな
るように制御されている。クロックパッド108からク
ロック線128を介してクロック信号をカウンタ3に入
力することによりカウンタ3の出力がデータシフトレジ
スタ2に入力され、データシフトレジスタ2に格納され
たデータ信号は、データシフトレジスタ2からデータ出
力線127を介してパッド107にライトデータとして
シリアルに出力される。このとき、MOSトランジスタ
501,502,503,504はオンになるように制
御されている。そこで、入力したデータ信号のライトデ
ータとデータシフトレジスタ2から出力されたライトデ
ータとを比較することにより、各データ線の動作を確認
することができる。
【0030】リード動作については、カウンタ3をメモ
リセルの代用とすることにより動作確認を行う。最初に
カウンタ3を初期化し、任意のデータをカウンタ3に予
めセットする。その後、クロックパッド108からクロ
ック線128を介してクロック信号をカウンタ3に入力
することにより、カウンタ3に予めセットされたデータ
のデータ信号がカウンタ3から出力される。ロジック部
100は、カウンタ3から出力されたデータ信号を取り
込み、パッド103,104に出力する。このとき、M
OSトランジスタ501,502はオンになるように制
御されている。そこで、パッド103,104に出力さ
れるデータ信号のデータとカウンタ3にセットしたデー
タとが等しければ、そのデータ線は正常に動作している
ことになる。クロックを順次動作させてカウンタを1ず
つインクリメントすることにより、各データ線について
同様の動作を繰り返し、動作確認を行なう。
リセルの代用とすることにより動作確認を行う。最初に
カウンタ3を初期化し、任意のデータをカウンタ3に予
めセットする。その後、クロックパッド108からクロ
ック線128を介してクロック信号をカウンタ3に入力
することにより、カウンタ3に予めセットされたデータ
のデータ信号がカウンタ3から出力される。ロジック部
100は、カウンタ3から出力されたデータ信号を取り
込み、パッド103,104に出力する。このとき、M
OSトランジスタ501,502はオンになるように制
御されている。そこで、パッド103,104に出力さ
れるデータ信号のデータとカウンタ3にセットしたデー
タとが等しければ、そのデータ線は正常に動作している
ことになる。クロックを順次動作させてカウンタを1ず
つインクリメントすることにより、各データ線について
同様の動作を繰り返し、動作確認を行なう。
【0031】図2は、本発明に係る半導体集積回路に用
いられるアドレスシフトレジスタの回路構成の一例を示
したブロック図(図2(a))及びその動作を示すタイ
ミングチャート(図2(b))である。
いられるアドレスシフトレジスタの回路構成の一例を示
したブロック図(図2(a))及びその動作を示すタイ
ミングチャート(図2(b))である。
【0032】図2(a)に示されるように、図1のアド
レスシフトレジスタ1は、それぞれ2個のインバータで
構成されるラッチ回路20b,20c,20d,20e
とCMOSトランジスタ21b,21c,21d,21
eとを交互に縦列接続して構成されている。分断制御線
131のパッド111に分離制御信号を印加することに
より、入力配線分断用MOSトランジスタ22b,22
c,22d,22eは導通状態となる。すると、データ
信号が、配線151,152,155,156から入力
配線分断用MOSトランジスタ22b,22c,22
d,22eを介して各ラッチ回路20b,20c,20
d,20eに入力される。尚、出力側から数えて奇数番
目のデータ信号は、インバータ23c,23eにより論
理反転されて入力される。
レスシフトレジスタ1は、それぞれ2個のインバータで
構成されるラッチ回路20b,20c,20d,20e
とCMOSトランジスタ21b,21c,21d,21
eとを交互に縦列接続して構成されている。分断制御線
131のパッド111に分離制御信号を印加することに
より、入力配線分断用MOSトランジスタ22b,22
c,22d,22eは導通状態となる。すると、データ
信号が、配線151,152,155,156から入力
配線分断用MOSトランジスタ22b,22c,22
d,22eを介して各ラッチ回路20b,20c,20
d,20eに入力される。尚、出力側から数えて奇数番
目のデータ信号は、インバータ23c,23eにより論
理反転されて入力される。
【0033】また、分断制御線131で入力配線を分断
し、パッド110からクロック信号をクロック線130
に入力し、インバータ26により相互に反転したクロッ
ク信号を各CMOSトランジスタ21b,21c,21
d,21eの両MOSトランジスタのゲートにそれぞれ
印加することにより、各ラッチ回路20b,20c,2
0d,20eにラッチされていたデータ信号は、順次出
力側に転送され、配線156,155,152,151
からのデータの順にシリアルに出力される。
し、パッド110からクロック信号をクロック線130
に入力し、インバータ26により相互に反転したクロッ
ク信号を各CMOSトランジスタ21b,21c,21
d,21eの両MOSトランジスタのゲートにそれぞれ
印加することにより、各ラッチ回路20b,20c,2
0d,20eにラッチされていたデータ信号は、順次出
力側に転送され、配線156,155,152,151
からのデータの順にシリアルに出力される。
【0034】例えば、アドレス信号又はデータ信号とし
て、配線151,152,155,156からデータ
“1”,“1”,“0”,“1”がそれぞれ入力された
場合、入力されたデータは各ラッチ回路20b,20
c,20d,20eでラッチされる。その後、パッド1
11に分離制御信号を印加することにより分離制御線1
31で各ラッチ回路20b,20c,20d,20eと
入力配線151,152,155,156とを切断す
る。切断後、パッド110からクロック信号をCMOS
トランジスタ21b,21c,21d,21eに入力す
ることにより、各ラッチ回路20b,20c,20d,
20eにラッチされていたデータ信号は、順次出力側に
転送され、図2(b)に示されるように、配線156,
155,152,151からのデータの順、即ち
“1”,“0”,“1”,“1”の順にシリアルに出力
される。
て、配線151,152,155,156からデータ
“1”,“1”,“0”,“1”がそれぞれ入力された
場合、入力されたデータは各ラッチ回路20b,20
c,20d,20eでラッチされる。その後、パッド1
11に分離制御信号を印加することにより分離制御線1
31で各ラッチ回路20b,20c,20d,20eと
入力配線151,152,155,156とを切断す
る。切断後、パッド110からクロック信号をCMOS
トランジスタ21b,21c,21d,21eに入力す
ることにより、各ラッチ回路20b,20c,20d,
20eにラッチされていたデータ信号は、順次出力側に
転送され、図2(b)に示されるように、配線156,
155,152,151からのデータの順、即ち
“1”,“0”,“1”,“1”の順にシリアルに出力
される。
【0035】尚、ここでは、アドレスシフトレジスタの
構成について説明したが、データシフトレジスタについ
ても、入力数を適宜変更した同様の構成のシフトレジス
タを用いることができる。
構成について説明したが、データシフトレジスタについ
ても、入力数を適宜変更した同様の構成のシフトレジス
タを用いることができる。
【0036】図3は、本発明に係る半導体集積回路に用
いられるカウンタとしてトグルフリップフロップ回路で
構成したものの一例を示したブロック図(図3(a))
及びその動作を示すタイミングチャート(図3(b))
である。
いられるカウンタとしてトグルフリップフロップ回路で
構成したものの一例を示したブロック図(図3(a))
及びその動作を示すタイミングチャート(図3(b))
である。
【0037】図3(a)に示されるように、この例で
は、カウンタは、第1,第2,第3のトグルフリップフ
ロップ回路31,32,33を縦列接続して構成されて
いる。
は、カウンタは、第1,第2,第3のトグルフリップフ
ロップ回路31,32,33を縦列接続して構成されて
いる。
【0038】図3(b)に示されるように、第1のフリ
ップフロップ31は、クロック入力Tが“1”から
“0”になるごとに、その出力Aがトグルする。また、
第2のフリップフロップ32は、第1のフリップフロッ
プ31の出力Aが“1”から“0”になる(クロック信
号が2回与えられる)ごとに、その出力Bが反転する。
さらに、第3のフリップフロップ33は、第2のフリッ
プフロップ32の出力Bが“1”から“0”になる(ク
ロック信号が4回与えられる)ごとに、その出力Cがト
グルする。以降同様にして、クロック信号が順次入力さ
れるとこれに応じて出力が変化していく。そこで、各フ
リップフロップ回路31,32,33の出力A,B,C
のいずれか適当なものをカウンタ出力として用いること
ができる。
ップフロップ31は、クロック入力Tが“1”から
“0”になるごとに、その出力Aがトグルする。また、
第2のフリップフロップ32は、第1のフリップフロッ
プ31の出力Aが“1”から“0”になる(クロック信
号が2回与えられる)ごとに、その出力Bが反転する。
さらに、第3のフリップフロップ33は、第2のフリッ
プフロップ32の出力Bが“1”から“0”になる(ク
ロック信号が4回与えられる)ごとに、その出力Cがト
グルする。以降同様にして、クロック信号が順次入力さ
れるとこれに応じて出力が変化していく。そこで、各フ
リップフロップ回路31,32,33の出力A,B,C
のいずれか適当なものをカウンタ出力として用いること
ができる。
【0039】図2のシフトレジスタ及び図3のカウンタ
を用いて、図1に示した本発明の第1の実施の形態に係
る半導体集積回路を構成することにより、メモリ部が動
作しない場合でも、ロジック部、特にロジック部内のメ
モリ制御回路が正常に動作するかを評価することがで
き、ロジック部の開発に資することができるので、製品
開発期間を短縮することができる。
を用いて、図1に示した本発明の第1の実施の形態に係
る半導体集積回路を構成することにより、メモリ部が動
作しない場合でも、ロジック部、特にロジック部内のメ
モリ制御回路が正常に動作するかを評価することがで
き、ロジック部の開発に資することができるので、製品
開発期間を短縮することができる。
【0040】図4は、本発明の第2の実施の形態に係る
半導体集積回路のブロック図である。本発明の第2の実
施の形態に係る半導体集積回路のロジック部100及び
メモリ部300の構成は、第1の実施の実施の形態及び
従来の構成と同様である。即ち、ロジック部100に
は、外部信号入出力用端子101,102,103,1
04,105,106と、メモリ部300との間でデー
タを授受する際に使用されるRAS信号及びCAS信号
を生成し、RAS信号及びCAS信号に応じたタイミン
グでアドレス信号、データ信号を入出力するメモリ制御
回路とが備えられている。また、メモリ部300には、
メモリアレイ301と、メモリアレイ301のメモリセ
ルに接続されたワード線308を駆動するロウデコーダ
302と、メモリアレイ301のメモリセルに接続され
たビット線309を駆動するカラムデコーダ303と、
ロウデコーダ302に接続されたアドレスカウンタ30
4及びロウアドレスラッチ回路305と、カラムデコー
ダ303に接続されたデータラッチ回路306及びカラ
ムアドレスラッチ回路307とが備えられている。
半導体集積回路のブロック図である。本発明の第2の実
施の形態に係る半導体集積回路のロジック部100及び
メモリ部300の構成は、第1の実施の実施の形態及び
従来の構成と同様である。即ち、ロジック部100に
は、外部信号入出力用端子101,102,103,1
04,105,106と、メモリ部300との間でデー
タを授受する際に使用されるRAS信号及びCAS信号
を生成し、RAS信号及びCAS信号に応じたタイミン
グでアドレス信号、データ信号を入出力するメモリ制御
回路とが備えられている。また、メモリ部300には、
メモリアレイ301と、メモリアレイ301のメモリセ
ルに接続されたワード線308を駆動するロウデコーダ
302と、メモリアレイ301のメモリセルに接続され
たビット線309を駆動するカラムデコーダ303と、
ロウデコーダ302に接続されたアドレスカウンタ30
4及びロウアドレスラッチ回路305と、カラムデコー
ダ303に接続されたデータラッチ回路306及びカラ
ムアドレスラッチ回路307とが備えられている。
【0041】ロジック部100とメモリ部300とは、
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
【0042】本発明の第2の実施の形態に係る半導体集
積回路においても、ロジック部100とメモリ部300
とを接続している接続配線に、ロジック部100の動作
試験用回路が付加されているが、第2の実施の形態に係
る動作試験用回路は第1の実施の形態の場合とは構成が
異なっている。即ち、第2の実施の形態に係る動作試験
用回路は、2入力EX−OR(Exclusive OR:排他的論
理和)回路201,202,205,206と、アドレ
スカウンタ4と、アドレスシフトレジスタ1と、データ
カウンタ5と、2入力EX−OR回路203,204
と、データシフトレジスタ2とから構成されている。
積回路においても、ロジック部100とメモリ部300
とを接続している接続配線に、ロジック部100の動作
試験用回路が付加されているが、第2の実施の形態に係
る動作試験用回路は第1の実施の形態の場合とは構成が
異なっている。即ち、第2の実施の形態に係る動作試験
用回路は、2入力EX−OR(Exclusive OR:排他的論
理和)回路201,202,205,206と、アドレ
スカウンタ4と、アドレスシフトレジスタ1と、データ
カウンタ5と、2入力EX−OR回路203,204
と、データシフトレジスタ2とから構成されている。
【0043】2入力EX−OR回路201,202,2
05,206は、ロウアドレスラッチ回路305に接続
されたバス配線141,142及びカラムアドレスラッ
チ回路307に接続されたバス配線145,146にそ
れぞれ配線151,152,155,156を介して一
方側入力が接続されている。アドレスカウンタ4には、
2入力EX−OR回路201,202,205,206
の他方側入力がそれぞれ接続されている。アドレスシフ
トレジスタ1には、2入力EX−OR回路201,20
2,205,206の出力がそれぞれ入力される。デー
タカウンタ5は、データラッチ回路306のバス配線1
43,144にそれぞれ配線153及びMOSトランジ
スタ501,配線154及びMOSトランジスタ502
を介して接続されている。2入力EX−OR回路20
3,204は、一方側入力がMOSトランジスタ50
3,504を介してバス配線143及び配線153,バ
ス配線144及び154にそれぞれ接続され、他方側入
力がデータカウンタ5にそれぞれ接続されている。デー
タシフトレジスタ2には、2入力EX−OR回路20
3,204の出力がそれぞれ入力される。
05,206は、ロウアドレスラッチ回路305に接続
されたバス配線141,142及びカラムアドレスラッ
チ回路307に接続されたバス配線145,146にそ
れぞれ配線151,152,155,156を介して一
方側入力が接続されている。アドレスカウンタ4には、
2入力EX−OR回路201,202,205,206
の他方側入力がそれぞれ接続されている。アドレスシフ
トレジスタ1には、2入力EX−OR回路201,20
2,205,206の出力がそれぞれ入力される。デー
タカウンタ5は、データラッチ回路306のバス配線1
43,144にそれぞれ配線153及びMOSトランジ
スタ501,配線154及びMOSトランジスタ502
を介して接続されている。2入力EX−OR回路20
3,204は、一方側入力がMOSトランジスタ50
3,504を介してバス配線143及び配線153,バ
ス配線144及び154にそれぞれ接続され、他方側入
力がデータカウンタ5にそれぞれ接続されている。デー
タシフトレジスタ2には、2入力EX−OR回路20
3,204の出力がそれぞれ入力される。
【0044】MOSトランジスタ501,502はリー
ド制御線161により、MOSトランジスタ503,5
04はライト制御線162によりそれぞれオン/オフを
制御される。アドレスカウンタ4及びデータカウンタ5
には、クロックパッド108からクロック線128を介
して同一のクロック信号が入力される。アドレスシフト
レジスタ1及びデータシフトレジスタ2には、クロック
パッド110からクロック線130を介して同一のクロ
ック信号が、パッド111から分離制御線131を介し
て同一の分離制御信号が入力される。これにより、アド
レスシフトレジスタ1からはアドレス出力線129を介
してパッド109にアドレスデータが出力され、データ
シフトレジスタ2からはデータ出力線127を介してパ
ッド107に出力データが出力される。
ド制御線161により、MOSトランジスタ503,5
04はライト制御線162によりそれぞれオン/オフを
制御される。アドレスカウンタ4及びデータカウンタ5
には、クロックパッド108からクロック線128を介
して同一のクロック信号が入力される。アドレスシフト
レジスタ1及びデータシフトレジスタ2には、クロック
パッド110からクロック線130を介して同一のクロ
ック信号が、パッド111から分離制御線131を介し
て同一の分離制御信号が入力される。これにより、アド
レスシフトレジスタ1からはアドレス出力線129を介
してパッド109にアドレスデータが出力され、データ
シフトレジスタ2からはデータ出力線127を介してパ
ッド107に出力データが出力される。
【0045】以下、本発明の第2の実施の形態に係る半
導体集積回路の動作について説明する。
導体集積回路の動作について説明する。
【0046】アドレス信号による各アドレスの動作確認
は、以下のように行われる。最初にアドレスカウンタ4
を初期化し、所定のアドレスデータをアドレスカウンタ
4に予めセットする。そして、複数の外部信号入出力用
パッド101,102,105,106には、アドレス
カウンタ4にセットされたアドレスデータと同一のアド
レスデータとなるアドレス信号をそれぞれ入力する。複
数の外部信号入出力用パッド101,102,105,
106から入力されたアドレス信号は、配線121,1
22,125,126を介してロジック部100に入力
される。入力されたアドレス信号は、ロジック部100
を通過しバス配線141,142,145,146に出
力される。
は、以下のように行われる。最初にアドレスカウンタ4
を初期化し、所定のアドレスデータをアドレスカウンタ
4に予めセットする。そして、複数の外部信号入出力用
パッド101,102,105,106には、アドレス
カウンタ4にセットされたアドレスデータと同一のアド
レスデータとなるアドレス信号をそれぞれ入力する。複
数の外部信号入出力用パッド101,102,105,
106から入力されたアドレス信号は、配線121,1
22,125,126を介してロジック部100に入力
される。入力されたアドレス信号は、ロジック部100
を通過しバス配線141,142,145,146に出
力される。
【0047】各2入力EX−OR回路201,202,
205,206の一方側入力には、バス配線141,1
42,145,156に出力されたアドレス信号が配線
151,152,155,156を介して入力され、各
2入力EX−OR回路201,202,205,206
の他方側入力には、アドレスカウンタ4にクロックパッ
ド108からクロック線128を介してクロック信号を
入力することによりアドレスカウンタ4にセットされた
アドレスデータのアドレス信号がそれぞれ入力される。
205,206の一方側入力には、バス配線141,1
42,145,156に出力されたアドレス信号が配線
151,152,155,156を介して入力され、各
2入力EX−OR回路201,202,205,206
の他方側入力には、アドレスカウンタ4にクロックパッ
ド108からクロック線128を介してクロック信号を
入力することによりアドレスカウンタ4にセットされた
アドレスデータのアドレス信号がそれぞれ入力される。
【0048】バス配線141,142,145,156
からのアドレス信号とアドレスカウンタ4からのアドレ
ス信号とは、各2入力EX−OR回路201,202,
205,206によってそれぞれ比較され、それらの比
較結果はアドレスシフトレジスタ1に保存される。保存
された比較結果信号は、クロックパッド110からクロ
ック線128を介してクロック信号をアドレスシフトレ
ジスタ1に入力することにより、データ出力線129を
介してパッド109にシリアルに出力される。
からのアドレス信号とアドレスカウンタ4からのアドレ
ス信号とは、各2入力EX−OR回路201,202,
205,206によってそれぞれ比較され、それらの比
較結果はアドレスシフトレジスタ1に保存される。保存
された比較結果信号は、クロックパッド110からクロ
ック線128を介してクロック信号をアドレスシフトレ
ジスタ1に入力することにより、データ出力線129を
介してパッド109にシリアルに出力される。
【0049】比較結果に誤りがない場合には出力データ
は総てLowレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがHighレ
ベルで出力される。
は総てLowレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがHighレ
ベルで出力される。
【0050】データ信号による動作については、第1の
実施の形態と同様に、ライト動作、リード動作に分けて
動作確認を行う。
実施の形態と同様に、ライト動作、リード動作に分けて
動作確認を行う。
【0051】ライト動作については、上述のアドレス信
号の場合と同様の動作原理により動作確認を行う。最初
にデータカウンタ5を初期化し、所定のライトデータを
データカウンタ5に予めセットする。そして、外部信号
入出力用パッド103,104には、データカウンタ5
にセットされたライトデータと同一のライトデータとな
るデータ信号をそれぞれ入力する。外部信号入出力用パ
ッド103,104から配線123,124を介してロ
ジック部100を通過しバス配線143,144に出力
されたデータ信号は、配線153,154を介して2入
力EX−OR回路203,204の一方側入力にそれぞ
れ入力される。このとき、MOSトランジスタ503,
504はオンになるように制御されている。2入力EX
−OR回路203,204の他方側入力には、データカ
ウンタ5にクロックパッド108からクロック線128
を介してクロック信号を入力することによりデータカウ
ンタ5にセットされたライトデータのデータ信号がそれ
ぞれ入力される。
号の場合と同様の動作原理により動作確認を行う。最初
にデータカウンタ5を初期化し、所定のライトデータを
データカウンタ5に予めセットする。そして、外部信号
入出力用パッド103,104には、データカウンタ5
にセットされたライトデータと同一のライトデータとな
るデータ信号をそれぞれ入力する。外部信号入出力用パ
ッド103,104から配線123,124を介してロ
ジック部100を通過しバス配線143,144に出力
されたデータ信号は、配線153,154を介して2入
力EX−OR回路203,204の一方側入力にそれぞ
れ入力される。このとき、MOSトランジスタ503,
504はオンになるように制御されている。2入力EX
−OR回路203,204の他方側入力には、データカ
ウンタ5にクロックパッド108からクロック線128
を介してクロック信号を入力することによりデータカウ
ンタ5にセットされたライトデータのデータ信号がそれ
ぞれ入力される。
【0052】バス配線143,144からのデータ信号
とデータカウンタ5からのデータ信号とは、2入力EX
−OR回路203,204によってそれぞれ比較され、
それらの比較結果はデータシフトレジスタ2に保存され
る。保存された比較結果信号は、クロックパッド110
からクロック線128を介してクロック信号をデータシ
フトレジスタ2に入力することにより、データ出力線1
27を介してパッド107にシリアルに出力される。
とデータカウンタ5からのデータ信号とは、2入力EX
−OR回路203,204によってそれぞれ比較され、
それらの比較結果はデータシフトレジスタ2に保存され
る。保存された比較結果信号は、クロックパッド110
からクロック線128を介してクロック信号をデータシ
フトレジスタ2に入力することにより、データ出力線1
27を介してパッド107にシリアルに出力される。
【0053】比較結果に誤りがない場合には出力データ
は総てLowレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがHighレ
ベルで出力される。
は総てLowレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがHighレ
ベルで出力される。
【0054】リード動作については、データカウンタ5
をメモリセルの代用とすることにより動作確認を行う。
最初にデータカウンタ5を初期化し、任意のデータをデ
ータカウンタ5に予めセットする。その後、クロックパ
ッド108からクロック線128を介してクロック信号
をデータカウンタ5に入力することにより、データカウ
ンタ5に予めセットされたデータのデータ信号がデータ
カウンタ5から出力される。ロジック部100は、デー
タカウンタ5から出力されたデータ信号を取り込み、パ
ッド103,104に出力する。このとき、MOSトラ
ンジスタ501,502はオンになるように制御されて
おり、MOSトランジスタ505,506もオンになる
ように制御されているので、パッド103,104に出
力されたデータ信号は、配線157,158を介して2
入力EX−OR回路203,204の一方側入力にそれ
ぞれ入力される。また、2入力EX−OR回路203,
204の他方側入力には、データカウンタ5にクロック
パッド108からクロック線128を介してクロック信
号を入力することによりデータカウンタ5にセットされ
たリードデータのデータ信号がそれぞれ入力される。
をメモリセルの代用とすることにより動作確認を行う。
最初にデータカウンタ5を初期化し、任意のデータをデ
ータカウンタ5に予めセットする。その後、クロックパ
ッド108からクロック線128を介してクロック信号
をデータカウンタ5に入力することにより、データカウ
ンタ5に予めセットされたデータのデータ信号がデータ
カウンタ5から出力される。ロジック部100は、デー
タカウンタ5から出力されたデータ信号を取り込み、パ
ッド103,104に出力する。このとき、MOSトラ
ンジスタ501,502はオンになるように制御されて
おり、MOSトランジスタ505,506もオンになる
ように制御されているので、パッド103,104に出
力されたデータ信号は、配線157,158を介して2
入力EX−OR回路203,204の一方側入力にそれ
ぞれ入力される。また、2入力EX−OR回路203,
204の他方側入力には、データカウンタ5にクロック
パッド108からクロック線128を介してクロック信
号を入力することによりデータカウンタ5にセットされ
たリードデータのデータ信号がそれぞれ入力される。
【0055】パッド103,104に出力されたデータ
信号とデータカウンタ5からのデータ信号とは、2入力
EX−OR回路203,204によってそれぞれ比較さ
れ、それらの比較結果はデータシフトレジスタ2に保存
される。クロックパッド110からクロック線128を
介してデータシフトレジスタ2にクロック信号を入力す
ることにより、保存された比較結果信号は、データシフ
トレジスタ2からデータ出力線127を介してパッド1
07にシリアルに出力される。
信号とデータカウンタ5からのデータ信号とは、2入力
EX−OR回路203,204によってそれぞれ比較さ
れ、それらの比較結果はデータシフトレジスタ2に保存
される。クロックパッド110からクロック線128を
介してデータシフトレジスタ2にクロック信号を入力す
ることにより、保存された比較結果信号は、データシフ
トレジスタ2からデータ出力線127を介してパッド1
07にシリアルに出力される。
【0056】比較結果に誤りがない場合には出力データ
は総てLowレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがHighレ
ベルで出力される。
は総てLowレベルであり、誤りがある場合には誤りの
あるアドレス線に対応したビットのデータがHighレ
ベルで出力される。
【0057】本発明の第2の実施の形態に係る半導体集
積回路においては、データ比較回路を用いて動作試験用
回路を構成したので、ロジック部に接続されたいずれの
信号線141〜146に不良が存在するかについての判
断がデータ比較回路により行われ、出力信号の期待値と
出力信号とを回路外部で比較する第1の実施の形態より
も高速に測定を行うことが可能となる。
積回路においては、データ比較回路を用いて動作試験用
回路を構成したので、ロジック部に接続されたいずれの
信号線141〜146に不良が存在するかについての判
断がデータ比較回路により行われ、出力信号の期待値と
出力信号とを回路外部で比較する第1の実施の形態より
も高速に測定を行うことが可能となる。
【0058】図5は、本発明の第3の実施の形態に係る
半導体集積回路のブロック図である。本発明の第3の実
施の形態に係る半導体集積回路のロジック部100及び
メモリ部300の構成は、第3の実施の実施の形態及び
従来の構成と同様である。即ち、ロジック部100に
は、外部信号入出力用端子101,102,103,1
04,105,106と、メモリ部300との間でデー
タを授受する際に使用されるRAS信号及びCAS信号
を生成し、RAS信号及びCAS信号に応じたタイミン
グでアドレス信号、データ信号を入出力するメモリ制御
回路とが備えられている。また、メモリ部300には、
メモリアレイ301と、メモリアレイ301のメモリセ
ルに接続されたワード線308を駆動するロウデコーダ
302と、メモリアレイ301のメモリセルに接続され
たビット線309を駆動するカラムデコーダ303と、
ロウデコーダ302に接続されたアドレスカウンタ30
4及びロウアドレスラッチ回路305と、カラムデコー
ダ303に接続されたデータラッチ回路306及びカラ
ムアドレスラッチ回路307とが備えられている。
半導体集積回路のブロック図である。本発明の第3の実
施の形態に係る半導体集積回路のロジック部100及び
メモリ部300の構成は、第3の実施の実施の形態及び
従来の構成と同様である。即ち、ロジック部100に
は、外部信号入出力用端子101,102,103,1
04,105,106と、メモリ部300との間でデー
タを授受する際に使用されるRAS信号及びCAS信号
を生成し、RAS信号及びCAS信号に応じたタイミン
グでアドレス信号、データ信号を入出力するメモリ制御
回路とが備えられている。また、メモリ部300には、
メモリアレイ301と、メモリアレイ301のメモリセ
ルに接続されたワード線308を駆動するロウデコーダ
302と、メモリアレイ301のメモリセルに接続され
たビット線309を駆動するカラムデコーダ303と、
ロウデコーダ302に接続されたアドレスカウンタ30
4及びロウアドレスラッチ回路305と、カラムデコー
ダ303に接続されたデータラッチ回路306及びカラ
ムアドレスラッチ回路307とが備えられている。
【0059】ロジック部100とメモリ部300とは、
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
複数の接続配線であるバス配線141,142,14
3,144,145,146により接続されている。ロ
ジック部100に接続されたバス配線141,142は
ロウアドレスラッチ回路305に、バス配線143,1
44はデータラッチ回路306に、バス配線145,1
46はカラムアドレスラッチ回路307にそれぞれ接続
されている。また、ロジック部100とデータラッチ回
路306とは、リード制御線161及びライト制御線1
62によって接続されている。
【0060】また、本発明の第3の実施の形態に係る半
導体集積回路における接続配線に付加された動作試験用
回路の構成は、第2の実施の形態における動作試験用回
路の構成とほぼ同様であるが、以下の点で異なってい
る。即ち、第2の実施の形態では、各2入力EX−OR
回路201,202,205,206及び203,20
4の出力側に、データ比較結果を保持するシフトレジス
タ1,2がそれぞれ配設されていた。これに対し、第3
の実施の形態では、各2入力EX−OR回路201,2
02,205,206及び203,204の出力側に、
複数のデータ比較結果同士をさらに比較する4入力NO
R回路207及び2入力NOR回路208がそれぞれ配
設されている。
導体集積回路における接続配線に付加された動作試験用
回路の構成は、第2の実施の形態における動作試験用回
路の構成とほぼ同様であるが、以下の点で異なってい
る。即ち、第2の実施の形態では、各2入力EX−OR
回路201,202,205,206及び203,20
4の出力側に、データ比較結果を保持するシフトレジス
タ1,2がそれぞれ配設されていた。これに対し、第3
の実施の形態では、各2入力EX−OR回路201,2
02,205,206及び203,204の出力側に、
複数のデータ比較結果同士をさらに比較する4入力NO
R回路207及び2入力NOR回路208がそれぞれ配
設されている。
【0061】以下、本発明の第3の実施の形態に係る半
導体集積回路の動作について説明する。アドレス信号に
よる各アドレスの動作確認は、以下のように行われる。
最初にアドレスカウンタ4を初期化し、所定のアドレス
データを予めアドレスカウンタ4にセットする。そし
て、複数の外部信号入出力用パッド101,102,1
05,106には、アドレスカウンタ4にセットされた
アドレスデータと同一のアドレスデータとなるアドレス
信号をそれぞれ入力する。複数の外部信号入出力用パッ
ド101,102,105,106から入力されたアド
レス信号は、配線121,122,125,126を介
してロジック部100に入力される。入力されたアドレ
ス信号は、ロジック部100を通過しバス配線141,
142,145,146に出力される。
導体集積回路の動作について説明する。アドレス信号に
よる各アドレスの動作確認は、以下のように行われる。
最初にアドレスカウンタ4を初期化し、所定のアドレス
データを予めアドレスカウンタ4にセットする。そし
て、複数の外部信号入出力用パッド101,102,1
05,106には、アドレスカウンタ4にセットされた
アドレスデータと同一のアドレスデータとなるアドレス
信号をそれぞれ入力する。複数の外部信号入出力用パッ
ド101,102,105,106から入力されたアド
レス信号は、配線121,122,125,126を介
してロジック部100に入力される。入力されたアドレ
ス信号は、ロジック部100を通過しバス配線141,
142,145,146に出力される。
【0062】各2入力EX−OR回路201,202,
205,206の一方側入力には、バス配線141,1
42,145,156に出力されたアドレス信号が配線
151,152,155,156を介して入力される。
また、クロックパッド108からクロック線128を介
してクロック信号をアドレスカウンタ4に入力すること
により、アドレスカウンタ4にセットされたアドレスデ
ータのアドレス信号がアドレスカウンタ4から出力され
る。アドレスカウンタ4から出力されたアドレス信号
は、各2入力EX−OR回路201,202,205,
206の他方側入力にそれぞれ入力される。
205,206の一方側入力には、バス配線141,1
42,145,156に出力されたアドレス信号が配線
151,152,155,156を介して入力される。
また、クロックパッド108からクロック線128を介
してクロック信号をアドレスカウンタ4に入力すること
により、アドレスカウンタ4にセットされたアドレスデ
ータのアドレス信号がアドレスカウンタ4から出力され
る。アドレスカウンタ4から出力されたアドレス信号
は、各2入力EX−OR回路201,202,205,
206の他方側入力にそれぞれ入力される。
【0063】バス配線141,142,145,156
からのアドレス信号とアドレスカウンタ4からのアドレ
ス信号とは、各2入力EX−OR回路201,202,
205,206によってそれぞれ比較され、さらに、そ
れらの比較結果についての比較結果信号はそれぞれ4入
力NOR回路207に入力される。
からのアドレス信号とアドレスカウンタ4からのアドレ
ス信号とは、各2入力EX−OR回路201,202,
205,206によってそれぞれ比較され、さらに、そ
れらの比較結果についての比較結果信号はそれぞれ4入
力NOR回路207に入力される。
【0064】2入力EX−OR回路201,202,2
05,206による総ての比較結果に誤りがない場合に
は4入力NOR回路207の出力はHighレベルとな
り、いずれか1つでも誤りがある場合には、4入力NO
R回路207の出力はLowレベルとなる。
05,206による総ての比較結果に誤りがない場合に
は4入力NOR回路207の出力はHighレベルとな
り、いずれか1つでも誤りがある場合には、4入力NO
R回路207の出力はLowレベルとなる。
【0065】データ信号による動作については、第2の
実施の形態と同様に、ライト動作、リード動作に分けて
動作確認を行う。
実施の形態と同様に、ライト動作、リード動作に分けて
動作確認を行う。
【0066】ライト動作については、上述のアドレス信
号の場合と同様の動作原理により動作確認を行う。最初
にデータカウンタ5を初期化し、所定のライトデータを
データカウンタ5に予めセットする。そして、外部信号
入出力用パッド103,104には、データカウンタ5
にセットされたライトデータと同一のライトデータとな
るデータ信号をそれぞれ入力する。外部信号入出力用パ
ッド103,104から配線123,124を介してロ
ジック部100を通過しバス配線143,144に出力
されたデータ信号は、配線153,154を介して2入
力EX−OR回路203,204の一方側入力にそれぞ
れ入力される。このとき、MOSトランジスタ503,
504はオンになるように制御されている。2入力EX
−OR回路203,204の他方側入力には、データカ
ウンタ5にクロックパッド108からクロック線128
を介してクロック信号を入力することによりデータカウ
ンタ5にセットされたライトデータのデータ信号がそれ
ぞれ入力される。
号の場合と同様の動作原理により動作確認を行う。最初
にデータカウンタ5を初期化し、所定のライトデータを
データカウンタ5に予めセットする。そして、外部信号
入出力用パッド103,104には、データカウンタ5
にセットされたライトデータと同一のライトデータとな
るデータ信号をそれぞれ入力する。外部信号入出力用パ
ッド103,104から配線123,124を介してロ
ジック部100を通過しバス配線143,144に出力
されたデータ信号は、配線153,154を介して2入
力EX−OR回路203,204の一方側入力にそれぞ
れ入力される。このとき、MOSトランジスタ503,
504はオンになるように制御されている。2入力EX
−OR回路203,204の他方側入力には、データカ
ウンタ5にクロックパッド108からクロック線128
を介してクロック信号を入力することによりデータカウ
ンタ5にセットされたライトデータのデータ信号がそれ
ぞれ入力される。
【0067】バス配線143,144からのデータ信号
とデータカウンタ5からのデータ信号とは、2入力EX
−OR回路203,204によってそれぞれ比較され、
さらに、それらの比較結果についての比較結果信号はそ
れぞれ2入力NOR回路208に入力される。
とデータカウンタ5からのデータ信号とは、2入力EX
−OR回路203,204によってそれぞれ比較され、
さらに、それらの比較結果についての比較結果信号はそ
れぞれ2入力NOR回路208に入力される。
【0068】2入力EX−OR回路203,204によ
る総ての比較結果に誤りがない場合には2入力NOR回
路208の出力はHighレベルとなり、いずれか1つ
でも誤りがある場合には、2入力NOR回路208の出
力はLowレベルとなる。
る総ての比較結果に誤りがない場合には2入力NOR回
路208の出力はHighレベルとなり、いずれか1つ
でも誤りがある場合には、2入力NOR回路208の出
力はLowレベルとなる。
【0069】リード動作については、データカウンタ5
をメモリセルの代用とすることにより動作確認を行う。
最初にデータカウンタ5を初期化し、任意のデータを予
めデータカウンタ5にセットする。その後、クロックパ
ッド108からクロック線128を介してクロック信号
をデータカウンタ5に入力することにより、予めデータ
カウンタ5にセットされたデータのデータ信号がデータ
カウンタ5から出力される。ロジック部100は、デー
タカウンタ5から出力されたデータ信号を取り込み、パ
ッド103,104に出力する。このとき、MOSトラ
ンジスタ501,502はオンになるように制御されて
おり、MOSトランジスタ505,506もオンになる
ように制御されているので、パッド103,104に出
力されたデータ信号は、配線157,158を介して2
入力EX−OR回路203,204の一方側入力にそれ
ぞれ入力される。また、2入力EX−OR回路203,
204の他方側入力には、データカウンタ5にクロック
パッド108からクロック線128を介してクロック信
号を入力することによりデータカウンタ5にセットされ
たリードデータのデータ信号がそれぞれ入力される。
をメモリセルの代用とすることにより動作確認を行う。
最初にデータカウンタ5を初期化し、任意のデータを予
めデータカウンタ5にセットする。その後、クロックパ
ッド108からクロック線128を介してクロック信号
をデータカウンタ5に入力することにより、予めデータ
カウンタ5にセットされたデータのデータ信号がデータ
カウンタ5から出力される。ロジック部100は、デー
タカウンタ5から出力されたデータ信号を取り込み、パ
ッド103,104に出力する。このとき、MOSトラ
ンジスタ501,502はオンになるように制御されて
おり、MOSトランジスタ505,506もオンになる
ように制御されているので、パッド103,104に出
力されたデータ信号は、配線157,158を介して2
入力EX−OR回路203,204の一方側入力にそれ
ぞれ入力される。また、2入力EX−OR回路203,
204の他方側入力には、データカウンタ5にクロック
パッド108からクロック線128を介してクロック信
号を入力することによりデータカウンタ5にセットされ
たリードデータのデータ信号がそれぞれ入力される。
【0070】パッド103,104に出力されたデータ
信号とデータカウンタ5からのデータ信号とは、2入力
EX−OR回路203,204によってそれぞれ比較さ
れ、さらに、それらの比較結果についての比較結果信号
はそれぞれ2入力NOR回路208に入力される。
信号とデータカウンタ5からのデータ信号とは、2入力
EX−OR回路203,204によってそれぞれ比較さ
れ、さらに、それらの比較結果についての比較結果信号
はそれぞれ2入力NOR回路208に入力される。
【0071】2入力EX−OR回路203,204によ
る総ての比較結果に誤りがない場合には2入力NOR回
路208の出力はHighレベルとなり、いずれか1つ
でも誤りがある場合には、2入力NOR回路208の出
力はLowレベルとなる。
る総ての比較結果に誤りがない場合には2入力NOR回
路208の出力はHighレベルとなり、いずれか1つ
でも誤りがある場合には、2入力NOR回路208の出
力はLowレベルとなる。
【0072】本発明の第3の実施の形態に係る半導体集
積回路においては、データ比較回路及びその比較結果同
士をさらに比較する比較回路を用いて動作試験用回路を
構成したので、不良が存在するかどうかについての判断
が第2の実施の形態と同等の速さでデータ比較回路及び
その比較結果同士をさらに比較する比較回路により行わ
れ、また、2個のシフトレジスタを用いず、データ比較
回路の比較結果同士をさらに比較する比較回路を用いた
ので、第2の実施の形態よりも実装面積の増加を低減す
ることができる。
積回路においては、データ比較回路及びその比較結果同
士をさらに比較する比較回路を用いて動作試験用回路を
構成したので、不良が存在するかどうかについての判断
が第2の実施の形態と同等の速さでデータ比較回路及び
その比較結果同士をさらに比較する比較回路により行わ
れ、また、2個のシフトレジスタを用いず、データ比較
回路の比較結果同士をさらに比較する比較回路を用いた
ので、第2の実施の形態よりも実装面積の増加を低減す
ることができる。
【0073】図6,図7,図8は、本発明の第4,第
5,第6の実施の形態に係る半導体集積回路のブロック
図である。本発明の第4,第5,第6の実施の形態に係
る半導体集積回路の構成は、図1,図4,図5の本発明
の第1,第2,第3の実施の形態に係る半導体集積回路
の構成において、メモリ部300と各接続配線との間
に、両者を切断するためのMOSトランジスタ511,
512,513,514,515,516及び分離制御
線132を設けたものである。
5,第6の実施の形態に係る半導体集積回路のブロック
図である。本発明の第4,第5,第6の実施の形態に係
る半導体集積回路の構成は、図1,図4,図5の本発明
の第1,第2,第3の実施の形態に係る半導体集積回路
の構成において、メモリ部300と各接続配線との間
に、両者を切断するためのMOSトランジスタ511,
512,513,514,515,516及び分離制御
線132を設けたものである。
【0074】MOSトランジスタ511,512,51
3,514,515,516がNチャネルMOSトラン
ジスタの場合、分離制御線132に負の電圧を印加する
ことにより、これらのMOSトランジスタを非道通状態
にする。これにより、メモリ部300の入力側でメモリ
部300と各接続配線とが切断されるので、動作試験時
にメモリ部300が動作して測定結果に影響を与えるこ
とを防止することができる。
3,514,515,516がNチャネルMOSトラン
ジスタの場合、分離制御線132に負の電圧を印加する
ことにより、これらのMOSトランジスタを非道通状態
にする。これにより、メモリ部300の入力側でメモリ
部300と各接続配線とが切断されるので、動作試験時
にメモリ部300が動作して測定結果に影響を与えるこ
とを防止することができる。
【0075】例えば、メモリ部300内に不良があり、
バス配線が接地電位GNDに短絡していた場合、バス配
線に入力された信号は正常に転送されず、正確な試験結
果が得られなくなることがあり得る。このような場合、
メモリ部300と各接続配線とが予め切断してあれば、
メモリ部300による影響が測定結果に及ぶことがな
く、正確な測定結果を得ることができる。
バス配線が接地電位GNDに短絡していた場合、バス配
線に入力された信号は正常に転送されず、正確な試験結
果が得られなくなることがあり得る。このような場合、
メモリ部300と各接続配線とが予め切断してあれば、
メモリ部300による影響が測定結果に及ぶことがな
く、正確な測定結果を得ることができる。
【0076】図9,図10は、本発明の第7,第8の実
施の形態に係る半導体集積回路のブロック図である。本
発明の第7,第8の実施の形態に係る半導体集積回路の
構成は、図1,図7の本発明の第1,第5の実施の形態
に係る半導体集積回路の構成におけるシフトレジスタ及
びカウンタをメモリ部300内の回路で置き換えて兼用
したものである。
施の形態に係る半導体集積回路のブロック図である。本
発明の第7,第8の実施の形態に係る半導体集積回路の
構成は、図1,図7の本発明の第1,第5の実施の形態
に係る半導体集積回路の構成におけるシフトレジスタ及
びカウンタをメモリ部300内の回路で置き換えて兼用
したものである。
【0077】本発明の第7の実施の形態に係る半導体集
積回路の構成は、図1の本発明の第1の実施の形態に係
る半導体集積回路の構成との対応において、アドレスシ
フトレジスタ1をアドレスラッチ回路(ロウアドレスラ
ッチ回路305及びカラムアドレスラッチ回路307)
で、データシフトレジスタ2をデータラッチ回路306
で、カウンタ3をアドレスカウンタ304でそれぞれ置
き換えたものである。また、対応する信号線及びパッド
は、同一の符号で示されている。尚、図9のアドレス出
力線129R,129C及びパッド109R,109C
は、図1のアドレス出力線129及びパッド109に対
応している。
積回路の構成は、図1の本発明の第1の実施の形態に係
る半導体集積回路の構成との対応において、アドレスシ
フトレジスタ1をアドレスラッチ回路(ロウアドレスラ
ッチ回路305及びカラムアドレスラッチ回路307)
で、データシフトレジスタ2をデータラッチ回路306
で、カウンタ3をアドレスカウンタ304でそれぞれ置
き換えたものである。また、対応する信号線及びパッド
は、同一の符号で示されている。尚、図9のアドレス出
力線129R,129C及びパッド109R,109C
は、図1のアドレス出力線129及びパッド109に対
応している。
【0078】さらに、メモリ部300のメモリアレイ3
01及びロウデコーダ302、カラムデコーダ303
と、ロウアドレスラッチ回路305及びカラムアドレス
ラッチ回路307,データラッチ回路306,アドレス
カウンタ304とを動作試験時に切断するためのMOS
トランジスタ521,522,523,524及び分離
制御線135が備えられている。
01及びロウデコーダ302、カラムデコーダ303
と、ロウアドレスラッチ回路305及びカラムアドレス
ラッチ回路307,データラッチ回路306,アドレス
カウンタ304とを動作試験時に切断するためのMOS
トランジスタ521,522,523,524及び分離
制御線135が備えられている。
【0079】本発明の第7の実施の形態に係る半導体集
積回路の動作は、本発明の第1の実施の形態に係る半導
体集積回路の動作と同様である。
積回路の動作は、本発明の第1の実施の形態に係る半導
体集積回路の動作と同様である。
【0080】本発明の第8の実施の形態に係る半導体集
積回路の構成は、図7の本発明の第5の実施の形態に係
る半導体集積回路の構成との対応において、アドレスシ
フトレジスタ1をアドレスラッチ回路(ロウアドレスラ
ッチ回路305及びカラムアドレスラッチ回路307)
で、データシフトレジスタ2をデータラッチ回路306
で、アドレスカウンタ4及びデータカウンタ5をアドレ
スカウンタ304でそれぞれ置き換えたものである。ま
た、対応する信号線及びパッド、2入力EX−OR回
路、MOSトランジスタは、同一の符号で示されてい
る。尚、図9のアドレス出力線129R,129C及び
パッド109R,109Cは、図1のアドレス出力線1
29及びパッド109に対応している。
積回路の構成は、図7の本発明の第5の実施の形態に係
る半導体集積回路の構成との対応において、アドレスシ
フトレジスタ1をアドレスラッチ回路(ロウアドレスラ
ッチ回路305及びカラムアドレスラッチ回路307)
で、データシフトレジスタ2をデータラッチ回路306
で、アドレスカウンタ4及びデータカウンタ5をアドレ
スカウンタ304でそれぞれ置き換えたものである。ま
た、対応する信号線及びパッド、2入力EX−OR回
路、MOSトランジスタは、同一の符号で示されてい
る。尚、図9のアドレス出力線129R,129C及び
パッド109R,109Cは、図1のアドレス出力線1
29及びパッド109に対応している。
【0081】さらに、第7の実施の形態と同様に、メモ
リ部300のメモリアレイ301及びロウデコーダ30
2、カラムデコーダ303と、ロウアドレスラッチ回路
305及びカラムアドレスラッチ回路307,データラ
ッチ回路306,アドレスカウンタ304とを動作試験
時に切断するためのMOSトランジスタ521,52
2,523,524及び分離制御線135が備えられて
いる。
リ部300のメモリアレイ301及びロウデコーダ30
2、カラムデコーダ303と、ロウアドレスラッチ回路
305及びカラムアドレスラッチ回路307,データラ
ッチ回路306,アドレスカウンタ304とを動作試験
時に切断するためのMOSトランジスタ521,52
2,523,524及び分離制御線135が備えられて
いる。
【0082】尚、2入力EX−OR回路201〜20
6,MOSトランジスタ501〜506,MOSトラン
ジスタ511〜516及び分離制御線132は、メモリ
部300の内部に配設してもよいし、外部の接続配線中
に配設してもよい。
6,MOSトランジスタ501〜506,MOSトラン
ジスタ511〜516及び分離制御線132は、メモリ
部300の内部に配設してもよいし、外部の接続配線中
に配設してもよい。
【0083】本発明の第8の実施の形態に係る半導体集
積回路の動作は、本発明の第5の実施の形態に係る半導
体集積回路の動作と同様である。即ち、さらに、図4の
本発明の第2の実施の形態に係る半導体集積回路と比較
すると、メモリ部300と各接続配線との間のMOSト
ランジスタ511,512,513,514,515,
516及び分離制御線132の有無の相違はあるが、そ
の回路動作は同様である。
積回路の動作は、本発明の第5の実施の形態に係る半導
体集積回路の動作と同様である。即ち、さらに、図4の
本発明の第2の実施の形態に係る半導体集積回路と比較
すると、メモリ部300と各接続配線との間のMOSト
ランジスタ511,512,513,514,515,
516及び分離制御線132の有無の相違はあるが、そ
の回路動作は同様である。
【0084】本発明の第7,第8の実施の形態に係る半
導体集積回路のように、シフトレジスタ及びカウンタ
を、メモリ部300内の回路で置き換えて兼用すること
により、実装面積の増加を低減しながら、第1,第2の
実施の形態の場合と同様に動作試験を行うことができ
る。
導体集積回路のように、シフトレジスタ及びカウンタ
を、メモリ部300内の回路で置き換えて兼用すること
により、実装面積の増加を低減しながら、第1,第2の
実施の形態の場合と同様に動作試験を行うことができ
る。
【0085】
【発明の効果】本発明に係る半導体集積回路によれば、
メモリアレイ及びロウアドレスラッチ回路、ロウデコー
ダ、データラッチ回路、カラムアドレスラッチ回路、カ
ラムデコーダ、メモリアドレスカウンタが備えられたメ
モリ部と、メモリ部との間でデータを授受する際に使用
される所定の制御信号を生成し、所定の制御信号に応じ
たタイミングでアドレス信号及びデータ信号を入出力す
るメモリ制御回路が備えられたロジック部と、メモリ部
とロジック部とを接続する複数の接続配線と、接続配線
に接続され、ロジック部から出力されるアドレス信号又
はデータ信号を検出する信号検出手段、及び、ロジック
部に入力されるアドレス信号又はデータ信号の期待値を
発生する信号発生手段が備えられた動作試験用回路とを
備えたので、メモリ部が動作しない場合でも、ロジック
部、特にロジック部内のメモリ制御回路が正常に動作す
るかを評価することができ、ロジック部の開発に資する
ことができるので、製品開発期間を短縮することができ
る。
メモリアレイ及びロウアドレスラッチ回路、ロウデコー
ダ、データラッチ回路、カラムアドレスラッチ回路、カ
ラムデコーダ、メモリアドレスカウンタが備えられたメ
モリ部と、メモリ部との間でデータを授受する際に使用
される所定の制御信号を生成し、所定の制御信号に応じ
たタイミングでアドレス信号及びデータ信号を入出力す
るメモリ制御回路が備えられたロジック部と、メモリ部
とロジック部とを接続する複数の接続配線と、接続配線
に接続され、ロジック部から出力されるアドレス信号又
はデータ信号を検出する信号検出手段、及び、ロジック
部に入力されるアドレス信号又はデータ信号の期待値を
発生する信号発生手段が備えられた動作試験用回路とを
備えたので、メモリ部が動作しない場合でも、ロジック
部、特にロジック部内のメモリ制御回路が正常に動作す
るかを評価することができ、ロジック部の開発に資する
ことができるので、製品開発期間を短縮することができ
る。
【図1】本発明の第1の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図2】本発明に係る半導体集積回路に用いられるアド
レスシフトレジスタの回路構成の一例を示したブロック
図(図2(a))及びその動作を示すタイミングチャー
ト(図2(b))。
レスシフトレジスタの回路構成の一例を示したブロック
図(図2(a))及びその動作を示すタイミングチャー
ト(図2(b))。
【図3】本発明に係る半導体集積回路に用いられるカウ
ンタとしてトグルフリップフロップ回路で構成したもの
の一例を示したブロック図(図3(a))及びその動作
を示すタイミングチャート(図3(b))。
ンタとしてトグルフリップフロップ回路で構成したもの
の一例を示したブロック図(図3(a))及びその動作
を示すタイミングチャート(図3(b))。
【図4】本発明の第2の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図5】本発明の第3の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図6】本発明の第4の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図7】本発明の第5の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図8】本発明の第6の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図9】本発明の第7の実施の形態に係る半導体集積回
路のブロック図。
路のブロック図。
【図10】本発明の第8の実施の形態に係る半導体集積
回路のブロック図。
回路のブロック図。
【図11】従来のロジック混載メモリのブロック図。
1 アドレスシフトレジスタ 2 データシフトレジスタ 3 カウンタ 4 アドレスカウンタ 5 データカウンタ 100 ロジック部 201,202,203,204,205,206 2
入力EX−OR回路 207 4入力NOR回路 208 2入力NOR回路 300 メモリ部 301 メモリアレイ 302 ロウデコーダ 303 カラムデコーダ 304 アドレスカウンタ 305 ロウアドレスラッチ回路 306 データラッチ回路 307 カラムアドレスラッチ回路
入力EX−OR回路 207 4入力NOR回路 208 2入力NOR回路 300 メモリ部 301 メモリアレイ 302 ロウデコーダ 303 カラムデコーダ 304 アドレスカウンタ 305 ロウアドレスラッチ回路 306 データラッチ回路 307 カラムアドレスラッチ回路
Claims (10)
- 【請求項1】ビット線及びワード線を駆動することによ
りデータの読出し/書込みが可能な複数のメモリセルか
らなるメモリアレイと、ロウアドレス信号をラッチする
ロウアドレスラッチ回路と、前記ロウアドレス信号に応
じて前記ワード線を選択的に駆動するロウデコーダと、
前記メモリセルの書込み/読出しデータをラッチするデ
ータラッチ回路と、カラムアドレス信号をラッチするカ
ラムアドレスラッチ回路と、前記カラムアドレス信号に
応じて前記ビット線を選択的に駆動するカラムデコーダ
と、リフレッシュモード時に動作するメモリアドレスカ
ウンタとが備えられたメモリ部と、 前記メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、前記所定の制御信号に応じた
タイミングでアドレス信号及びデータ信号を入出力する
メモリ制御回路が備えられたロジック部と、 前記メモリ部と前記ロジック部とを接続する複数の接続
配線と、 前記接続配線を伝播し、前記ロジック部から出力される
アドレス信号又はデータ信号を検出する信号検出手段、
及び、前記ロジック部に入力されるアドレス信号又はデ
ータ信号の期待値を発生する信号発生手段が備えられた
動作試験用回路と、を備えたことを特徴とする半導体集
積回路。 - 【請求項2】請求項1に記載の半導体集積回路におい
て、 前記信号検出手段は、前記ロジック部と前記ロウアドレ
スラッチ回路及び前記カラムアドレスラッチ回路とを接
続する前記接続配線に前記ロジック部から出力されたア
ドレス信号を検出し保持するアドレスシフトレジスタ、
並びに、前記ロジック部と前記データラッチ回路とを接
続する前記接続配線に前記ロジック部から出力されたデ
ータ信号を検出し保持するデータシフトレジスタであ
り、 前記信号発生手段は、前記ロジック部と前記データラッ
チ回路とを接続する前記接続配線にデータ信号の期待値
を出力するカウンタであることを特徴とする半導体集積
回路。 - 【請求項3】請求項2に記載の半導体集積回路におい
て、 前記アドレスシフトレジスタは前記ロウアドレスラッチ
回路及び前記カラムアドレスラッチ回路で、前記データ
シフトレジスタは前記データラッチ回路で、前記カウン
タは前記メモリアドレスカウンタでそれぞれ兼用された
ものであり、 さらに、 前記メモリアレイ及び前記ロウデコーダ、前記カラムデ
コーダと、前記ロウアドレスラッチ回路及び前記カラム
アドレスラッチ回路、前記データラッチ回路、前記メモ
リアドレスカウンタとを電気的に分離する回路分離手段
を備えたことを特徴とする半導体集積回路。 - 【請求項4】請求項1に記載の半導体集積回路におい
て、 前記信号検出手段は、前記ロジック部と前記ロウアドレ
スラッチ回路及び前記カラムアドレスラッチ回路とを接
続する前記接続配線に前記ロジック部から出力されたア
ドレス信号が一方側入力に入力される2入力アドレス比
較回路、並びに、前記ロジック部と前記データラッチ回
路とを接続する前記接続配線に前記ロジック部から出力
されたデータ信号又は前記外部信号入出力用端子に前記
ロジック部から出力されたデータ信号が一方側入力に入
力される2入力データ比較回路であり、 前記信号発生手段は、前記2入力アドレス比較回路の他
方側入力にアドレス信号の期待値を出力するアドレスカ
ウンタ、並びに、前記ロジック部と前記データラッチ回
路とを接続する前記接続配線又は前記2入力データ比較
回路の他方側入力にデータ信号の期待値を出力するデー
タカウンタであることを特徴とする半導体集積回路。 - 【請求項5】請求項4に記載の半導体集積回路におい
て、さらに、 前記2入力アドレス比較回路による比較結果を検出し保
持するアドレスシフトレジスタと、 前記2入力データ比較回路による比較結果を検出し保持
するデータシフトレジスタと、を備えたことを特徴とす
る半導体集積回路。 - 【請求項6】請求項5に記載の半導体集積回路におい
て、 前記アドレスシフトレジスタは前記ロウアドレスラッチ
回路及び前記カラムアドレスラッチ回路で、前記データ
シフトレジスタは前記データラッチ回路で、前記アドレ
スカウンタ及び前記データカウンタは前記メモリアドレ
スカウンタでそれぞれ兼用されたものであり、 さらに、 前記メモリアレイ及び前記ロウデコーダ、前記カラムデ
コーダと、前記ロウアドレスラッチ回路及び前記カラム
アドレスラッチ回路、前記データラッチ回路、前記メモ
リアドレスカウンタとを電気的に分離する回路分離手段
を備えたことを特徴とする半導体集積回路。 - 【請求項7】請求項4に記載の半導体集積回路におい
て、さらに、 前記2入力アドレス比較回路による比較結果の正誤を判
定するアドレス正誤判定回路と、 前記2入力データ比較回路による比較結果の正誤を判定
するデータ正誤判定回路と、を備えたことを特徴とする
半導体集積回路。 - 【請求項8】請求項1乃至7のいずれかに記載の半導体
集積回路において、さらに、 前記メモリ部と前記接続配線とを電気的に分離するメモ
リ部分離手段を備えたことを特徴とする半導体集積回
路。 - 【請求項9】ビット線及びワード線を駆動することによ
りデータの読出し/書込みが可能な複数のメモリセルか
らなるメモリアレイと、ロウアドレス信号をラッチする
ロウアドレスラッチ回路と、前記ロウアドレス信号に応
じて前記ワード線を選択的に駆動するロウデコーダと、
前記メモリセルの書込み/読出しデータをラッチするデ
ータラッチ回路と、カラムアドレス信号をラッチするカ
ラムアドレスラッチ回路と、前記カラムアドレス信号に
応じて前記ビット線を選択的に駆動するカラムデコーダ
とが備えられたメモリ部と、 前記メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、前記所定の制御信号に応じた
タイミングでアドレス信号及びデータ信号を入出力する
メモリ制御回路が備えられたロジック部と、 前記メモリ部と前記ロジック部とを接続する複数の接続
配線と、 前記ロジック部と前記ロウアドレスラッチ回路及び前記
カラムアドレスラッチ回路とを接続する前記接続配線に
前記ロジック部から出力されたアドレス信号を検出し保
持することにより、前記ロジック部、並びに、前記ロジ
ック部と前記ロウアドレスラッチ回路及び前記カラムア
ドレスラッチ回路とを接続する前記接続配線について、
前記メモリ部から独立した良否判定を可能とするアドレ
スシフトレジスタと、 前記ロジック部と前記データラッチ回路とを接続する前
記接続配線に前記ロジック部から出力されたデータ信号
を検出し保持することにより、前記ロジック部、並び
に、前記ロジック部と前記データラッチ回路とを接続す
る前記接続配線のデータ書込み動作について、前記メモ
リ部から独立した良否判定を可能とするデータシフトレ
ジスタと、 前記ロジック部と前記データラッチ回路とを接続する前
記接続配線にデータ信号の期待値を出力することによ
り、前記ロジック部、並びに、前記ロジック部と前記デ
ータラッチ回路とを接続する前記接続配線のデータ読出
し動作について、前記メモリ部から独立した良否判定を
可能とするカウンタと、を備えたことを特徴とする半導
体集積回路。 - 【請求項10】ビット線及びワード線を駆動することに
よりデータの読出し/書込みが可能な複数のメモリセル
からなるメモリアレイと、ロウアドレス信号をラッチす
るロウアドレスラッチ回路と、前記ロウアドレス信号に
応じて前記ワード線を選択的に駆動するロウデコーダ
と、前記メモリセルの書込み/読出しデータをラッチす
るデータラッチ回路と、カラムアドレス信号をラッチす
るカラムアドレスラッチ回路と、前記カラムアドレス信
号に応じて前記ビット線を選択的に駆動するカラムデコ
ーダとが備えられたメモリ部と、 前記メモリ部との間でデータを授受する際に使用される
所定の制御信号を生成し、前記所定の制御信号に応じた
タイミングでアドレス信号及びデータ信号を入出力する
メモリ制御回路が備えられたロジック部と、 前記メモリ部と前記ロジック部とを接続する複数の接続
配線と、 前記ロジック部と前記ロウアドレスラッチ回路及び前記
カラムアドレスラッチ回路とを接続する前記接続配線に
前記ロジック部から出力されたアドレス信号が一方側入
力に入力される2入力アドレス比較回路、並びに、前記
ロジック部と前記データラッチ回路とを接続する前記接
続配線に前記ロジック部から出力されたデータ信号又は
前記外部信号入出力用端子に前記ロジック部から出力さ
れたデータ信号が一方側入力に入力される2入力データ
比較回路、並びに、前記2入力アドレス比較回路の他方
側入力にアドレス信号の期待値を出力するアドレスカウ
ンタ、並びに、前記ロジック部と前記データラッチ回路
とを接続する前記接続配線又は前記2入力データ比較回
路の他方側入力にデータ信号の期待値を出力するデータ
カウンタから構成され、前記ロジック部の良否判定、並
びに、前記ロジック部と前記ロウアドレスラッチ回路及
び前記カラムアドレスラッチ回路とを接続する前記接続
配線の良否判定、並びに、前記ロジック部と前記データ
ラッチ回路とを接続する前記接続配線のデータ書込み動
作及びデータ読出し動作について、前記メモリ部から独
立した良否判定を可能とする動作試験用回路と、を備え
たことを特徴とする半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9263936A JPH11101858A (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9263936A JPH11101858A (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11101858A true JPH11101858A (ja) | 1999-04-13 |
Family
ID=17396327
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9263936A Pending JPH11101858A (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11101858A (ja) |
Cited By (7)
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---|---|---|---|---|
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-
1997
- 1997-09-29 JP JP9263936A patent/JPH11101858A/ja active Pending
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