JPH0581899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0581899A JPH0581899A JP3274678A JP27467891A JPH0581899A JP H0581899 A JPH0581899 A JP H0581899A JP 3274678 A JP3274678 A JP 3274678A JP 27467891 A JP27467891 A JP 27467891A JP H0581899 A JPH0581899 A JP H0581899A
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- memory cells
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Abstract
(57)【要約】
【目的】 一対のビット線に対し、複数のワード線のデ
ータを同時に短時間でテストすることができ、装置を安
価に製造できる半導体記憶装置を得ること。 【構成】 テストモード時に一対のビット線BL,/B
Lに対し、ワード線選択回路5により複数のワード線W
L0 〜WL3 を選択することにより、メモリセルMC0
〜MC3 が選択されてビット線BL上に読み出されたメ
モリセルMC0 〜MC3 の合計されたデータと,レベル
選択回路1により選択された、比較レベル発生回路2か
ら出力された比較レベルとをセンスアンプ3により比較
し増幅し、上記メモリセルMC0 〜MC3 の良,不良を
ラインテストレジスタ4により判定するようにした。
ータを同時に短時間でテストすることができ、装置を安
価に製造できる半導体記憶装置を得ること。 【構成】 テストモード時に一対のビット線BL,/B
Lに対し、ワード線選択回路5により複数のワード線W
L0 〜WL3 を選択することにより、メモリセルMC0
〜MC3 が選択されてビット線BL上に読み出されたメ
モリセルMC0 〜MC3 の合計されたデータと,レベル
選択回路1により選択された、比較レベル発生回路2か
ら出力された比較レベルとをセンスアンプ3により比較
し増幅し、上記メモリセルMC0 〜MC3 の良,不良を
ラインテストレジスタ4により判定するようにした。
Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に大容量メモリにおける信頼性が高く、テスト時
間を短縮可能とするオンチップ試験回路に関するもので
ある。
し、特に大容量メモリにおける信頼性が高く、テスト時
間を短縮可能とするオンチップ試験回路に関するもので
ある。
【0002】
【従来の技術】図6は従来の半導体記憶装置の方式とし
て例えば ISSCC'89 FAM 16.4 で報告された「A 60ns 3.
3v only 16Mb DRAM With Multi-Purpose-Register」の
アレイ構成図を示したものである。図において、10は
データを記憶するためのメモリセル、20はメモリセル
10のデータを増幅するセンスアンプ、30はメモリセ
ル10に書き込まれたデータと,メモリセル10から読
み出したデータとの一致,不一致を判定するラインテス
トレジスタである。図7はラインテストレジスタ30の
内部構成を示す図であり、図8はラインテストモードの
動作を示すタイミングチャート図であり、図9はライン
テストモードのフローを示すフローチャート図である。
て例えば ISSCC'89 FAM 16.4 で報告された「A 60ns 3.
3v only 16Mb DRAM With Multi-Purpose-Register」の
アレイ構成図を示したものである。図において、10は
データを記憶するためのメモリセル、20はメモリセル
10のデータを増幅するセンスアンプ、30はメモリセ
ル10に書き込まれたデータと,メモリセル10から読
み出したデータとの一致,不一致を判定するラインテス
トレジスタである。図7はラインテストレジスタ30の
内部構成を示す図であり、図8はラインテストモードの
動作を示すタイミングチャート図であり、図9はライン
テストモードのフローを示すフローチャート図である。
【0003】次に動作について説明する。メモリセル1
0のデータはセンスアンプ20により増幅され、スイッ
チSW1 ,SW2 によりSUBI/O,/SUBI/O
上に読み出される。ラインテストレジスタ30にラッチ
された期待値データと,SUBI/O,SUB/I/O
データとが一致検出され、この結果がマッチライン40
上に反映される。
0のデータはセンスアンプ20により増幅され、スイッ
チSW1 ,SW2 によりSUBI/O,/SUBI/O
上に読み出される。ラインテストレジスタ30にラッチ
された期待値データと,SUBI/O,SUB/I/O
データとが一致検出され、この結果がマッチライン40
上に反映される。
【0004】ここでラインテストレジスタ30の構成及
び動作について説明する。まず、φ3 を“H”にしてN
13を“L”レベルにリセットしておき、マッチライン4
0を“H”にプリチャージする。
び動作について説明する。まず、φ3 を“H”にしてN
13を“L”レベルにリセットしておき、マッチライン4
0を“H”にプリチャージする。
【0005】次に、期待値データはφ4 が“L”、φ5
が“H”で期待値レジスタ50を構成するトランジスタ
Q19,Q20,Q21,Q22によりラッチされたとする。メ
モリセル10より読み出されてきたデータは、センスア
ンプ20により増幅され、スイッチSW1 ,SW2 によ
りSUBI/O,/SUBI/Oにあらわれると、しか
る後にφ2 を“H”レベルにすることで一致検出が行わ
れる。
が“H”で期待値レジスタ50を構成するトランジスタ
Q19,Q20,Q21,Q22によりラッチされたとする。メ
モリセル10より読み出されてきたデータは、センスア
ンプ20により増幅され、スイッチSW1 ,SW2 によ
りSUBI/O,/SUBI/Oにあらわれると、しか
る後にφ2 を“H”レベルにすることで一致検出が行わ
れる。
【0006】ラインテストレジスタ30の期待値データ
と,メモリセル10より読み出されたデータとが一致し
た場合には、ノードN13は“L”レベルに保持され、一
方、不一致の場合はノードN13が“H”レベルに充電さ
れる。よって一致時マッチライン40は“H”レベルを
保持するが、不一致時マッチライン40は“L”レベル
に放電される。
と,メモリセル10より読み出されたデータとが一致し
た場合には、ノードN13は“L”レベルに保持され、一
方、不一致の場合はノードN13が“H”レベルに充電さ
れる。よって一致時マッチライン40は“H”レベルを
保持するが、不一致時マッチライン40は“L”レベル
に放電される。
【0007】マッチライン40は全てのラインテストレ
ジスタ30にOR接続されているので、1本のワード線
に接続されて読み出されたメモリセル10のデータ列に
1つでも不良があればマッチライン40は“L”に放電
される。また、すべて一致すると“H”を保持する。
ジスタ30にOR接続されているので、1本のワード線
に接続されて読み出されたメモリセル10のデータ列に
1つでも不良があればマッチライン40は“L”に放電
される。また、すべて一致すると“H”を保持する。
【0008】この方法を用いると各々のメモリセル10
のデータがランダムであっても、本来、通常の動作時に
SUBI/O線のプリアンプとして用いていたものをデ
ータラッチのレジスタとして活用することで期待値レジ
スタとして用いることができるため、期待値の方もラン
ダムデータに対応できる。よってラインテストであって
もテストパターンを任意に設定でき、パターンセンシテ
ィビティ等のチェックも可能なテストを実現できる。
のデータがランダムであっても、本来、通常の動作時に
SUBI/O線のプリアンプとして用いていたものをデ
ータラッチのレジスタとして活用することで期待値レジ
スタとして用いることができるため、期待値の方もラン
ダムデータに対応できる。よってラインテストであって
もテストパターンを任意に設定でき、パターンセンシテ
ィビティ等のチェックも可能なテストを実現できる。
【0009】次に、一方テストのデータのラインライト
について述べる。これは上述した期待値レジスタ50に
まず書き込むべきデータ(これはランダムも可能)を入
力した後、φ1 を“H”にしてSUBI/Oにデータを
伝達し、次いでスイッチSW1 ,SW2 をオンしてメモ
リセル10に書き込むことにより実現できる。
について述べる。これは上述した期待値レジスタ50に
まず書き込むべきデータ(これはランダムも可能)を入
力した後、φ1 を“H”にしてSUBI/Oにデータを
伝達し、次いでスイッチSW1 ,SW2 をオンしてメモ
リセル10に書き込むことにより実現できる。
【0010】ここで、ラインテストモードの動作を図9
に沿って説明する。ランダムデータをラインテストレジ
スタ30に書き込み(S1 )、一行分のデータをライン
テストレジスタ30からメモリセル10に転送し
(S2 )、上記動作を全てのワード線に対して行って全
データをラインテストレジスタ30からメモリセル10
に書き込み(S3 )、メモリセル10から一行分読み出
してきたデータと,ラインテストレジスタ30の期待値
とを一致検出し(S4 )、上記動作を全てのワード線に
対して行って全データのテストを行う(S5 )。
に沿って説明する。ランダムデータをラインテストレジ
スタ30に書き込み(S1 )、一行分のデータをライン
テストレジスタ30からメモリセル10に転送し
(S2 )、上記動作を全てのワード線に対して行って全
データをラインテストレジスタ30からメモリセル10
に書き込み(S3 )、メモリセル10から一行分読み出
してきたデータと,ラインテストレジスタ30の期待値
とを一致検出し(S4 )、上記動作を全てのワード線に
対して行って全データのテストを行う(S5 )。
【0011】
【発明が解決しようとする課題】従来の半導体記憶装置
は以上のように構成されているので、1つのビット線対
に対して1本のワード線分のデータしかテストできない
という問題点があった。
は以上のように構成されているので、1つのビット線対
に対して1本のワード線分のデータしかテストできない
という問題点があった。
【0012】この発明は上記のような問題点を解消する
ためになされたもので、1つのビット線対に対し、複数
のワード線分の合計されたデータを同時にテストするこ
とのできる半導体記憶装置を得ることを目的としてい
る。
ためになされたもので、1つのビット線対に対し、複数
のワード線分の合計されたデータを同時にテストするこ
とのできる半導体記憶装置を得ることを目的としてい
る。
【0013】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、一対のビット線に対し、ワード線選択手段に
より複数のワード線を選択し、それにより複数のメモリ
セルが選択されてビット線に読み出された複数のメモリ
セルの合計されたデータのレベルと、レベル選択回路に
より選択された、比較レベル発生回路から出力される比
較レベルとをセンスアンプにより比較し増幅し、ライン
テストレジスタにより複数のメモリセルのデータの良,
不良を判定するようにしたものである。
憶装置は、一対のビット線に対し、ワード線選択手段に
より複数のワード線を選択し、それにより複数のメモリ
セルが選択されてビット線に読み出された複数のメモリ
セルの合計されたデータのレベルと、レベル選択回路に
より選択された、比較レベル発生回路から出力される比
較レベルとをセンスアンプにより比較し増幅し、ライン
テストレジスタにより複数のメモリセルのデータの良,
不良を判定するようにしたものである。
【0014】
【作用】この発明においては、一対のビット線対上に複
数のワード線分のデータを読み出し、そのデータの合計
のレベルを内部で生成した比較レベルと比較するように
したので、複数のワード線分のデータを同時にテストす
ることができる。
数のワード線分のデータを読み出し、そのデータの合計
のレベルを内部で生成した比較レベルと比較するように
したので、複数のワード線分のデータを同時にテストす
ることができる。
【0015】
【実施例】以下、この発明の一実施例を図について説明
する。図1は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、図において、5は一例と
して下位ビットを示す4本のワード線WL0 〜WL3 を
1組とし構成されるワード線選択回路であり、図示して
いないが、センスアンプ31 とセンスアンプ32 との間
には、上位ビットを示す4本のワード線を1組とし構成
されるワード線選択回路がもう1つ設けられている。こ
のようなワード線選択回路が各センスアンプ31 〜3n
及び61 〜6n 間に複数設けられている(図示せず)。
また上記複数のワード線選択回路の中から1つを選択
し、通常の読み出し/書き込み動作の時には複数のワー
ド線の中から1つ選択し、またテストモードの時には複
数のワード線を選択する。
する。図1は本発明の一実施例による半導体記憶装置の
ブロック構成を示す図であり、図において、5は一例と
して下位ビットを示す4本のワード線WL0 〜WL3 を
1組とし構成されるワード線選択回路であり、図示して
いないが、センスアンプ31 とセンスアンプ32 との間
には、上位ビットを示す4本のワード線を1組とし構成
されるワード線選択回路がもう1つ設けられている。こ
のようなワード線選択回路が各センスアンプ31 〜3n
及び61 〜6n 間に複数設けられている(図示せず)。
また上記複数のワード線選択回路の中から1つを選択
し、通常の読み出し/書き込み動作の時には複数のワー
ド線の中から1つ選択し、またテストモードの時には複
数のワード線を選択する。
【0016】また1は、例えば下位ビットを示すワード
線WL0 〜WL3 を選択することにより、ビット線BL
上に読み出された、複数のメモリセルMC0 〜MC3 の
合計の電位の変位と,ビット線/BL上に読み出され
た、比較レベル発生回路2から出力された比較レベルと
を比較する、あるいはテストモードではない通常の読み
出し/書き込みの動作を行う時にセンスアンプ31 〜3
n に接続し、増幅するレベルを選択するレベル選択回路
1である。その他については動作も含め従来例と同一で
ある。
線WL0 〜WL3 を選択することにより、ビット線BL
上に読み出された、複数のメモリセルMC0 〜MC3 の
合計の電位の変位と,ビット線/BL上に読み出され
た、比較レベル発生回路2から出力された比較レベルと
を比較する、あるいはテストモードではない通常の読み
出し/書き込みの動作を行う時にセンスアンプ31 〜3
n に接続し、増幅するレベルを選択するレベル選択回路
1である。その他については動作も含め従来例と同一で
ある。
【0017】図2(a) 〜(c) は、レベル選択回路1のス
イッチング動作を説明する図であり、図において、ワー
ド線WL0 〜WL3 はビット線BLとの交点に複数のメ
モリセルMC0 〜MC3 を有し、ワード線WL8 〜WL
11はその対をなすビット線/BL上にメモリセルMC8
〜MC11を有する。図5はこの発明の一実施例によるラ
インテストモードのフローチャートを示す図である。
イッチング動作を説明する図であり、図において、ワー
ド線WL0 〜WL3 はビット線BLとの交点に複数のメ
モリセルMC0 〜MC3 を有し、ワード線WL8 〜WL
11はその対をなすビット線/BL上にメモリセルMC8
〜MC11を有する。図5はこの発明の一実施例によるラ
インテストモードのフローチャートを示す図である。
【0018】次に動作について説明する。まず通常の読
み出し/書き込み時の動作は、図2(a) に示すように複
数のワード線選択回路(図示せず)の中から下位ビット
を示すワード線選択回路5が1つ選択され、1つのビッ
ト線対BL,/BLに対してワード線選択回路5により
1本のワード線WL1 のみが選択される。この場合、レ
ベル選択回路1によりビット線BL及び/BLはそれぞ
れセンスアンプ31 に接続され、選択された1つのメモ
リセルMC1 のデータによるビット線BLのレベルの変
化をセンスアンプ31 で増幅し、データが正しいか否か
をラインテストレジスタ4により判定する。
み出し/書き込み時の動作は、図2(a) に示すように複
数のワード線選択回路(図示せず)の中から下位ビット
を示すワード線選択回路5が1つ選択され、1つのビッ
ト線対BL,/BLに対してワード線選択回路5により
1本のワード線WL1 のみが選択される。この場合、レ
ベル選択回路1によりビット線BL及び/BLはそれぞ
れセンスアンプ31 に接続され、選択された1つのメモ
リセルMC1 のデータによるビット線BLのレベルの変
化をセンスアンプ31 で増幅し、データが正しいか否か
をラインテストレジスタ4により判定する。
【0019】次にテストモード時の動作について説明す
る。ビット線BL上の複数のメモリセルのテストを行う
場合、従来のように比較レベルと比較しない場合には複
数のメモリセルのデータによる変化の合計がビット線/
BLに対して“H”側あるいは“L”側のどちらかに変
化したことしか判断できず、したがって、例えば1つの
メモリセルのデータが不良であるとしても、他のメモリ
セルとの合計でビット線BLの変化が正しい方に変化し
ていれば、上記メモリセルのデータの不良を検出するこ
とはできなかった。
る。ビット線BL上の複数のメモリセルのテストを行う
場合、従来のように比較レベルと比較しない場合には複
数のメモリセルのデータによる変化の合計がビット線/
BLに対して“H”側あるいは“L”側のどちらかに変
化したことしか判断できず、したがって、例えば1つの
メモリセルのデータが不良であるとしても、他のメモリ
セルとの合計でビット線BLの変化が正しい方に変化し
ていれば、上記メモリセルのデータの不良を検出するこ
とはできなかった。
【0020】しかし、本発明の場合にはビット線BL側
をワード線選択回路5により選択された複数のメモリセ
ルのデータの合計したレベルとし,ビット線/BL側を
レベル選択回路1により選択された比較レベル発生回路
2から発生される比較レベルとし、それぞれのレベルを
センスアンプ31 により比較するようにしたので、複数
のメモリセルの全データについてラインテストレジスタ
4により一度に判定することができる。
をワード線選択回路5により選択された複数のメモリセ
ルのデータの合計したレベルとし,ビット線/BL側を
レベル選択回路1により選択された比較レベル発生回路
2から発生される比較レベルとし、それぞれのレベルを
センスアンプ31 により比較するようにしたので、複数
のメモリセルの全データについてラインテストレジスタ
4により一度に判定することができる。
【0021】例えば、図2(b) に示すように複数のワー
ド線選択回路(図示せず)の中からワード線選択回路5
を1つ選択したとすると、該ワード線選択回路51 によ
りビット線BLに対しワード線WL0 〜WL3 が選択さ
れ、メモリセルMC0 〜MC3 が選択される。ここでメ
モリセルMC0 〜MC3 をすべて“H”、即ちビット線
BL側のレベルをメモリセルMC0 〜MC3の4個分の
“H”のデータに相当するレベルとし、また、ビット線
/BL側の比較レベル発生回路2から出力される比較レ
ベルを3.5個分の“H”のデータに相当するレベルに
したとすると、上記それぞれのレベルをセンスアンプ3
1 で比較し、ビット線BL側が“H”となれば4つのメ
モリセルMC0 〜MC3 はすべて“H”である、即ちメ
モリセルMC0 〜MC3 はすべて良であることがライン
テストレジスタ4により判定することができ、逆に
“L”となれば4つのメモリセルMC0 〜MC3 のうち
少なくとも1つに不具合のあることをラインテストレジ
スタ4により判定することができる。このようにして、
複数のワード線上のメモリセルのデータを同時にテスト
することが可能となる。
ド線選択回路(図示せず)の中からワード線選択回路5
を1つ選択したとすると、該ワード線選択回路51 によ
りビット線BLに対しワード線WL0 〜WL3 が選択さ
れ、メモリセルMC0 〜MC3 が選択される。ここでメ
モリセルMC0 〜MC3 をすべて“H”、即ちビット線
BL側のレベルをメモリセルMC0 〜MC3の4個分の
“H”のデータに相当するレベルとし、また、ビット線
/BL側の比較レベル発生回路2から出力される比較レ
ベルを3.5個分の“H”のデータに相当するレベルに
したとすると、上記それぞれのレベルをセンスアンプ3
1 で比較し、ビット線BL側が“H”となれば4つのメ
モリセルMC0 〜MC3 はすべて“H”である、即ちメ
モリセルMC0 〜MC3 はすべて良であることがライン
テストレジスタ4により判定することができ、逆に
“L”となれば4つのメモリセルMC0 〜MC3 のうち
少なくとも1つに不具合のあることをラインテストレジ
スタ4により判定することができる。このようにして、
複数のワード線上のメモリセルのデータを同時にテスト
することが可能となる。
【0022】次にメモリセルのデータがすべて“L”及
びビット線/BL側のメモリセルMC8 〜MC11のテス
トについても同様である。例えば、図2(c) に示すよう
に複数のワード線選択回路の中からワード線選択回路
(図示せず)を1つ選択したとすると、該ワード線選択
回路によりビット線/BLに対しワード線WL8 〜WL
11が選択され、メモリセルMC8 〜MC11が選択され
る。ここでメモリセルMC8 〜MC11をすべて“L”、
即ちビット線/BL側のレベルをメモリセルMC8 〜M
C11の4個分の“L”のデータに相当するレベルとし、
また、ビット線BL側の比較レベル発生回路2から出力
される比較レベルを3.5個分の“L”のデータに相当
するレベルにしたとすると、上記それぞれのレベルをセ
ンスアンプ61 で比較し、ビット線/BL側が“L”と
なれば4つのメモリセルMC8 〜MC11はすべて“L”
である、即ちメモリセルMC8 〜MC11はすべて良であ
ることがラインテストレジスタ4により判定することが
でき、逆に“H”となれば4つのメモリセルMC8 〜M
C11のうち少なくとも1つに不具合のあることをライン
テストレジスタ4により判定することができる。このよ
うにして、メモリセルのデータがすべて“L”及びビッ
ト線/BL側のメモリセルについても、上記実施例と同
様に複数のワード線上のメモリセルのデータを同時にテ
ストすることが可能となる。
びビット線/BL側のメモリセルMC8 〜MC11のテス
トについても同様である。例えば、図2(c) に示すよう
に複数のワード線選択回路の中からワード線選択回路
(図示せず)を1つ選択したとすると、該ワード線選択
回路によりビット線/BLに対しワード線WL8 〜WL
11が選択され、メモリセルMC8 〜MC11が選択され
る。ここでメモリセルMC8 〜MC11をすべて“L”、
即ちビット線/BL側のレベルをメモリセルMC8 〜M
C11の4個分の“L”のデータに相当するレベルとし、
また、ビット線BL側の比較レベル発生回路2から出力
される比較レベルを3.5個分の“L”のデータに相当
するレベルにしたとすると、上記それぞれのレベルをセ
ンスアンプ61 で比較し、ビット線/BL側が“L”と
なれば4つのメモリセルMC8 〜MC11はすべて“L”
である、即ちメモリセルMC8 〜MC11はすべて良であ
ることがラインテストレジスタ4により判定することが
でき、逆に“H”となれば4つのメモリセルMC8 〜M
C11のうち少なくとも1つに不具合のあることをライン
テストレジスタ4により判定することができる。このよ
うにして、メモリセルのデータがすべて“L”及びビッ
ト線/BL側のメモリセルについても、上記実施例と同
様に複数のワード線上のメモリセルのデータを同時にテ
ストすることが可能となる。
【0023】以下ラインテストモードの動作を図5に沿
って説明する。ランダムデータをラインテストレジスタ
4に書き込み(S1 )、一行分のデータをラインテスト
レジスタ4から複数のワード線に属する複数のメモリセ
ルに転送し(S2 )、上記動作を全てのワード線に対し
て行って全データをラインテストレジスタ4からメモリ
セルに書き込み(S3 )、複数のメモリセルから読み出
してきた合計されたデータと,基準となる比較レベルと
の差を、ラインテストレジスタ4の期待値と一致検出し
(S4 )、上記動作を全てのワード線に対して行って全
データのテストを行う(S5 )。
って説明する。ランダムデータをラインテストレジスタ
4に書き込み(S1 )、一行分のデータをラインテスト
レジスタ4から複数のワード線に属する複数のメモリセ
ルに転送し(S2 )、上記動作を全てのワード線に対し
て行って全データをラインテストレジスタ4からメモリ
セルに書き込み(S3 )、複数のメモリセルから読み出
してきた合計されたデータと,基準となる比較レベルと
の差を、ラインテストレジスタ4の期待値と一致検出し
(S4 )、上記動作を全てのワード線に対して行って全
データのテストを行う(S5 )。
【0024】ここで、上記比較レベル発生回路2及びワ
ード線選択回路5の構成及び動作について説明する。ま
ず、上記比較レベル発生回路2の構成について説明す
る。図3はこの発明の一実施例による比較レベル発生回
路2の内部構成を示す図であり、図において、201は
第1のNチャネルトランジスタ,204は第2のNチャ
ネルトランジスタ、202,202a及び302,30
2aは抵抗分割回路、203,303はゲート電圧の変
動を抑えるコンデンサ、301は第1のPチャネルトラ
ンジスタ,304は第2のPチャネルトランジスタ、3
05は出力端子である。
ード線選択回路5の構成及び動作について説明する。ま
ず、上記比較レベル発生回路2の構成について説明す
る。図3はこの発明の一実施例による比較レベル発生回
路2の内部構成を示す図であり、図において、201は
第1のNチャネルトランジスタ,204は第2のNチャ
ネルトランジスタ、202,202a及び302,30
2aは抵抗分割回路、203,303はゲート電圧の変
動を抑えるコンデンサ、301は第1のPチャネルトラ
ンジスタ,304は第2のPチャネルトランジスタ、3
05は出力端子である。
【0025】次に動作について説明する。通常の動作時
は、第2のNチャネルトランジスタ204と第2のPチ
ャネルトランジスタ304とで抵抗分割回路が構成さ
れ、出力として1/2Vccを出力端子305から出力す
る。
は、第2のNチャネルトランジスタ204と第2のPチ
ャネルトランジスタ304とで抵抗分割回路が構成さ
れ、出力として1/2Vccを出力端子305から出力す
る。
【0026】例えば、比較レベルが基準電圧1/2Vcc
より低くなった場合には、Nチャネル側の比較レベル発
生回路200において、抵抗分割回路202,202a
により基準電圧1/2Vccが設定され、第1のNチャネ
ルトランジスタ201により第2のNチャネルトランジ
スタ204のしきい値電圧VTHが調整され、第2のNチ
ャネルトランジスタ204のゲート電圧の変動をコンデ
ンサ203により抑える。出力として1/2Vcc+VTH
が比較レベル電圧として出力端子305から出力され
る。
より低くなった場合には、Nチャネル側の比較レベル発
生回路200において、抵抗分割回路202,202a
により基準電圧1/2Vccが設定され、第1のNチャネ
ルトランジスタ201により第2のNチャネルトランジ
スタ204のしきい値電圧VTHが調整され、第2のNチ
ャネルトランジスタ204のゲート電圧の変動をコンデ
ンサ203により抑える。出力として1/2Vcc+VTH
が比較レベル電圧として出力端子305から出力され
る。
【0027】また比較レベルが基準電圧1/2Vccより
高くなった場合には、Pチャネル側の比較レベル発生回
路300において、抵抗分割回路302,302aによ
り基準電圧1/2Vccが設定され、第1のPチャネルト
ランジスタ301により第2のPチャネルトランジスタ
304のしきい値電圧VTHが調整され、第2のPチャネ
ルトランジスタ304のゲート電圧の変動をコンデンサ
303により抑える。出力として1/2Vcc−VTHが比
較レベル電圧として出力端子305から出力される。
高くなった場合には、Pチャネル側の比較レベル発生回
路300において、抵抗分割回路302,302aによ
り基準電圧1/2Vccが設定され、第1のPチャネルト
ランジスタ301により第2のPチャネルトランジスタ
304のしきい値電圧VTHが調整され、第2のPチャネ
ルトランジスタ304のゲート電圧の変動をコンデンサ
303により抑える。出力として1/2Vcc−VTHが比
較レベル電圧として出力端子305から出力される。
【0028】次に上記ワード線選択回路5の構成につい
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はX方向に1
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する1単位
を4本とし、各センスアンプ間に複数設けられている
(図示せず)。
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はX方向に1
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する1単位
を4本とし、各センスアンプ間に複数設けられている
(図示せず)。
【0029】図4はこの発明の一実施例によるワード線
選択回路5の内部構成を示す図であり、図において、4
00は外部からアドレスを入力するロウデコーダ─、X
j,Xk,Xs は外部アドレス入力端子、RX0 〜RX3 は
外部アドレスXj,Xk,Xs に対応して作られる内部アド
レス入力端子、WL0 〜WL3 はワード線である。
選択回路5の内部構成を示す図であり、図において、4
00は外部からアドレスを入力するロウデコーダ─、X
j,Xk,Xs は外部アドレス入力端子、RX0 〜RX3 は
外部アドレスXj,Xk,Xs に対応して作られる内部アド
レス入力端子、WL0 〜WL3 はワード線である。
【0030】次に動作について説明する。通常動作時は
φwsは“L”であり、外部アドレスXj,Xk,Xs に対応
して内部アドレス入力端子RX0 〜RX3 のうち何れか
1つが“H”となり、他の内部アドレス入力端子RX0
〜RX3 は“L”となる。このときワード線WL0 〜W
L3 のうち“H”となったワード線のみが選択される。
φwsは“L”であり、外部アドレスXj,Xk,Xs に対応
して内部アドレス入力端子RX0 〜RX3 のうち何れか
1つが“H”となり、他の内部アドレス入力端子RX0
〜RX3 は“L”となる。このときワード線WL0 〜W
L3 のうち“H”となったワード線のみが選択される。
【0031】次にテストモード時に複数のワード線WL
0 〜WL3 を同時に選択する場合には、φws=“H”と
することにより内部アドレス入力端子RX0 〜RX3 に
かかわらず、ワード線WL0 〜WL3 の4本を選択する
ことができる。
0 〜WL3 を同時に選択する場合には、φws=“H”と
することにより内部アドレス入力端子RX0 〜RX3 に
かかわらず、ワード線WL0 〜WL3 の4本を選択する
ことができる。
【0032】このような本実施例では、複数のワード線
選択回路(図示せず)の中からワード線選択回路5を1
つ選択し、一対のビット線BL,/BLに対し、上記ワ
ード線選択回路5により4本のワード線WL0 〜WL3
を選択し、それにより複数のメモリセルMC0 〜MC3
が選択されてビット線BLに読み出された複数のメモリ
セルMC0 〜MC3 の合計されたデータのレベルと,レ
ベル選択回路1により選択された、比較レベル発生回路
2の比較レベルとをセンスアンプ31 により比較し増幅
し、ラインテストレジスタ4によりメモリセルMC0 〜
MC3 の良,不良を判定するようにしたので、複数のワ
ード線WL0 〜WL3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
選択回路(図示せず)の中からワード線選択回路5を1
つ選択し、一対のビット線BL,/BLに対し、上記ワ
ード線選択回路5により4本のワード線WL0 〜WL3
を選択し、それにより複数のメモリセルMC0 〜MC3
が選択されてビット線BLに読み出された複数のメモリ
セルMC0 〜MC3 の合計されたデータのレベルと,レ
ベル選択回路1により選択された、比較レベル発生回路
2の比較レベルとをセンスアンプ31 により比較し増幅
し、ラインテストレジスタ4によりメモリセルMC0 〜
MC3 の良,不良を判定するようにしたので、複数のワ
ード線WL0 〜WL3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
【0033】なお上記本実施例では、レベルを選択する
レベル選択回路1をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと,テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と,テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
レベル選択回路1をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと,テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と,テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
【0034】
【発明の効果】以上のように、この発明に係る半導体記
憶装置によれば、一対のビット線対上にワード線複数本
分のデータをメモリセルから読み出し、そのデータの合
計されたレベルを内部で生成した比較レベルと比較する
ようにしたので、複数のワード線のデータを同時に短時
間でテストすることができ、装置を安価に製造すること
ができる効果がある。
憶装置によれば、一対のビット線対上にワード線複数本
分のデータをメモリセルから読み出し、そのデータの合
計されたレベルを内部で生成した比較レベルと比較する
ようにしたので、複数のワード線のデータを同時に短時
間でテストすることができ、装置を安価に製造すること
ができる効果がある。
【図1】この発明の一実施例による半導体記憶装置のブ
ロック構成を示すブロック回路図である。
ロック構成を示すブロック回路図である。
【図2】この発明の一実施例によるレベル選択回路の動
作を説明する動作説明図である。
作を説明する動作説明図である。
【図3】この発明の一実施例による比較レベル発生回路
の内部構成を示す内部回路図である。
の内部構成を示す内部回路図である。
【図4】この発明の一実施例によるワード線選択回路の
内部構成を示す内部回路図である。
内部構成を示す内部回路図である。
【図5】この発明の一実施例によるラインテストモード
のフローを示すフローチャート図である。
のフローを示すフローチャート図である。
【図6】従来の半導体記憶装置のブロック構成を示すブ
ロック回路図である。
ロック回路図である。
【図7】従来のラインテストレジスタの内部構成を示す
内部回路図である。
内部回路図である。
【図8】従来のラインテストモードの動作を示すタイミ
ングチャート図である。
ングチャート図である。
【図9】従来のラインテストモードのフローを示すフロ
ーチャート図である。
ーチャート図である。
1 レベル選択回路 2 比較レベル発生回路 31 〜3n センスアンプ 61 〜6n センスアンプ 4 ラインテストレジスタ 5 ワード線選択回路 40 マッチライン 50 期待値レジスタ 200 Nチャネル側の比較レベル発生回路 201 Nチャネルトランジスタ 202 抵抗 202a 抵抗 203 コンデンサ 204 Nチャネルトランジスタ 300 Pチャネル側の比較レベル発生回路 301 Pチャネルトランジスタ 302 抵抗 302a 抵抗 303 コンデンサ 304 Pチャネルトランジスタ 305 出力端子 400 ロウデコータ Q19 CMOSで構成されたレジスタ Q20 CMOSで構成されたレジスタ Q21 CMOSで構成されたレジスタ Q22 CMOSで構成されたレジスタ Q15 EX−ORを構成するトランジスタ Q16 EX−ORを構成するトランジスタ Q17 リセットトランジスタ Q18 メモリセルのデータのテスト結果をマッチ
ラインに反映するトランジスタ
ラインに反映するトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成4年1月14日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】変更
【補正内容】
【0025】次に動作について説明する。例えば比較レ
ベルVr を出力端子305から出力する場合、抵抗分割
回路202,202a及び第1のNチャネルトランジス
タ201を第2のNチャネルトランジスタ204のゲー
ト電圧がVr +Vthとなるよう構成するとともに、抵抗
分割回路302,302a及び第1のPチャネルトラン
ジスタ301を、第2のPチャネルトランジスタ304
のゲート電圧がVr −Vthとなるよう構成することによ
り、出力端子305の出力は、変動する事なくVr を保
つ。
ベルVr を出力端子305から出力する場合、抵抗分割
回路202,202a及び第1のNチャネルトランジス
タ201を第2のNチャネルトランジスタ204のゲー
ト電圧がVr +Vthとなるよう構成するとともに、抵抗
分割回路302,302a及び第1のPチャネルトラン
ジスタ301を、第2のPチャネルトランジスタ304
のゲート電圧がVr −Vthとなるよう構成することによ
り、出力端子305の出力は、変動する事なくVr を保
つ。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0026
【補正方法】変更
【補正内容】
【0026】次に上記ワード線選択回路5の構成につい
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はX方向に1
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する1単位
を4本とし、各センスアンプ間に複数設けられている
(図示せず)。
て説明する。半導体記憶装置に配置されるメモリセルの
数がきまれば、ワード線を選択する数がきまり、これに
よりワード線選択回路の数がきまる。従来はX方向に1
つのワード線分のデータしかテストできなかったが、複
数のワード線を選択し、該複数のワード線分のデータ
を、ワード線選択回路を単位としてテストすることがで
きる。この場合一例として、ワード線を選択する1単位
を4本とし、各センスアンプ間に複数設けられている
(図示せず)。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0027
【補正方法】変更
【補正内容】
【0027】図4はこの発明の一実施例によるワード線
選択回路5の内部構成を示す図であり、図において、4
00は外部からアドレスを入力するロウデコーダ─、X
j,Xk,Xs は外部アドレス入力端子、RX0 〜RX3 は
外部アドレスXj,Xk,Xs に対応して作られる内部アド
レス入力端子、WL0〜WL3 はワード線である。
選択回路5の内部構成を示す図であり、図において、4
00は外部からアドレスを入力するロウデコーダ─、X
j,Xk,Xs は外部アドレス入力端子、RX0 〜RX3 は
外部アドレスXj,Xk,Xs に対応して作られる内部アド
レス入力端子、WL0〜WL3 はワード線である。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0028
【補正方法】変更
【補正内容】
【0028】次に動作について説明する。通常動作時は
φwsは“L”であり、外部アドレスXj,Xk,Xs に対応
して内部アドレス入力端子RX0 〜RX3 のうち何れか
1つが“H”となり、他の内部アドレス入力端子RX0
〜RX3 は“L”となる。このときワード線WL0 〜W
L3 のうち“H”となったワード線のみが選択される。
φwsは“L”であり、外部アドレスXj,Xk,Xs に対応
して内部アドレス入力端子RX0 〜RX3 のうち何れか
1つが“H”となり、他の内部アドレス入力端子RX0
〜RX3 は“L”となる。このときワード線WL0 〜W
L3 のうち“H”となったワード線のみが選択される。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0029
【補正方法】変更
【補正内容】
【0029】次にテストモード時に複数のワード線WL
0 〜WL3 を同時に選択する場合には、φws=“H”と
することにより内部アドレス入力端子RX0 〜RX3 に
かかわらず、ワード線WL0 〜WL3 の4本を選択する
ことができる。
0 〜WL3 を同時に選択する場合には、φws=“H”と
することにより内部アドレス入力端子RX0 〜RX3 に
かかわらず、ワード線WL0 〜WL3 の4本を選択する
ことができる。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0030
【補正方法】変更
【補正内容】
【0030】このような本実施例では、複数のワード線
選択回路(図示せず)の中からワード線選択回路5を1
つ選択し、一対のビット線BL,/BLに対し、上記ワ
ード線選択回路5により4本のワード線WL0 〜WL3
を選択し、それにより複数のメモリセルMC0 〜MC3
が選択されてビット線BLに読み出された複数のメモリ
セルMC0 〜MC3 の合計されたデータのレベルと,レ
ベル選択回路1により選択された、比較レベル発生回路
2の比較レベルとをセンスアンプ31 により比較し増幅
し、ラインテストレジスタ4によりメモリセルMC0 〜
MC3 の良,不良を判定するようにしたので、複数のワ
ード線WL0 〜WL3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
選択回路(図示せず)の中からワード線選択回路5を1
つ選択し、一対のビット線BL,/BLに対し、上記ワ
ード線選択回路5により4本のワード線WL0 〜WL3
を選択し、それにより複数のメモリセルMC0 〜MC3
が選択されてビット線BLに読み出された複数のメモリ
セルMC0 〜MC3 の合計されたデータのレベルと,レ
ベル選択回路1により選択された、比較レベル発生回路
2の比較レベルとをセンスアンプ31 により比較し増幅
し、ラインテストレジスタ4によりメモリセルMC0 〜
MC3 の良,不良を判定するようにしたので、複数のワ
ード線WL0 〜WL3 のデータを同時に短時間でテスト
することができ、装置を安価に製造することができる。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0031
【補正方法】変更
【補正内容】
【0031】なお上記本実施例では、レベルを選択する
レベル選択回路1をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと,テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と,テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
レベル選択回路1をセンスアンプに接続することによ
り、通常の読み出し時に用いるセンスアンプと,テスト
モード時に用いるセンスアンプとを共用する構成を例に
とって説明したが、通常の読み出し時のセンスアンプ
と,テストモード時に用いるセンスアンプとを分けた構
成にしてもよく、上記実施例と同様の効果を奏する。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0032
【補正方法】変更
【補正内容】
【0032】
【発明の効果】
以上のように、この発明に係る半導体
記憶装置によれば、一対のビット線対上にワード線複数
本分のデータをメモリセルから読み出し、そのデータの
合計されたレベルを内部で生成した比較レベルと比較す
るようにしたので、複数のワード線のデータを同時に短
時間でテストすることができ、装置を安価に製造するこ
とができる効果がある。
記憶装置によれば、一対のビット線対上にワード線複数
本分のデータをメモリセルから読み出し、そのデータの
合計されたレベルを内部で生成した比較レベルと比較す
るようにしたので、複数のワード線のデータを同時に短
時間でテストすることができ、装置を安価に製造するこ
とができる効果がある。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】符号の説明
【補正方法】変更
【補正内容】
【符号の説明】 1 レベル選択回路 2 比較レベル発生回路 31 〜3n センスアンプ 61 〜6n センスアンプ 4 ラインテストレジスタ 5 ワード線選択回路 40 マッチライン 50 期待値レジスタ 200 Nチャネル側の比較レベル発生回路 201 Nチャネルトランジスタ 202 抵抗 202a 抵抗 203 コンデンサ 204 Nチャネルトランジスタ 300 Pチャネル側の比較レベル発生回路 301 Pチャネルトランジスタ 302 抵抗 302a 抵抗 303 コンデンサ 304 Pチャネルトランジスタ 305 出力端子 400 ロウデコータ Q19 レジスタを構成するトランジスタ Q20 レジスタを構成するトランジスタ Q21 レジスタを構成するトランジスタ Q22 レジスタを構成するトランジスタ Q15 EX−ORを構成するトランジスタ Q16 EX−ORを構成するトランジスタ Q17 リセットトランジスタ Q18 メモリセルのデータのテスト結果をマッチ
ラインに反映するトランジスタ
ラインに反映するトランジスタ
Claims (2)
- 【請求項1】 データを記憶するためのメモリセル群
と,該メモリセル群のデータを入出力する複数の一対の
ビット線と,該ビット線に属するメモリセルを選択する
ためのワード線とを備えた半導体記憶装置において、 該ワード線を複数選択するワード線選択手段と、 上記一対のビット線に対し、上記ワード線選択手段によ
り複数のワード線を選択することにより複数のメモリセ
ルが選択されてビット線に読み出された複数のメモリセ
ルの合計されたデータを同時にテストするテスト手段と
を備えたことを特徴とする半導体記憶装置。 - 【請求項2】 上記テスト手段は、 基準となる比較レベルをテストモード時に発生する比較
レベル発生手段と、 該比較レベル発生手段から出力された比較レベルを選択
するレベル選択手段と、 上記比較レベルと,複数のメモリセルの合計されたデー
タのレベルとの差を増幅するセンスアンプとを備えたこ
とを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3274678A JPH0581899A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3274678A JPH0581899A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0581899A true JPH0581899A (ja) | 1993-04-02 |
Family
ID=17545045
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3274678A Pending JPH0581899A (ja) | 1991-09-24 | 1991-09-24 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0581899A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001332100A (ja) * | 2000-05-22 | 2001-11-30 | Hitachi Ltd | ダイナミック型ram |
JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
JP2009240153A (ja) * | 2008-03-03 | 2009-10-15 | Fujitsu Ltd | 電子回路装置 |
CN110808080A (zh) * | 2018-08-06 | 2020-02-18 | 爱思开海力士有限公司 | 内部电压生成电路 |
-
1991
- 1991-09-24 JP JP3274678A patent/JPH0581899A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001332100A (ja) * | 2000-05-22 | 2001-11-30 | Hitachi Ltd | ダイナミック型ram |
JP2006066041A (ja) * | 2004-08-30 | 2006-03-09 | Oki Electric Ind Co Ltd | メモリテスト回路 |
JP4627644B2 (ja) * | 2004-08-30 | 2011-02-09 | Okiセミコンダクタ株式会社 | メモリテスト回路 |
JP2009240153A (ja) * | 2008-03-03 | 2009-10-15 | Fujitsu Ltd | 電子回路装置 |
CN110808080A (zh) * | 2018-08-06 | 2020-02-18 | 爱思开海力士有限公司 | 内部电压生成电路 |
CN110808080B (zh) * | 2018-08-06 | 2023-03-28 | 爱思开海力士有限公司 | 内部电压生成电路 |
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