JP3019027B2 - リジッド・フレキシブル基板を用いたicパッケージの構造 - Google Patents
リジッド・フレキシブル基板を用いたicパッケージの構造Info
- Publication number
- JP3019027B2 JP3019027B2 JP14354897A JP14354897A JP3019027B2 JP 3019027 B2 JP3019027 B2 JP 3019027B2 JP 14354897 A JP14354897 A JP 14354897A JP 14354897 A JP14354897 A JP 14354897A JP 3019027 B2 JP3019027 B2 JP 3019027B2
- Authority
- JP
- Japan
- Prior art keywords
- rigid
- flexible substrate
- substrate
- board
- flexible
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
置に関し、特にリジッド・フレキシブル基板を利用した
ICパッケージの構造に関する。
Iの多ピン化傾向は顕著である。この多ピン化に伴い、
従来のQFP(Quad Flat Package)
ではパッケージ外周部の端子数を増加するために、端子
ピッチを狭めなくてはならず、これ以上ピッチを狭める
ことはQFPリードの強度や半田付け性から不可能に近
く、多ピン化に対応できない。
出力端子を取るパッケージが開発され、特に近年注目を
集めているパッケージがBGA(Ball Grid
Array;ボールグリッドアレイ)である。BGAに
ついては刊行物(日経エレクトロニクス、1994.
2.14、601号、第61頁)等の記載が参照され
る。
イヤボンディングで基板配線と接続し、スルーホールを
介して基板底面のエリアアレイ状に整列した入出力端子
である半田ボールに接続されるパッケージである。BG
Aは、他の表面実装型部品とまとめて半田付けできるた
め、スルーホール挿入タイプのPGA(Pin Gri
d Array)に比べ製造性で優れている。
の構造を示す断面図である。図8(A)を参照して、小
さな両面プリント配線基板60にLSIのベアチップ6
1を搭載し、ワイヤボンディング62で基板配線と接続
してある。両面基板の上面には、配線が中央から端部に
向かって走り、それからスルーホール63を通じて基板
底面に移る。底面の端部から中央に向かって配線が走
り、端子(半田ボール)へ64到る。LSIチップ61
はモールド樹脂65で封止される。
を搭載してMCM(Multi Chip Modul
e;マルチチップモジュール)化し、このMCMの入出
力端子としてBGA構造を採用したパッケージも実用化
されている。例えば文献(回路実装学会誌Vol.1
1、No.5、AUG.、1996)の記載が参照され
る。図8(B)は、上記文献に記載のMCMの断面図を
示したものである。
を採用したパッケージにおいては、BGAをマザーボー
ドに実装した後に接続確認が容易に行えない、という問
題点を有している。このため、接続確認を行うには、X
線検査装置など専用の検査装置が必要になる。
点としては、検査に際して、BGAのインサーキットテ
ストもしくはバーインテストが容易でない、ということ
である。
入出力端子が基板底面にあるため、テスタのプローブピ
ンで触れることができない、からである。このため、専
用のテスト用のソケットが必要になる。
鑑みてなされたものであって、その目的は、従来のBG
Aに代表される底面に端子を設けたパッケージよりも製
造検査、電気検査性を向上し、多ピンのLSIパッケー
ジの製造検査と電気検査を容易に行うことを可能とした
LSIパッケージの構造を提供することにある。
のチップを搭載することが可能としモジュール化を可能
として高集積化を図るマルチチップモジュールの構造を
提供することもその目的としている。
め、本発明のLSIパッケージの構造は、フレキシブル
基板と、該フレキシブル基板と一体形成される銅張積層
板よりなるリジッド基板とを有し、少なくとも内層に信
号層を一層以上有する、リジッド・フレキシブル基板に
おいて、前記銅張積層板はエポキシ系樹脂を含浸させた
ガラスクロスを用いて構成され、フレキシブル基板がリ
ジッド基板四辺の端面から出ている構造とされ、前記フ
レキシブル基板上に接続用のアウターリードが前記リジ
ッド基板から外へ向かう方向へ形成され、前記アウター
リードと直交するように前記フレキシブル基板に溝孔が
設けられ、前記溝孔を跨いだ前記アウターリードが矩形
の銅箔で終端されており、前記リジッド基板上に、一つ
のベアチップが実装される。
の構造は、フレキシブル基板と、該フレキシブル基板と
一体に形成される銅張積層板よりなるリジッド基板とを
有し、少なくとも内層に信号層を一層以上有する、リジ
ッド・フレキシブル基板において、前記銅張積層板はエ
ポキシ系樹脂を含浸させたガラスクロスを用いて構成さ
れ、前記フレキシブル基板が前記リジッド基板四辺の端
面から出ている構造とされ、前記フレキシブル基板上に
接続用のアウターリードが、前記リジッド基板から外へ
向かう方向へ形成され、前記アウターリードと直交する
ように前記フレキシブル基板に溝孔が設けられ、前記溝
孔を跨いだアウターリードが矩形の銅箔で終端されてお
り、前記リジッド基板上に、少なくとも一つのベアチッ
プと1又は複数のLSIが実装されている。
る本発明のリジッド・フレキシブル基板を使ったLSI
パッケージは、製造検査性、電気検査性を改善したもの
である。すなわち、本発明においては、フレキシブル基
板にアウターリードを形成し、プリント基板外周からそ
のアウターリードが出ており、フレキシブル基板にアウ
ターリードと直交するアウターリードホールを有し、ア
ウターリードが検査用パッドで終端されていることを特
徴としたものである。
設けられたアウターリードを週端している検査用パッド
を用いる。
リードホールで切断し、マザーボード上に実装し、アウ
ターリードとパッドを半田接続する。このため接続確認
の外観検査が容易である。
いて以下に図面を参照して説明する。図1(A)は、本
発明の実施の形態の構成を示す斜視図である。また図1
(B)は、本発明の実施の形態の構成を示す上面図であ
る。
は、配線層を内側に有し、フレキシブル基板2に形成し
たアウターリード4を基板外周から外方向へ出し、フレ
キシブル基板にアウターリード4と直交する向きに開口
したアウターリードホール6を設け、このホール6を跨
いだアウターリード2が検査用のパッド5で終端され、
リジッド基板3上に一つのベアチップが実装されてい
る。
ード4を接続端子としてマザーボード上のパッドと半田
接続される。
に少なくとも一つ以上のベアチップと複数の封止された
ICを実装し、マルチチップモジュールを構成する。
ードを接続端子としてマザーボード上のパッドと半田接
続される。
すべく、本発明の実施例について図面を参照して以下に
説明する。
少なくとも内層に配線層を有するフレキシブル・リジッ
ド基板1において、一つ又は複数のLSI7が実装さ
れ、基板外周から入出力端子としてフレキシブル基板2
に形成されたアウターリード4が外方向に並置され、ア
ウターリード4はフレキシブル基板2に設けられたアウ
ターリードホール6と直交し、検査用パッド5で終端さ
れている。
導体がラミネートされたフレキシブル基板2と、リジッ
ド基板3を構成する少なくとも一層以上の銅張積層板1
0とをプリプレグ11(図2参照)を介して積層したプ
リント基板である。
さ50μmのポリイミドフィルムを用いている。ここで
使用されるフィルムは、耐熱性があり、寸法安定性が良
好で、導体との密着が必要とされる。このため他の材料
としては、フッ素系フィルムやエポキシ系フィルムが適
用できる。
時に40mm□のリジッド基板3の四辺からこのフィル
ムが均等に露出する大きさにする。本実施例ではフレキ
シブル基板2のサイズは60mm□としている。
35μmの銅箔9(図2参照)がラミネートされてい
る。
との積層前に、このフレキシブル基板2に、あらかじめ
パターン形成しておき、1.5μmのスズメッキ仕上げ
をする。
通スルーホール12を介してリジッド基板3の導体パタ
ーンと電気的に接続される。
脂を含浸させたガラスクロスを用いている。これはポリ
イミド樹脂でもよい。
リード4は、フレキシブル基板2の導体9をパターニン
グして形成する。アウターリード4は500μm幅で
1.27mmピッチで並ぶ。このアウターリード4の終
端は、途中アウターリードホール6を跨いで検査用のパ
ッド5に接続される。
×14mmの形状で、500の入出力端子を有し、フリ
ップチップ実装される。なお、LSIチップは半導体チ
ップの一例であり、ICチップの他、半導体デバイスで
あればよい。
法並びに実装方法について図2及び図3を参照して詳細
に説明する。図2及び図3は、本発明の一実施例のリジ
ッド・フレキシブル基板の主要製造工程を工程順に示し
た断面図である。なお、図2及び図3は単に図面作成の
都合で分図されたものである。
イミドフィルム8の両面に35μm厚の導体9がラミネ
ートされている(図2(A)参照)。
トをラミネートし、アウターリードホール6領域の銅箔
をドライフィルムを露光・現像で露出させ、塩化第2銅
で露出した銅箔を除去する。ドライフィルムレジストは
例えば旭化成のMVAシリーズが用いられる(図2
(B)参照)。
ドホール6領域のポリイミドフィルム8をプラズマガス
で除去する。この場合プラズマガスの成分はCF4とO2
の混合ガスである(図2(C)参照)。
ン形成する。その後、リジッド基板3端面から出るアウ
ターリード4に選択的に1〜2μmのスズメッキを行う
(図2(D)参照)。
下にプリプレグ11を介して、同じく湿式法でパターン
形成した厚さ0.1mmの銅張積層板10を積層し、熱
プレスする。プリプレグ11は例えば熱硬化性半硬化樹
脂含浸ガラスクロスである。
圧力10〜40kgf/cmの条件で行う(図3(E)
参照)。
通スルーホール12を形成する。スルーホール12の径
は0.35mmである(図3(F)参照)。
し、内層と外層の電気的な導通を得る。この時アウター
リード4に銅メッキがされないようにアウターリード6
にマスキングテープを施す必要がある(図3(G)参
照)。
・フレキシブル基板1への部品実装工程を説明する断面
図である。図4を参照して、リジッド・フレキシブル基
板1への部品実装工程を説明する。
れたリジッド・フレキシブル基板1のリジッド基板3上
の搭載パッドにクリーム状の共晶半田を印刷により供給
し、フラックス塗布後LSIチップ7を所定の位置に位
置合わせして実装する。
エリアアレイ状の半田ボール13を供給し、リジッド基
板3上にフリップチップ実装し、リフローする。リフロ
ー温度は200〜250℃である。リフローした後フラ
ックスを洗浄除去する(図4(A)参照)。
ーキットテストを行う。
ーブ15をフレキシブル基板周囲にある検査用パッド5
に接触させて行う(図4(B)参照)。
基板3の間を有機樹脂16で封止して、チップ7とリジ
ッド基板3の熱膨張係数の差による応力を吸収する。本
実施例では、封止樹脂はエポキシを用いた(図4(C)
参照)。
ーボード基板への実装を説明するための図である。図5
乃至図7を参照して、マザーボードへの実装について以
下に説明する。
ジッド・フレキシブル基板パッケージは、アウターリー
ドホール6端から所定の位置で切断し、同時にアウター
リード4の成型を行う(図5(A)参照)。
リーム状の半田供給を印刷等で行い、フラックス塗布の
後チップ7を実装したリジッド・フレキシブル基板1パ
ッケージを実装する。200℃から250℃の温度でリ
フローした後、洗浄する(図6(B)参照)。
ばアウターリード4の保護のため有機樹脂19で封止す
る。本実施例では、有機樹脂19はエポキシ樹脂を用い
た(図6(C)参照)。図7(D)は、有機樹脂19で
アウターリード4を封止した状態の一例を示す断面図で
ある。
工程でポリイミドフィルムの除去をプラズマガスで行っ
たが、CO2エキシマレーザーでも可能である。
ドの接続を共晶半田としたが、異方性導電シートによる
接着も可能である。
下記記載の効果を奏する。
ドへの実装後の接続確認が容易に行える、ということで
ある。
・フレキシブル基板のフレキシブル基板にマザーボード
と接続する端子をパターンで設け、これにより、パッケ
ージの入出力端子が基板外周から取れるため、確認を行
いやすい、ためである。
用ソケットを用いずに多ピンのパッケージの検査が容易
に行える、ということである。
・フレキシブル基板のフレキシブル基板にマザーボード
と接続する端子をパターンで設け、これにより、フレキ
シブル基板に形成したアウターリードの延在した領域
に、検査用のパッドを設けることができるからである。
Iを搭載可能とし、高集積化が可能となる、ということ
である。
・フレキシブル基板のフレキシブル基板に、マザーボー
ドと接続する端子をパターンで設けたことによる。
(A)は、リジッド・フレキシブル基板の斜視図、
(B)は、リジッド・フレキシブル基板の上面図であ
る。
板の製造工程を工程順に示した断面図である。
板の製造工程を工程順に示した断面図である。
板へのLSI実装の様子を説明するための断面図であ
る。
式的に示した斜視図である。
ードへの実装を示した斜視図である。
実装を示した部分断面図である。
Aの断面を示す図、(B)はMCMを示す断面図であ
る。
Claims (6)
- 【請求項1】 フレキシブル基板と一体形成される銅張
積層板よりなるリジッド基板に半導体装置が搭載され、前記銅張積層板はエポキシ系樹脂を含浸させたガラスク
ロスを用いて構成され、 前記リジッド基板の外周端から外側に前記フレキシブル
基板が突設されており、 前記フレキシブル基板上には入出力端子であるアウター
リードがパターン形成され、 前記アウターリードは検査パッドで終端されていること
を特徴とする半導体パッケージの構造。 - 【請求項2】 フレキシブル基板と、該フレキシブル基
板と一体形成される銅張積層板よりなるリジッド基板と
を有し、少なくとも内層に信号層を一層以上有する、リ
ジッド・フレキシブル基板において、前記銅張積層板はエポキシ系樹脂を含浸させたガラスク
ロスを用いて構成され、 前記フレキシブル基板が前記リジッド基板四辺の端面か
ら出ている構造とされ、 前記フレキシブル基板上に接続用のアウターリードが前
記リジッド基板から外へ向かう方向へ形成され、 前記アウターリードと直交するように前記フレキシブル
基板に溝孔が設けられ、 前記溝孔を跨いだ前記アウターリードが矩形の銅箔で終
端されており、 前記リジッド基板上に一つのベアチップが実装されたこ
とを特徴とするLSIパッケージの構造。 - 【請求項3】フレキシブル基板と、該フレキシブル基板
と一体に形成される銅張積層板よりなるリジッド基板と
を有し、少なくとも内層に信号層を一層以上有する、リ
ジッド・フレキシブル基板において、前記銅張積層板はエポキシ系樹脂を含浸させたガラスク
ロスを用いて構成され、 前記フレキシブル基板が前記リジッド基板四辺の端面か
ら出ている構造とされ、 前記フレキシブル基板上に接続用のアウターリードが、
前記リジッド基板から外へ向かう方向へ形成され、 前記アウターリードと直交するように前記フレキシブル
基板に溝孔が設けられ、 前記溝孔を跨いだアウターリードが矩形の銅箔で終端さ
れており、 前記リジッド基板上に、少なくとも一つのベアチップと
1又は複数のLSIが実装されたことを特徴とするマル
チチップモジュールの構造。 - 【請求項4】フレキシブル基板と、該フレキシブル基板
と一体形成される銅張積層板よりなるリジッド基板とを
有するリジッド・フレキシブル基板において、前記銅張積層板はエポキシ系樹脂を含浸させたガラスク
ロスを用いて構成され、 前記フレキシブル基板が前記リジッド基板の外周に突設
され、 前記突出したフレキシブル基板には、複数のアウターリ
ードが前記リジッド基板の辺に直交する方向に延在して
並置され、 前記アウターリードの長手方向と直交する方向に、前記
突設したフレキシブル基板に溝孔が設けられ、 前記アウターリードは前記溝孔を跨いで前記突設したフ
レキシブル基板の縁部に設けられた検査用パッドで終端
し、 前記リジッド基板上に搭載した少なくとも一つの半導体
装置のパッドと前記アウターリードとが電気的に接続さ
れていることを特徴とする半導体パッケージの構造。 - 【請求項5】マザーボードへの実装時には、前記アウタ
ーリード端部から所定の位置で、好ましくは前記溝孔部
で切断され、且つ前記アウターリードが成型され、前記
アウターリードの端部が前記マザーボードの搭載パッド
と接合される、ことを特徴とする請求項4記載の半導体
パッケージの構造。 - 【請求項6】請求項1乃至5のいずれか一に記載の半導
体パッケージの構造において、前記リジッド基板が前記
フレキシブル基板に熱プレスで一体に形成されてなる半
導体パッケージの構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14354897A JP3019027B2 (ja) | 1997-05-16 | 1997-05-16 | リジッド・フレキシブル基板を用いたicパッケージの構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14354897A JP3019027B2 (ja) | 1997-05-16 | 1997-05-16 | リジッド・フレキシブル基板を用いたicパッケージの構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10321760A JPH10321760A (ja) | 1998-12-04 |
JP3019027B2 true JP3019027B2 (ja) | 2000-03-13 |
Family
ID=15341314
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14354897A Expired - Fee Related JP3019027B2 (ja) | 1997-05-16 | 1997-05-16 | リジッド・フレキシブル基板を用いたicパッケージの構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3019027B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007183164A (ja) * | 2006-01-06 | 2007-07-19 | Fujitsu Ltd | 半導体集積回路装置及びその試験方法 |
JP5333577B2 (ja) | 2009-03-19 | 2013-11-06 | 株式会社村田製作所 | 回路基板及びマザー積層体 |
-
1997
- 1997-05-16 JP JP14354897A patent/JP3019027B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10321760A (ja) | 1998-12-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5969945A (en) | Electronic package assembly | |
JP2595909B2 (ja) | 半導体装置 | |
KR20010072583A (ko) | 적층화 집적 회로 패키지 | |
KR20000048471A (ko) | 다수의 전원/접지면을 갖는 볼 그리드 어레이 패키지 | |
JP2005512335A (ja) | ボールグリッドアレイパッケージ | |
JPH09283695A (ja) | 半導体実装構造 | |
JP2000031327A (ja) | 半導体装置及びその製造方法 | |
JP2000294720A (ja) | 半導体集積回路パッケージ | |
US6507118B1 (en) | Multi-metal layer circuit | |
US20060097370A1 (en) | Stepped integrated circuit packaging and mounting | |
JP4484176B2 (ja) | ボールグリッドアレイ型パッケージの接続構造 | |
JPH05129366A (ja) | 集積回路用tab実装構造 | |
US7759795B2 (en) | Printed circuit board having reliable bump interconnection structure, method of fabricating the same, and semiconductor package using the same | |
JP3019027B2 (ja) | リジッド・フレキシブル基板を用いたicパッケージの構造 | |
KR100199286B1 (ko) | 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지 | |
JP2792494B2 (ja) | 集積回路の実装構造 | |
JP2000124366A (ja) | 電子部品の実装構造 | |
JP2000022019A (ja) | ピン付きプリント配線板およびその製造方法 | |
EP0413542A2 (en) | Direct mount semiconductor package | |
JP3279765B2 (ja) | セラミックパッケージ | |
JPH0645763A (ja) | 印刷配線板 | |
JP2500404B2 (ja) | 回路基板の実装構造 | |
JP2000031315A (ja) | Bgaパッケージ及びその製造方法 | |
JPS62244156A (ja) | 表面実装用パツケ−ジ | |
JPH0697344A (ja) | 電子部品搭載用基板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990713 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991130 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080107 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100107 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |