JPH11149391A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11149391A JPH11149391A JP9331213A JP33121397A JPH11149391A JP H11149391 A JPH11149391 A JP H11149391A JP 9331213 A JP9331213 A JP 9331213A JP 33121397 A JP33121397 A JP 33121397A JP H11149391 A JPH11149391 A JP H11149391A
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Abstract
ータの出荷テストにおいて、ユーザ用追加ロジックと既
存のマイクロコンピュータ部分を独立にテスト可能なマ
イクロコンピュータを提供する。 【解決手段】ユーザ用追加ロジックとマイクロコンピュ
ータとの間に、マイクロコンピュータの内部バスに直結
された接続専用ロジック部を設け、ユーザ用追加ロジッ
クのテスト時には、マイクロコンピュータのバス/ポー
ト切替端子とリード/ライト信号を使用して、読み出し
/書き込みを行う。また、接続専用ロジック部にバス検
査用レジスタを設け、マイクロコンピュータ・テスト時
には、検査用レジスタの出力を接続専用ロジック部のバ
スへ読み出すことにより、バスの検査を行う。
Description
ータとユーザ用ロジックとを有する半導体集積回路に関
し、特にマイクロコンピュータにバスを介して新たなロ
ジックの追加ができるようにした集積回路に関する。
のマイクロコンピュータとユーザ用追加ロジックとを接
続する場合、例えば特開平3−58141号公報に記載
されているように、マイクロコンピュータとユーザ用追
加ロジックの外部バスの間に接続専用ロジック部を設
け、その一方をマイクロコンピュータの外部バス/ポー
ト切替端子に接続し、他方をユーザ用追加ロジックの外
部バスに接続していた。更に、この接続により失われた
マイクロコンピュータのポート機能を復元するために、
接続専用ロジック部にポート・エミュレーション機能を
有している。
た従来の技術は下記記載の問題点を存している。
1号公報に提案される集積回路においては、チップ全体
の回路規模が大きくなり、小型化と低コスト化の妨げに
なる、ということである。
クロコンピュータのバス/ポート切替端子の外部に増設
したことにより、既存のマイクロコンピュータと接続専
用ロジック部の双方にポート機能を有しているためであ
る。
1号公報において、専用ロジック部の一例を示した第2
図に示されるように、スイッチ部(同公報第2図のSW
12、SW13)とラッチ(同公報第2図の16)と
は、同公報の第1図のマイクロコンピュータが備えるバ
ス/ポート切替え端子(同公報の第1図の3)にも内蔵
されており、同一の機能を有する回路を同一チップ上に
2つ備えている。
1号公報に提案される集積回路において、チップ内部の
全ての部分を検査するためには、1チップモード(即
ち、マイクロコンピュータ内部の中央処理装置を用いて
ユーザ用追加ロジックを制御する状態)で動作するテス
トパタンを作成しなければならない、ということであ
る。
ード以外では動作させ得ない部分が存在するためであ
る。より具体的には、接続専用ロジック部のうち、マイ
クロコンピュータ側のバスとユーザ用追加ロジック側の
バスとを接続するスイッチ(特開平3−58141号公
報の第2図のスイッチ11)は、1チップモード以外で
は動作させ得ず、専用のテストパタンの作成が必要とさ
れる。
1号公報の第2の実施例に示される集積回路を、追加ロ
ジックテストモードで動作させた場合、チップの外部端
子が多数必要なことである。
する割り込み要求信号と、ユーザ用追加ロジックから出
力される割り込み要求信号との双方を、チップの外部端
子として入出力させねばならないためである。
なされたものであって、その目的は、上述した従来の集
積回路の接続専用ロジック部からポート・エミュレーシ
ョン機能を実現するための切替えスイッチやポート信号
ラッチを取り除き、回路の簡易化を図る事により、小型
・軽量化された集積回路を提供することにある。
回路において、動作試験用のテストパターン作成に多大
の工数を要した接続専用接続専用ロジック部の動作試験
を容易にし、生産性と信頼性の向上した集積回路を提供
する事にある。
の集積回路の出荷用テストモードにおいて、チップの外
部端子の本数を削減し、小型・軽量化された集積回路を
提供する事にある。
め、本発明の半導体集積回路は、同一の半導体チップ上
に、マイクロコンピュータとユーザ用追加ロジックとを
有するユーザ用ロジックつき集積回路において、前記マ
イクロコンピュータと前記ユーザ用ロジックとを接続す
る接続専用ロジック部を有し、前記マイクロコンピュー
タは、外部端子に接続されたポート回路を有し、前記ポ
ート回路は、前記外部端子を経由してチップ外部とデー
タの入力及び出力が可能とされ、且つ、前記ポート回路
は前記マイクロコンピュータ内部に備えられた第一のバ
スに接続され、前記接続専用ロジック部は、前記マイク
ロコンピュータ内部に備えられた前記第一のバスと、前
記ユーザ用追加ロジックに接続するための第二のバス
と、に接続され、前記マイクロコンピュータの前記ポー
ト回路に接続された端子を経由して、前記ユーザ用追加
ロジックへの読み出し及び書き込みが可能とされたこと
を特徴とする。
タと前記ユーザ用追加ロジックとを接続する前記専用接
続専用ロジック部が、前記ユーザ用追加ロジックに接続
するための前記第二のバスが正常に動作していることを
検査するためのバス検査用レジスタを有し、前記バス検
査用レジスタは、前記第二のバスのデータ転送幅と同一
のビット幅で構成されると共に、前記マイクロコンピュ
ータから読み出しと書き込みをするための所定のアドレ
スに割り当てられ、前記第一及び第二のバスを経由して
前記マイクロコンピュータ側から任意のデータの書き込
みと読み出しとが可能に構成されてなる、ことを特徴と
する。
クが、前記マイクロコンピュータへの割り込み要求信号
を有し、前記マイクロコンピュータと前記ユーザ用追加
ロジックとを接続する専用インターフェース回路は、前
記ユーザ用追加ロジックから出力された割り込み要求を
前記マイクロコンピュータに伝達する回路と、割り込み
要求信号検査用レジスタと、を有し、前記割り込み要求
信号検査用レジスタは、割り込み要求信号本数分のビッ
トを有し、前記割り込み要求信号検査用レジスタの各々
のビットは、前記マイクロコンピュータより任意の値が
書き込み可能とされ、前記各々のビットの出力を前記割
り込み要求信号に代わって前記マイクロコンピュータに
伝達する回路と、を有することを特徴とする。
に、マイクロコンピュータとユーザ用追加ロジックとを
有するユーザ用ロジックつき集積回路において、前記ユ
ーザ用追加ロジックと前記マイクロコンピュータとの間
に、前記マイクロコンピュータの内部バスに直結された
接続専用ロジック部を備え、前記ユーザ用追加ロジック
のテスト時に、前記ユーザ用追加ロジックは前記マイク
ロコンピュータCPUの制御から解放され、前記マイク
ロコンピュータのバス/ポート切替端子と読み出し/書
き込み制御信号を用いて外部から前記内部バス、前記接
続専用ロジック部を介して前記ユーザ用追加ロジックへ
の読み出し及び書き込みを行う、ことを特徴とする。
に説明する。本発明の半導体集積回路は、その好ましい
実施の形態において、ユーザ用追加ロジックへのチップ
外部からの読み出しと書き込みとを、マイクロコンピュ
ータの内部バスを経由させ、かつ、マイクロコンピュー
タの中央処理装置を動作させずに行うようにしたもので
ある。より具体的には、ユーザ用追加ロジックをマイク
ロコンピュータの内部バス(図1の30)に直接接続す
る手段としての接続専用ロジック部(図1の4)と、チ
ップの外部端子であるバス/ポート切替え端子(図1の
3)からマイクロコンピュータの内部バス(図1の3
0)への読み出しと書き込みを行う手段としてのポート
回路(図1の31)と、を有する。
において、マイクロコンピュータの内部バスとユーザ用
追加ロジックと接続するスイッチ部分を容易に試験可能
としたものである。より具体的には、ユーザ用追加ロジ
ック用の接続専用ロジック部(図2の4)の内部に、ユ
ーザ用追加ロジック(図2の5)に接続するバス(図2
の7)の動作を確認する手段としてのバス検査用レジス
タ(図2の50)を有する。
において、ユーザ用追加ロジック(図7の5)からの割
り込み要求信号(図7の69)を、テストモード時にチ
ップ外部より確認する手段としての、割り込み要求信号
とマイクロコンピュータのポート機能とのマルチプレク
サ(図7の63)を有する。また、マイクロコンピュー
タの割り込みコントローラへの割り込み要求入力を操作
する手段としての、検査用レジスタ(図7の65)と、
ユーザ用追加ロジックからの割り込み要求信号と検査用
レジスタの出力とのマルチプレクサ(図7の71)と、
を有する。
追加ロジックへのチップ外部からの読み出しと書き込み
とを、通常のマイクロコンピュータが有するポート回路
と内部バスとを用いて行うため、従来は接続専用ロジッ
ク部の内部に有していたポートエミュレーション機能を
備える必要がない。
査用レジスタに任意の値を書き込む事により、マイクロ
コンピュータ側からユーザ用追加ロジックに接続された
バスのテストが可能なため、接続専用インターフェース
内部のバス切替えスイッチのテストをユーザ用追加ロジ
ックの種類によらず常に同一のテストパタンで行える。
加ロジックからの割り込み要求信号を、マイクロコンピ
ュータのポート機能端子からマルチプレクサして出力
し、マイクロコンピュータへの割り込み要求信号のテス
トを検査用レジスタを使用して行うため、チップの外部
端子数を従来より削減可能である。
を示すブロック図である。図1を参照すると、本発明
は、その好ましい実施の形態において、マイクロコンピ
ュータ1と、ユーザ用追加ロジック5と、この両者を接
続するための接続専用ロジック部4と、を備える。
切り替え外部端子3と、内部バス30を有する。接続専
用ロジック部4は、マイクロコンピュータ1の内部バス
30に直接接続されている。また、マイクロコンピュー
タ1からユーザ用追加ロジック5へアクセス(即ち、デ
ータを入出力)するための制御信号群61、62を有す
る。
は、少なくとも2つの動作モードを有する。1つは「通
常動作モード」であり、他の1つは「ユーザ用追加ロジ
ック・テストモード」である。これらのモードは、例え
ばチップ外部に接続されたテスト入力端子等により決定
される。
5は、マイクロコンピュータ1内部の中央処理装置(図
2の35)からのみアクセスが可能である。このモード
時、バス/ポート切替端子3は、マイクロコンピュータ
1の外部の、不図示のメモリや周辺チップを接続するた
めのバスとして、あるいは、外部にこれらのチップを接
続しない場合には、ポートとして、用いることができ
る。このモード時、内部バス30と、読み出し書き込み
制御信号群61、62は、マイクロコンピュータ1内部
の中央処理装置により制御される。
ユーザ用追加ロジック5は、マイクロコンピュータ1内
部の中央処理装置の制御から解放され、バス/ポート切
替端子3を経由して、チップ外部から直接アクセス可能
である。この時、内部バス30も、マイクロコンピュー
タ1の内部の中央処理装置の制御から解放される。
の、読み出し及び書き込みの制御には、モード設定端子
32、33、34が使用される。更に、読み出し/書き
込み制御信号群61、62も、チップ外部からのモード
設定端子32、33、34により制御される。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
である。図1を参照すると、マイクロコンピュータ1
は、中央処理装置と特殊機能ブロックを1チップにまと
めた、シングルチップ・マイクロコンピュータである。
2と、バス/ポート切替外部端子3と、内部バス30
と、ポート回路31と、第一、第二のテスト入力端子
9、10と、モード設定端子31、33、34と、制御
信号群61と、を有する。
用、あるいは、シリアル・インターフェースやタイマと
いった内蔵特殊機能ブロックの入出力等に使用される。
1から接続専用ロジック部4への書き込み、及び読み出
しの制御に使用される。
ュータ1のアドレス/データ兼用の内部バス30に直接
接続されている。接続専用ロジック部4は、マイクロコ
ンピュータ1からユーザ用追加ロジック5へアクセスす
るためのバス7と、読み出し及び書き込み制御信号群6
2とを有する。
ータ兼用バス7と、読み出し及び書き込み制御信号群6
2と、チップ外部との入出力端子6とを有する。
1と接続専用ロジック部4の詳細構成を示すブロック図
である。
1は、中央処理装置35と、内部バス30と、ポート回
路31と、アクセス制御回路60と、を含む。内部バス
30は、中央処理装置35と、ポート回路31と、アク
セス制御回路60と、専属専用ロジック部4と、に接続
されている。
/書き込み制御回路45と、アドレスラッチ46と、バ
スバッファ47、48、49と、バス検査用レジスタ5
0と、を備えて構成される。
ンピュータ1の内部バス30は、アドレス/データ・マ
ルチプレクスト型であるが、ユーザ用追加ロジック部5
のバスは、アドレス/データ・セパレート型であり、デ
ータバス7aとアドレスバス7bとに分かれている。こ
のため、接続専用ロジック部4の内部に、マルチプレク
スト・バスをセパレート・バスに変換するためのアドレ
スラッチ46を有する。
障検出率を容易に向上せしめるための、バス検査用レジ
スタ50を有する。
する。
1の動作モードは、第一、第二のテスト入力端子9、1
0により決定される。図3に示す通り、第一のテスト入
力端子9が論理“0”の場合は「通常動作モード」に、
論理“1”の場合は「出荷用テストモード」に設定され
る。
0により、より詳細なモードに設定される。即ち、「通
常動作モード」は、「1チップ動作モード」と「外部拡
張モード」とに、「出荷用テストモード」は、「既存の
マイクロコンピュータ・テストモード」と「ユーザ用追
加ロジックテストモード」に設定される。
常動作モードでは、リセット直後に内蔵ROMより命令
の取り込みを開始する。一方、出荷用テストモードのう
ち、既存のマイクロコンピュータ・テストモードでは、
リセット直後にチップの外部より命令の取り込みを開始
する。また、ユーザ用追加ロジック・テストモードで
は、マイクロコンピュータ1は動作を停止し、ユーザ用
追加ロジック5はチップの外部よりアクセス(即ち、デ
ータの入出力が)可能である。
ンピュータ・テストモード時、ユーザ用追加ロジック5
は、マイクロコンピュータ1内部の中央処理装置35か
らのみアクセス(即ち、データの入出力)可能である。
ユーザ用追加ロジック・テストモード時、ユーザ用追加
ロジック5は、集積回路の外部からのみアクセス可能で
ある。
し書き込み制御信号群61、62とは、マイクロコンピ
ュータ1内部の中央処理装置35により制御される。
力端子10が論理“1”の場合、シングルチップ・マイ
クロコンピュータ1は、外部拡張モードで動作する。即
ち、バス/ポート切り替え外部端子3は、マイクロコン
ピュータ1の外部にメモリや周辺チップを接続するため
のバスとして動作する。
力端子10が論理“0”の場合、バス/ポート切り替え
端子3は、ポートとして動作する。
理装置35からポート回路31と接続専用ロジック部4
とへは、内部バス30を経由して読み出しと書き込みと
が可能である。
書き込み制御回路60は、通常動作及び既存のマイクロ
コンピュータ・テストモード時には、中央処理装置35
から出力される制御信号42、43、44の値を、それ
ぞれ制御信号61a、61b、61cに伝達し、ユーザ
用追加ロジック・テストモード時には、外部端子である
モード端子32、33、34の値を、それぞれ制御信号
61a、61b、61cに伝達する。
き込み制御回路45は、動作モードによらず常に、制御
信号61a、61bの値を接続専用ロジック4内部で用
いられる制御信号54、55、及び、制御信号61a、
61bの値をユーザ用以下ロジックに入力される制御信
号62a、62bに伝達する。
クロコンピュータ・テストモード時における、ユーザ用
追加ロジック5への読み出し、及び書き込み動作につい
て説明する。
1b、61cには、各々制御信号42、43、44の状
態が伝達される。また、ポート制御信号39、40、4
1は、読み出し/書き込み制御回路60の内部レジスタ
の状態により制御される。
り出力されたアドレスが、内部バス30を経由して転送
される。この時、中央処理装置35から出力される制御
信号44(アドレスストローブ)がアクティブになる。
読み出し/書き込み制御回路60は、制御信号44の状
態を制御信号61cに伝達し、内部バス30上のアドレ
ス信号がアドレスラッチ46に伝達される。制御信号4
4がインアクティブになる時、アドレスラッチ46にア
ドレス信号がラッチされる。アドレス信号は、アドレス
バス7bを経由して、ユーザ用追加論理回路5に伝達さ
れる。
30を経由して転送される。この時、読み出しの場合に
は、制御信号42(リードストローブ)がアクティブと
なり、書き込みの場合には、制御信号43(ライトスト
ローブ)がアクティブになる。マイクロコンピュータ1
内部の読み出し/書き込み制御回路60は、制御信号4
2の状態を制御信号61aに、制御信号43の状態を制
御信号61bに、それぞれ伝達する。
書き込み制御回路45は、制御信号61bの状態を制御
信号54及び制御信号62bに、制御信号61aの状態
を制御信号55及び制御信号62aに伝達する。読み出
しの場合には、制御信号54がインアクティブ、且つ、
制御信号55がアクティブになり、バスバッファ47は
データバス7aをドライブせず、バスバッファ48が内
部バス30をドライブする。
ティブに、制御信号55がインアクティブになり、バス
バッファ47はデータバス7aをドライブし、バスバッ
ファ48は内部バス30をドライブしない。
加ロジック5より出力されたデータが、データバス7a
とバスバッファ48と内部バス30とを順に経由して、
中央処理装置35に入力される。
り出力されたデータが、内部バス30とバスバッファ4
7とデータバス7aとを順に経由してユーザ用追加ロジ
ック5に入力される。
加ロジック5への読み出しまたは書き込み動作の説明で
ある。
時における、チップ外部からユーザ用追加ロジック5へ
の読み出しまたは書き込み動作を説明する。図4に、各
部の動作状態の真理値表を示す。
ドで動作している時、ポート回路31から接続専用ロジ
ック部4へは、内部バス30を経由して読み出し書き込
みが可能である。これらの読み出しと書き込みとの制御
は、マイクロコンピュータ1の読み出し/書き込み制御
回路60により行われる。
b、61cには、各々モード設定端子32、33、34
の状態が伝達される。また、ポート制御信号39、4
0、41は、モード設定端子32、33、34の組み合
わせにより制御される。
ングチャートを示し、図6に、このモードの書き込み動
作のタイミングチャートを示す。
子3より入力されたアドレスを、内部バス30を経由し
てアドレス・バス7bに転送する。この時、モード設定
端子34(アドレスストローブ)をアクティブに、モー
ド設定端子32(リードストローブ)及び33(ライト
ストローブ)をインアクティブにする。
ド設定端子34の状態を制御信号40と制御信号61c
とに、モード設定端子32の状態を制御信号41と制御
信号61aとに、それぞれ伝達し、バスバッファ36は
内部バス30をドライブし、バスバッファ37はバス/
ポート切替端子3をドライブしない。
れたアドレス信号が、内部バス30を経由してアドレス
ラッチ46に伝達される。制御信号34がインアクティ
ブになる時、アドレスラッチ46にアドレス信号がラッ
チされる。アドレス信号は、アドレスバス7bを経由し
て、ユーザ用追加論理回路5に伝達される。
して、データが転送される。この時、モード設定端子3
4(アドレスストローブ)をインアクティブにする。読
み出しの場合には、モード設定端子32(リードストロ
ーブ)をアクティブにすると、マイクロコンピュータ1
内部の読み出し/書き込み制御回路60は、モード設定
端子32の状態を制御信号39と制御信号41と制御信
号61aとに伝達し、ポートラッチ38がデータ貫通状
態に、バスバッファ37がドライブ状態に、バスバッフ
ァ36は非ドライブ状態になる。
(ライトストローブ)をアクティブにすると、マイクロ
コンピュータ1内部の読み出し/書き込み制御回路60
は、モード設定端子33の状態を制御信号40と制御信
号61bとに、それぞれ伝達し、バスバッファ36がド
ライブ状態に、バスバッファ37は非ドライブ状態にな
る。
書き込み制御回路45は、制御信号61bの状態を制御
信号54及び制御信号62bに、制御信号61aの状態
を制御信号55及び制御信号62bに伝達する。読み出
しの場合には、制御信号54がインアクティブに、制御
信号55がアクティブになり、バスバッファ47はデー
タバス7aをドライブせず、バスバッファ48が内部バ
ス30をドライブする。
ティブに、制御信号55がインアクティブになり、バス
バッファ47はデータバス7aをドライブし、バスバッ
ファ48は内部バス30をドライブしない。
加ロジック5より出力されたデータが、データバス7a
とバスバッファ48と内部バス30とポートラッチ38
とバスバッファ37とを順に経由して、バス/ポート切
替端子3より出力される。
子3より入力されたデータが、バスバッファ36と内部
バス30とバスバッファ47とデータバス7aとを順に
経由してユーザ用追加ロジック5に入力される。
ド時の、ユーザ用追加ロジック5への読み出しまたは書
き込み動作の説明である。
続するバスの動作を確認するためのバス検査用レジスタ
の実施例について説明する。
0は、入力がユーザ用追加ロジックに入力されるデータ
バス7aに接続されており、出力はバスバッファ49を
介してデータバス7aに接続されている。
信号56と、バスバッファ49のドライブ制御信号57
とは、接続専用ロジック部4内部の読み出し/書き込み
制御回路45にて生成される。バス検査用レジスタ50
の読み出し/書き込みアドレスは、制御回路45により
割り当てられる。アドレスは、例えば8ビットの場合で
あれば16進数の55とAAとの双方からアクセス可能
にする等、バスの各ビットの0と1縮退故障(stuck-at
-0 fault、stuck-at-1 fault)が検出可能なアドレスに
割り当てる。
信号61aと61bと、制御回路45内部のアドレス・
デコーダの出力との論理積により生成される。
障を検出する手順について説明する。
幅が8ビットであり、アドレスが16進で55とAAと
に冗長に割り当てられている場合、次のようになる。第
一に、アドレス55(16進)にデータ55(16進)
を書き込み、その後アドレスAA(16進)を読み出
し、データが55(16進)であることを確認する。第
二に、アドレスAA(16進)にデータAA(16進)
を書き込み、その後アドレス55(16進)を読み出
し、データがAA(16進)であることを確認する。
ス・バスとの各ビットの0縮退故障及び1縮退故障が検
出できる。
加ロジック5から中央処理装置35に対し割り込み信号
が出力されている場合の実施例を説明する。図7には、
割り込みの説明に必要な部分以外は記載されていない
が、バス等の構成は、図1及び図2と同一である。図8
に、本実施例の動作モード表を示す。
は、接続専用ロジック部4を経由してマイクロコンピュ
ータ1に接続される。割り込み要求出力69と割り込み
検査レジスタ65より出力される検査信号は、マルチプ
レクサ71により選択され、割り込み要求入力68に伝
達される。割り込み要求入力68は、マイクロコンピュ
ータ1内部の割り込みコントローラ64に入力されると
同時に、マイクロコンピュータ1内部のポート回路31
にも入力される。ポート回路31の内部では、割り込み
要求入力38とポートラッチ38の出力がマルチプレク
サ63で選択され、入出力端子67に伝達される。
サ71と、ポート回路内部のマルチプレクサ63とは、
読み出し/書き込み制御回路60より出力される選択信
号により、それぞれどちらの信号を選択するか決定され
る。
図8に示すユーザ用追加ロジック・テストモードの時
は、割り込み要求入力68を選択し、それ以外の時はポ
ートラッチ38の出力を選択する。接続専用ロジック部
4内部のマルチプレクサ71は、既存のマイクロコンピ
ュータ・テストモードの時は、割り込み検査用レジスタ
65の出力を選択し、それ以外の時はユーザ用追加ロジ
ックから出力される割り込み要求出力を選択する。
ス7aに接続されており、バス検査用レジスタ(図2の
50)と同様に、中央処理装置35より読み出し/書き
込みが可能である。
割り込み要求入力信号68の検査手順を説明する。
には、第一、第二のテスト入力端子9、10により、集
積回路をユーザ用追加ロジックテストモードに設定す
る。
ク5にアクセスし、これを動作させることにより、割り
込み要求を発生させる。アクティブになった割り込み要
求出力69は、マルチプレクサ71と、割り込み要求入
力68と、マルチプレクサ63と、入出力端子67とを
経由して、集積回路の外部に出力されるので、これを検
出する。
は、テスト入力端子9、10により、集積回路を既存の
マイクロコンピュータテストモードに設定する。中央処
理装置35より、割り込み検査用レジスタ65の対応す
るビットをセットすると、マルチプレクサ71によりセ
ットされたビットが選択され、割り込み要求入力68が
アクティブになる。発生した割り込みは、マイクロコン
ピュータ1内部の割り込みコントローラ64に伝達さ
れ、コントローラ内部の割り込み要求レジスタの対応ビ
ットがセットされるので、これを中央処理装置35にて
読み出し、状態を入出力端子群2より出力して検出す
る。
記記載の効果を奏する。
削減し、小型・軽量化を実現することができる、という
ことである。
ロジック部からポートエミュレーション機能を取り除
き、回路の構成を簡略化する事により、集積回路のチッ
プ面積を削減したためである。
を向上することができる、というである。
ロジック部にバス検査用レジスタを設ける事により、マ
イクロコンピュータの内部バスとユーザ用追加ロジック
のバスを接続するスイッチ部の検査を可能としたためで
ある。
数を削減し、小型・軽量化を実現し、かつ信頼性を向上
することができる、ということである。
追加ロジックから出力される割り込み要求信号の検査用
出力を、マイクロコンピュータのポート機能と兼用し、
該要求信号のマイクロコンピュータへの割り込みコント
ローラへの入力を外部端子ではなく検査用レジスタの出
力とする事により、外部端子の本数を削減したためであ
る。また、割り込み要求信号の検査用レジスタを設ける
ことにより、割り込みコントローラの検査を容易にした
ためである。
である。
である。
ング図である。
を示す図である。
ング図である。
ング図である。
である。
ある。
Claims (5)
- 【請求項1】同一の半導体チップ上に、マイクロコンピ
ュータとユーザ用追加ロジックとを有するユーザ用ロジ
ックつき集積回路において、 前記マイクロコンピュータと前記ユーザ用ロジックとを
接続する接続専用ロジック部を有し、 前記マイクロコンピュータは、外部端子に接続されたポ
ート回路を有し、 前記ポート回路は、前記外部端子を経由してチップ外部
とデータの入力及び出力が可能とされ、且つ、前記ポー
ト回路は前記マイクロコンピュータ内部に備えられた第
一のバスに接続され、 前記接続専用ロジック部は、前記マイクロコンピュータ
内部に備えられた前記第一のバスと、前記ユーザ用追加
ロジックに接続するための第二のバスと、に接続され、 前記マイクロコンピュータの前記ポート回路に接続され
た端子を経由して、前記ユーザ用追加ロジックへの読み
出し及び書き込みが可能とされたことを特徴とするユー
ザ用追加ロジック付き集積回路。 - 【請求項2】前記マイクロコンピュータと前記ユーザ用
追加ロジックとを接続する前記専用接続専用ロジック部
が、 前記ユーザ用追加ロジックに接続するための前記第二の
バスが正常に動作していることを検査するためのバス検
査用レジスタを有し、 前記バス検査用レジスタは、前記第二のバスのデータ転
送幅と同一のビット幅で構成されると共に、前記マイク
ロコンピュータから読み出しと書き込みをするための所
定のアドレスに割り当てられ、前記第一及び第二のバス
を経由して前記マイクロコンピュータ側から任意のデー
タの書き込みと読み出しとが可能に構成されてなる、こ
とを特徴とする請求項1記載のユーザ用追加ロジック付
き集積回路。 - 【請求項3】前記ユーザ用追加ロジックが、前記マイク
ロコンピュータへの割り込み要求信号を有し、 前記マイクロコンピュータと前記ユーザ用追加ロジック
とを接続する専用インターフェース回路は、 前記ユーザ用追加ロジックから出力された割り込み要求
を前記マイクロコンピュータに伝達する回路と、割り込
み要求信号検査用レジスタと、を有し、 前記割り込み要求信号検査用レジスタは、割り込み要求
信号本数分のビットを有し、 前記割り込み要求信号検査用レジスタの各々のビット
は、前記マイクロコンピュータより任意の値が書き込み
可能とされ、 前記各々のビットの出力を前記割り込み要求信号に代わ
って前記マイクロコンピュータに伝達する回路と、 を有することを特徴とする請求項1または2記載のユー
ザ用追加ロジック付き集積回路。 - 【請求項4】同一の半導体チップ上に、マイクロコンピ
ュータとユーザ用追加ロジックとを有するユーザ用ロジ
ックつき集積回路において、 前記ユーザ用追加ロジックと前記マイクロコンピュータ
との間に、前記マイクロコンピュータの内部バスに直結
された接続専用ロジック部を備え、 前記ユーザ用追加ロジックのテスト時に、前記ユーザ用
追加ロジックは前記マイクロコンピュータCPUの制御
から解放され、前記マイクロコンピュータのバス/ポー
ト切替端子と読み出し/書き込み制御信号を用いて外部
から前記内部バス、前記接続専用ロジック部を介して前
記ユーザ用追加ロジックへの読み出し及び書き込みを行
う、構成とされたことを特徴とする半導体集積回路。 - 【請求項5】前記接続専用ロジック部にバス検査用レジ
スタを設け、前記マイクロコンピュータのテスト時に、
前記検査用レジスタの出力を前記接続専用ロジック部の
バスへ読み出すことによりバスの検査を行うことを特徴
とする請求項4記載の半導体集積回路。
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