JP3019336B2 - マイクロプロセッサ開発支援装置 - Google Patents
マイクロプロセッサ開発支援装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ開発支援装置に関し、タ
ーゲット・システムのエラー処理、特にマイクロプロセ
ッサ自身が異常になった場合のターゲット・システムの
デバッグが簡単にできるマイクロプロセッサ開発支援装
置に関する。
ーゲット・システムのエラー処理、特にマイクロプロセ
ッサ自身が異常になった場合のターゲット・システムの
デバッグが簡単にできるマイクロプロセッサ開発支援装
置に関する。
従来、マイクロプロセッサ開発支援装置はターゲット
・システムのエミュレーションとそのデバッグ機能を提
供してきた。ターゲット・システムとのインターフェー
スにおいても、マイクロプロセッサのエミュレーション
として可能な限りマイクロプロセッサ本来の機能と同等
の機能を有している。よって、本来のマイクロプロセッ
サと同様なインターフェースでターゲット・システムの
デバッグを行うことができる。しかし、最近のターゲッ
ト・システムの傾向として、信頼性向上を目的とした対
策を組み込んだり、あるいはマイクロプロセッサ自身が
例えば複数個のマイクロプロセッサを同時に動作させ、
互いに異常を検出し、処理する機能（以降、異常処理機
能と呼ぶ）を有してきている。この為、この種のデバッ
グもマイクロプロセッサ開発支援装置を用いて行う必用
があるが、特にマイクロプロセッサが故障した状態を発
生させる為にはターゲット・システム自身にマイクロプ
ロセッサの故障を疑似的に起こさせる回路を新たに追加
してデバッグを行わなればならない。この例を第３図及
び第４図を用いて説明する。第３図は今回デバッグの対
象となるターゲット・システムの例であり、今後この種
の信頼性向上を計ったシステムは増えてくると考えられ
る。説明の都合上マイクロプロセッサから出力される制
御信号等は省略されている。第４図は従来のマイクロプ
ロセッサ開発支援装置のターゲット・インターフェース
部分のみを抜きだしたブロック図である。実際のマイク
ロプロセッサ開発支援装置にはこの他マッピング回路及
び内部代替メモリ、ブレーク回路、トレース回路等で構
成される。
・システムのエミュレーションとそのデバッグ機能を提
供してきた。ターゲット・システムとのインターフェー
スにおいても、マイクロプロセッサのエミュレーション
として可能な限りマイクロプロセッサ本来の機能と同等
の機能を有している。よって、本来のマイクロプロセッ
サと同様なインターフェースでターゲット・システムの
デバッグを行うことができる。しかし、最近のターゲッ
ト・システムの傾向として、信頼性向上を目的とした対
策を組み込んだり、あるいはマイクロプロセッサ自身が
例えば複数個のマイクロプロセッサを同時に動作させ、
互いに異常を検出し、処理する機能（以降、異常処理機
能と呼ぶ）を有してきている。この為、この種のデバッ
グもマイクロプロセッサ開発支援装置を用いて行う必用
があるが、特にマイクロプロセッサが故障した状態を発
生させる為にはターゲット・システム自身にマイクロプ
ロセッサの故障を疑似的に起こさせる回路を新たに追加
してデバッグを行わなればならない。この例を第３図及
び第４図を用いて説明する。第３図は今回デバッグの対
象となるターゲット・システムの例であり、今後この種
の信頼性向上を計ったシステムは増えてくると考えられ
る。説明の都合上マイクロプロセッサから出力される制
御信号等は省略されている。第４図は従来のマイクロプ
ロセッサ開発支援装置のターゲット・インターフェース
部分のみを抜きだしたブロック図である。実際のマイク
ロプロセッサ開発支援装置にはこの他マッピング回路及
び内部代替メモリ、ブレーク回路、トレース回路等で構
成される。
第３図のターゲット・システムは通常の動作を行なう
通常モードマイクロプロセッサ（以下、NCPUと呼ぶ）25
の内部的にはまったく同様に命令を実行するがNCPU25の
出力信号（例えばNCPU25のアドレス、出力データ、制御
信号）を内部に読み込み、内部で発生されたデータと比
較する監視モードマイクロプロセッサ（以下CCPUと呼
ぶ）26、ターゲットアドレス（以下、Ｔアドレスと呼
ぶ）４、ターゲットデータ（以下、Ｔデータと呼ぶ）21
を介してメモリ27、I/O28、さらにNCPU25とCCPU26の同
期がずれたことを検出し異常処理信号30を介して、その
後の制御を行う制御回路29が存在する。
通常モードマイクロプロセッサ（以下、NCPUと呼ぶ）25
の内部的にはまったく同様に命令を実行するがNCPU25の
出力信号（例えばNCPU25のアドレス、出力データ、制御
信号）を内部に読み込み、内部で発生されたデータと比
較する監視モードマイクロプロセッサ（以下CCPUと呼
ぶ）26、ターゲットアドレス（以下、Ｔアドレスと呼
ぶ）４、ターゲットデータ（以下、Ｔデータと呼ぶ）21
を介してメモリ27、I/O28、さらにNCPU25とCCPU26の同
期がずれたことを検出し異常処理信号30を介して、その
後の制御を行う制御回路29が存在する。
第３図のターゲット・システムが正常に動作している
場合はマイクロプロセッサ１個の場合とまったく同様に
動作する。しかし、例えばもしNCPU25がなんらかの異常
状態に陥ったとき、CCPU26は内部で発生したデータのNC
PU25の出力信号を比較することで不一致を検出し、NCPU
25あるいはCCPU26に異常があったことを異常処理信号30
を用いて制御回路29に通知する。制御回路29はこのとき
システムに異常が発生したことを認識し異常処理信号30
を用いて本システムの動作を停止、必用情報の保持、ユ
ーザへの異常発生通知等を行う。
場合はマイクロプロセッサ１個の場合とまったく同様に
動作する。しかし、例えばもしNCPU25がなんらかの異常
状態に陥ったとき、CCPU26は内部で発生したデータのNC
PU25の出力信号を比較することで不一致を検出し、NCPU
25あるいはCCPU26に異常があったことを異常処理信号30
を用いて制御回路29に通知する。制御回路29はこのとき
システムに異常が発生したことを認識し異常処理信号30
を用いて本システムの動作を停止、必用情報の保持、ユ
ーザへの異常発生通知等を行う。
第４図は従来のマイクロプロセッサ開発支援装置のタ
ーゲット・インターフェース部分のみ抜き出したブロッ
ク図であり、破線の左側はマイクロプロセッサ開発支援
装置内部、右側はターゲット・システムとの間のケーブ
ル等を示す。マイクロプロセッサ１はアドレス３をアド
レスバッファ２を経由してＴアドレス４としてターゲッ
ト・システムに出力する。また、データ20をデータバッ
ファ19を介してＴデータ21としてターゲット・システム
に出力したり、逆にＴデータ21をデータバッファ19を介
してデータ20として入力したりする。さらに、読み出し
信号（以下、▲▼と呼ぶ）13、書き込み信号（以
下、▲▼と呼ぶ）14、メモリ要求信号（以下、▲
▼と呼ぶ）15、割り込み信号（以下、INTと呼ぶ）1
6、初期化信号（以下、RESETと呼ぶ）17、クロック信号
（以下、CLKと呼ぶ）18をそれぞれバッファを経由して
ターゲット・システムとの間で入出力する。上記各種バ
ッファはそれぞれの動作に従って細かい制御が必用であ
るが本発明では説明を省略する。マイクロプロセッサ１
は上記アドレス、データ及び制御信号を用いてターゲッ
ト・システムのエミュレーショを実行する。制御信号の
１つであるCLK18に同期してマイクロプロセッサ１は動
作し、RESET17がアクティブになると初期化され、INT16
がアクティブになることで割り込み動作にはいる。ま
た、メモリの読み出し、書き込みを行う場合はＴアドレ
ス４と▲▼15をアクティブにし、そのとき▲
▼13あるいは▲▼14をアクティブにすることでＴデ
ータ21をデータ20として読み込んだり、データ20をＴデ
ータ21としてターゲット・システムのメモリに書き込ん
だりすることができる。そして、この図では記載してい
ないブレーク機能やトレース機能を用いて実行の中断、
実行履歴のチェック等を行いデバッグを進めることがで
きる。しかし、第３図に示したようなターゲット・シス
テムの異常発生時のデバッグを第４図に示したようなマ
イクロプロセッサ開発支援装置で行おうとした場合、タ
ーゲット・システム上に異常発生機構を組み込んで異常
処理機能のデバッグを行わなければならない。特に、あ
る特定タイミングで異常を発生させることはターゲット
・システム上にかなりの規模の回路を組み込む必用が生
じ、実用上大きな問題がある。
ーゲット・インターフェース部分のみ抜き出したブロッ
ク図であり、破線の左側はマイクロプロセッサ開発支援
装置内部、右側はターゲット・システムとの間のケーブ
ル等を示す。マイクロプロセッサ１はアドレス３をアド
レスバッファ２を経由してＴアドレス４としてターゲッ
ト・システムに出力する。また、データ20をデータバッ
ファ19を介してＴデータ21としてターゲット・システム
に出力したり、逆にＴデータ21をデータバッファ19を介
してデータ20として入力したりする。さらに、読み出し
信号（以下、▲▼と呼ぶ）13、書き込み信号（以
下、▲▼と呼ぶ）14、メモリ要求信号（以下、▲
▼と呼ぶ）15、割り込み信号（以下、INTと呼ぶ）1
6、初期化信号（以下、RESETと呼ぶ）17、クロック信号
（以下、CLKと呼ぶ）18をそれぞれバッファを経由して
ターゲット・システムとの間で入出力する。上記各種バ
ッファはそれぞれの動作に従って細かい制御が必用であ
るが本発明では説明を省略する。マイクロプロセッサ１
は上記アドレス、データ及び制御信号を用いてターゲッ
ト・システムのエミュレーショを実行する。制御信号の
１つであるCLK18に同期してマイクロプロセッサ１は動
作し、RESET17がアクティブになると初期化され、INT16
がアクティブになることで割り込み動作にはいる。ま
た、メモリの読み出し、書き込みを行う場合はＴアドレ
ス４と▲▼15をアクティブにし、そのとき▲
▼13あるいは▲▼14をアクティブにすることでＴデ
ータ21をデータ20として読み込んだり、データ20をＴデ
ータ21としてターゲット・システムのメモリに書き込ん
だりすることができる。そして、この図では記載してい
ないブレーク機能やトレース機能を用いて実行の中断、
実行履歴のチェック等を行いデバッグを進めることがで
きる。しかし、第３図に示したようなターゲット・シス
テムの異常発生時のデバッグを第４図に示したようなマ
イクロプロセッサ開発支援装置で行おうとした場合、タ
ーゲット・システム上に異常発生機構を組み込んで異常
処理機能のデバッグを行わなければならない。特に、あ
る特定タイミングで異常を発生させることはターゲット
・システム上にかなりの規模の回路を組み込む必用が生
じ、実用上大きな問題がある。
以上の説明で明らかなように、ターゲット・システム
自身に異常処理機能を受け、特にマイクロプロセッサ自
身に異常が発生した際の機能を含めたデバッグをマイク
ロプロセッサ開発支援装置を使用して行う場合、従来の
マイクロプロセッサ開発支援装置では、デバッグに必用
な異常を発生させる機能をターゲット・システム上に持
たせる等の処置が必用になり、本来の機能を有しただけ
のターゲット・システムではデバッグが行えないという
問題があった。
自身に異常処理機能を受け、特にマイクロプロセッサ自
身に異常が発生した際の機能を含めたデバッグをマイク
ロプロセッサ開発支援装置を使用して行う場合、従来の
マイクロプロセッサ開発支援装置では、デバッグに必用
な異常を発生させる機能をターゲット・システム上に持
たせる等の処置が必用になり、本来の機能を有しただけ
のターゲット・システムではデバッグが行えないという
問題があった。
本発明の目的は、ターゲット・システム上に異常発生
機能を組み込むことなく、マイクロプロセッサが異常に
なった時のデバッグを容易に行なえることが可能なマイ
クロプロセッサ開発支援装置を提供することにある。
機能を組み込むことなく、マイクロプロセッサが異常に
なった時のデバッグを容易に行なえることが可能なマイ
クロプロセッサ開発支援装置を提供することにある。
本発明のマイクロプロセッサ開発支援装置は、供給さ
れるアドレス及びデータに応答して通常動作する通常モ
ードマイクロプロセッサと、前記通常モードマイクロプ
ロセッサと同様に供給されるアドレス及びデータに応答
して動作すると共に前記通常モードマイクロプロセッサ
からの出力信号を受け取り、内部で発生された出力信号
と比較し異常処理信号を出力する監視モードマイクロプ
ロセッサとを備えるマイクロプロセッサ開発支援装置で
あって、前記監視モードマイクロプロセッサは、設定さ
れたアドレスとこの監視モードプロセッサから出力され
るアドレスとを比較する比較回路を備えると共に、一致
した場合には前記異常処理信号を発生させるために、こ
の監視モードプロセッサに供給されるデータを前記通常
モードマイクロプロセッサに供給されるデータとは異な
らせる回路とを備えることを特徴とする。
れるアドレス及びデータに応答して通常動作する通常モ
ードマイクロプロセッサと、前記通常モードマイクロプ
ロセッサと同様に供給されるアドレス及びデータに応答
して動作すると共に前記通常モードマイクロプロセッサ
からの出力信号を受け取り、内部で発生された出力信号
と比較し異常処理信号を出力する監視モードマイクロプ
ロセッサとを備えるマイクロプロセッサ開発支援装置で
あって、前記監視モードマイクロプロセッサは、設定さ
れたアドレスとこの監視モードプロセッサから出力され
るアドレスとを比較する比較回路を備えると共に、一致
した場合には前記異常処理信号を発生させるために、こ
の監視モードプロセッサに供給されるデータを前記通常
モードマイクロプロセッサに供給されるデータとは異な
らせる回路とを備えることを特徴とする。
以上のように構成されるマイクロプロセッサ開発支援
装置において、ターゲット・システムからの入力信号は
ユーザの指定した期間に、指定した値になってマイクロ
プロセッサに取り入れられる。このため、ターゲット・
システムからみたマイクロプロセッサが異常状態をとる
ことが可能になる。よって、ターゲット・システムに対
するマイクロプロセッサの異常状態を、指定したタイミ
ングで簡単に発生させることができ、マイクロプロセッ
サが異常になったときのデバッグを容易に実行すること
が可能になる。
装置において、ターゲット・システムからの入力信号は
ユーザの指定した期間に、指定した値になってマイクロ
プロセッサに取り入れられる。このため、ターゲット・
システムからみたマイクロプロセッサが異常状態をとる
ことが可能になる。よって、ターゲット・システムに対
するマイクロプロセッサの異常状態を、指定したタイミ
ングで簡単に発生させることができ、マイクロプロセッ
サが異常になったときのデバッグを容易に実行すること
が可能になる。
以下、図面を参照して、本発明によるデバッグ用マイ
クロプロセッサの実施例を説明する。第１図は、本発明
によるマイクロプロセッサ開発支援装置の第１の実施例
のブロック図である。基本的な構成及び動作は第４図の
従来のマイクロプロセッサ開発支援装置と同様である。
第１図のマイクロプロセッサ開発支援装置において、マ
イクロプロセッサ１はアドレス３をアドレスバッファ２
を経由して、Ｔアドレス４としてターゲット・システム
に出力すると同時に比較器５にも出力し、あらかじめユ
ーザにて設定されたアドレス（以下、Ｓアドレスと呼
ぶ）６と比較する。もし、一致すると一致信号12をハイ
レベルにする。この一致信号12は排他的論理和ゲート
（以下、EORと呼ぶ）７の一入力となる。また、データ
バスに関しては特にデータバスのビット０についてのみ
記載し、残りのデータバスについては省略してある。こ
のマイクロプロセッサのデータバスのビット０（以下、
Ｍデータビットと呼ぶ）10は▲▼14がアクティブの
ときはそのときアクティブになるバッファ９を介してタ
ーゲット・システムのデータバスのビット０（以下、Ｔ
データビットと呼ぶ）としてターゲット・システムに出
力され、▲▼13がアクティブのときはターゲット・
システムからのＴデータビット11をEOR7を経由し、その
ときアクティブになるバッファ８を介してマイクロプロ
セッサに入力される。さらに、▲▼13,▲▼14,
▲▼15,INT16,RESET17,CLK18はそれぞれバッファ
を経由してターゲット・システムとの間で入出力する。
マイクロプロセッサ１は上記アドレス、データ、及び制
御信号を用いてターゲット・システムのエミュレーショ
ンを実行し、この図には記載していないブレーク機能や
トレース機能等を用いて実行の中断、実行履歴のチェッ
ク等を行いデバッグを行う。すなわち、第１図のマイク
ロプロセッサ開発支援装置が第４図のマイクロプロセッ
サ開発支援装置と異なる主な点は、ターゲット・システ
ムから例えばメモリ読み込みを行う際、比較器５によっ
て、もしアドレス３がＳアドレス６と一致したならば一
致信号12がハイレベルになるので、Ｔデータビット11が
EOR7をを経由し、反転したＭデータビット10となってマ
イクロプロセッサ１が読み込む点である。
クロプロセッサの実施例を説明する。第１図は、本発明
によるマイクロプロセッサ開発支援装置の第１の実施例
のブロック図である。基本的な構成及び動作は第４図の
従来のマイクロプロセッサ開発支援装置と同様である。
第１図のマイクロプロセッサ開発支援装置において、マ
イクロプロセッサ１はアドレス３をアドレスバッファ２
を経由して、Ｔアドレス４としてターゲット・システム
に出力すると同時に比較器５にも出力し、あらかじめユ
ーザにて設定されたアドレス（以下、Ｓアドレスと呼
ぶ）６と比較する。もし、一致すると一致信号12をハイ
レベルにする。この一致信号12は排他的論理和ゲート
（以下、EORと呼ぶ）７の一入力となる。また、データ
バスに関しては特にデータバスのビット０についてのみ
記載し、残りのデータバスについては省略してある。こ
のマイクロプロセッサのデータバスのビット０（以下、
Ｍデータビットと呼ぶ）10は▲▼14がアクティブの
ときはそのときアクティブになるバッファ９を介してタ
ーゲット・システムのデータバスのビット０（以下、Ｔ
データビットと呼ぶ）としてターゲット・システムに出
力され、▲▼13がアクティブのときはターゲット・
システムからのＴデータビット11をEOR7を経由し、その
ときアクティブになるバッファ８を介してマイクロプロ
セッサに入力される。さらに、▲▼13,▲▼14,
▲▼15,INT16,RESET17,CLK18はそれぞれバッファ
を経由してターゲット・システムとの間で入出力する。
マイクロプロセッサ１は上記アドレス、データ、及び制
御信号を用いてターゲット・システムのエミュレーショ
ンを実行し、この図には記載していないブレーク機能や
トレース機能等を用いて実行の中断、実行履歴のチェッ
ク等を行いデバッグを行う。すなわち、第１図のマイク
ロプロセッサ開発支援装置が第４図のマイクロプロセッ
サ開発支援装置と異なる主な点は、ターゲット・システ
ムから例えばメモリ読み込みを行う際、比較器５によっ
て、もしアドレス３がＳアドレス６と一致したならば一
致信号12がハイレベルになるので、Ｔデータビット11が
EOR7をを経由し、反転したＭデータビット10となってマ
イクロプロセッサ１が読み込む点である。
以上のように構成されるマイクロプロセッサ開発支援
装置は、次のように動作する。まず第３図に示すターゲ
ット・システム上のMCPU25の代わりにこのマイクロプロ
セッサ開発支援装置をターゲット・システムのマイクロ
プロセッサ用ソケットに接続し、デバッグを行う。CCPU
26は監視モードになっており、NCPU25すなわちマイクロ
プロセッサ開発支援装置から出力されるアドレス、デー
タあるいは制御信号等と内部で発生された状態を比較
し、不一致が生じるとターゲット・システムは異常処理
に遷移するような機能を持ち、当然この機能を含めたデ
バッグが必用となる。マイクロプロセッサ１がエミュレ
ーション中に、通常は比較器５から出力される一致信号
12はロウレベルであるため、第４図の説明と同様に動作
する。
装置は、次のように動作する。まず第３図に示すターゲ
ット・システム上のMCPU25の代わりにこのマイクロプロ
セッサ開発支援装置をターゲット・システムのマイクロ
プロセッサ用ソケットに接続し、デバッグを行う。CCPU
26は監視モードになっており、NCPU25すなわちマイクロ
プロセッサ開発支援装置から出力されるアドレス、デー
タあるいは制御信号等と内部で発生された状態を比較
し、不一致が生じるとターゲット・システムは異常処理
に遷移するような機能を持ち、当然この機能を含めたデ
バッグが必用となる。マイクロプロセッサ１がエミュレ
ーション中に、通常は比較器５から出力される一致信号
12はロウレベルであるため、第４図の説明と同様に動作
する。
ここで、ユーザがエミュレーションの開始前に異常処
理機能のデバッグを行うために、異常状態（ここでは入
力動作時、Ｔデータビット11が反転されてしまうこと）
を発生させるアドレスをＳアドレス６として設定する。
エミュレーション開始後、アドレス３がＳアドレス６と
一致すると比較器５は異常発生信号としての一致信号12
をハイレベルにする。一致信号12がハイレベルになると
EOR7の出力であるＭデータビット10はＴデータビット11
の反転信号になる。このため、マイクロプロセッサは正
規の内容とは異なる異常な命令あるいはデータを読み込
むことになり、異常状態が発生しこの種のデバッグが簡
単に実施できる。すなわち、この例では、ある特定のア
ドレスのバスサイクルにおいて読み込みデータが異常な
ものとなり、ターゲット・システム側からみた場合、通
常モードのマイクロプロセッサが異常になったときのデ
バッグが容易に行えるようになる。また、上記例では１
つのバスサイクルのみ異常状態を発生させたが、比較器
でアドレスの範囲を指定可能にすれば複数バスサイクル
で異常状態が発生することになる。さらに、この比較器
はマイクロプロセッサ開発支援装置が通常持っているブ
レーク回路の機能を流用することが可能であるため、従
来のマイクロプロセッサ開発支援装置の機能にわずかな
機能追加を行うことで実現可能である。
理機能のデバッグを行うために、異常状態（ここでは入
力動作時、Ｔデータビット11が反転されてしまうこと）
を発生させるアドレスをＳアドレス６として設定する。
エミュレーション開始後、アドレス３がＳアドレス６と
一致すると比較器５は異常発生信号としての一致信号12
をハイレベルにする。一致信号12がハイレベルになると
EOR7の出力であるＭデータビット10はＴデータビット11
の反転信号になる。このため、マイクロプロセッサは正
規の内容とは異なる異常な命令あるいはデータを読み込
むことになり、異常状態が発生しこの種のデバッグが簡
単に実施できる。すなわち、この例では、ある特定のア
ドレスのバスサイクルにおいて読み込みデータが異常な
ものとなり、ターゲット・システム側からみた場合、通
常モードのマイクロプロセッサが異常になったときのデ
バッグが容易に行えるようになる。また、上記例では１
つのバスサイクルのみ異常状態を発生させたが、比較器
でアドレスの範囲を指定可能にすれば複数バスサイクル
で異常状態が発生することになる。さらに、この比較器
はマイクロプロセッサ開発支援装置が通常持っているブ
レーク回路の機能を流用することが可能であるため、従
来のマイクロプロセッサ開発支援装置の機能にわずかな
機能追加を行うことで実現可能である。
第２図は、本発明によるマイクロプロセッサ開発支援
装置の第２の実施例のブロック図である。基本的な構成
及び動作は第１図のマイクロプロセッサ開発支援装置と
同様である。第２図に示されるINT16は論理積ゲート
（以下、ANDと呼ぶ）23を介してマイクロプロセッサ１
にマイクロプロセッサINT（以下、MINTと呼ぶ）24とし
て入力しており、スイッチ22がオフのときAND23の一入
力はハイレベルになっているのでINT16とMINT24は同一
になる。スイッチ22がオンになるとAND23の一入力がロ
ウレベルになるため、これが異常発生信号となりINT16
がハイレベル（アクティブ）であろうとロウレベル（イ
ンアクティブ）であろうとMINT24はロウレベル（インア
クティブ）になったままになる。つまり、エミュレーシ
ョン中ユーザがスイッチをオンにしたタイミングでMINT
24が異常（ロウレベル固定）になるので割り込みがいっ
さい入力できないことになる。このため、ターゲット・
システムの異常状態時のデバッグを実現することが可能
になる。
装置の第２の実施例のブロック図である。基本的な構成
及び動作は第１図のマイクロプロセッサ開発支援装置と
同様である。第２図に示されるINT16は論理積ゲート
（以下、ANDと呼ぶ）23を介してマイクロプロセッサ１
にマイクロプロセッサINT（以下、MINTと呼ぶ）24とし
て入力しており、スイッチ22がオフのときAND23の一入
力はハイレベルになっているのでINT16とMINT24は同一
になる。スイッチ22がオンになるとAND23の一入力がロ
ウレベルになるため、これが異常発生信号となりINT16
がハイレベル（アクティブ）であろうとロウレベル（イ
ンアクティブ）であろうとMINT24はロウレベル（インア
クティブ）になったままになる。つまり、エミュレーシ
ョン中ユーザがスイッチをオンにしたタイミングでMINT
24が異常（ロウレベル固定）になるので割り込みがいっ
さい入力できないことになる。このため、ターゲット・
システムの異常状態時のデバッグを実現することが可能
になる。
以上説明したように、ターゲット・システムからマイ
クロプロセッサ開発支援装置に入力される信号を意図的
にユーザの指定タイミングで正規の状態と異なった状態
にしてマイクロプロセッサに入力してやることでターゲ
ット・システムの異常状態時のデバッグが容易に実現で
きる。
クロプロセッサ開発支援装置に入力される信号を意図的
にユーザの指定タイミングで正規の状態と異なった状態
にしてマイクロプロセッサに入力してやることでターゲ
ット・システムの異常状態時のデバッグが容易に実現で
きる。
第１図は、本発明による第１のマイクロプロセッサ開発
支援装置のターゲット・システムとのインターフェース
に関するブロック図、第２図は、本発明による第２のマ
イクロプロセッサ開発支援装置のターゲット・システム
とのインターフェースに関するブロック図、第３図は、
異常状態を検出可能なターゲット・システムのブロック
図、第４図は、従来のマイクロプロセッサ開発支援装置
のターゲット・システムとのインターフェースに関する
ブロック図である。 １……マイクロプロセッサ、２……アドレスバッファ、
３……アドレス、４……ターゲットアドレス、５……比
較器、６……設定アドレス、７……排他的論理和ゲー
ト、８……バッファ、９……バッファ、10……マイクロ
プロセッサのデータバスのビット０、11……ターゲット
システムのデータバスのビット０、12……一致信号、13
……読み出し信号、14……書き込み信号、15……メモリ
要求信号、16……割り込み信号、17……初期化信号、18
……クロック信号、19……データバッファ、20……デー
タ、21……ターゲットデータ、22……スイッチ、23……
論理積ゲート、24……マイクロプロセッサINT、25……
通常モードマイクロプロセッサ、26……監視モードマイ
クロプロセッサ、27……メモリ、28……I/O、29……制
御回路、30……異常処理信号。
支援装置のターゲット・システムとのインターフェース
に関するブロック図、第２図は、本発明による第２のマ
イクロプロセッサ開発支援装置のターゲット・システム
とのインターフェースに関するブロック図、第３図は、
異常状態を検出可能なターゲット・システムのブロック
図、第４図は、従来のマイクロプロセッサ開発支援装置
のターゲット・システムとのインターフェースに関する
ブロック図である。 １……マイクロプロセッサ、２……アドレスバッファ、
３……アドレス、４……ターゲットアドレス、５……比
較器、６……設定アドレス、７……排他的論理和ゲー
ト、８……バッファ、９……バッファ、10……マイクロ
プロセッサのデータバスのビット０、11……ターゲット
システムのデータバスのビット０、12……一致信号、13
……読み出し信号、14……書き込み信号、15……メモリ
要求信号、16……割り込み信号、17……初期化信号、18
……クロック信号、19……データバッファ、20……デー
タ、21……ターゲットデータ、22……スイッチ、23……
論理積ゲート、24……マイクロプロセッサINT、25……
通常モードマイクロプロセッサ、26……監視モードマイ
クロプロセッサ、27……メモリ、28……I/O、29……制
御回路、30……異常処理信号。
Claims (1)
- 【請求項１】供給されるアドレス及びデータに応答して
通常動作する通常モードマイクロプロセッサと、前記通
常モードマイクロプロセッサと同様に供給されるアドレ
ス及びデータに応答して動作すると共に前記通常モード
マイクロプロセッサからの出力信号を受け取り、内部で
発生された出力信号と比較し異常処理信号を出力する監
視モードマイクロプロセッサとを備えるマイクロプロセ
ッサ開発支援装置であって、 前記監視モードマイクロプロセッサは、設定されたアド
レスとこの監視モードプロセッサから出力されるアドレ
スとを比較する比較回路を備えると共に、一致した場合
には前記異常処理信号を発生させるために、この監視モ
ードプロセッサに供給されるデータを前記通常モードマ
イクロプロセッサに供給されるデータとは異ならせる回
路とを備えることを特徴とするマイクロプロセッサ開発
支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270869A JP3019336B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロプロセッサ開発支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1270869A JP3019336B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロプロセッサ開発支援装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130838A JPH03130838A (ja) | 1991-06-04 |
| JP3019336B2 true JP3019336B2 (ja) | 2000-03-13 |
Family
ID=17492103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1270869A Expired - Lifetime JP3019336B2 (ja) | 1989-10-17 | 1989-10-17 | マイクロプロセッサ開発支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019336B2 (ja) |
-
1989
- 1989-10-17 JP JP1270869A patent/JP3019336B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03130838A (ja) | 1991-06-04 |
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