JPH10335467A - 半導体集積回路のセル配置方法 - Google Patents
半導体集積回路のセル配置方法Info
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- JPH10335467A JPH10335467A JP9138408A JP13840897A JPH10335467A JP H10335467 A JPH10335467 A JP H10335467A JP 9138408 A JP9138408 A JP 9138408A JP 13840897 A JP13840897 A JP 13840897A JP H10335467 A JPH10335467 A JP H10335467A
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- cell
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Abstract
(57)【要約】 （修正有）
【課題】 セル配置処理時間の短縮化と半導体集積回路
としての高集積化を可能にする、半導体集積回路のセル
配置方法を提供する。 【解決手段】 設計制約を入力するデータ入力処理ステ
ップ101と、配線負荷がないと仮定した時のパス遅延を
算出し、余裕度により設計上のクリティカルパスを抽出
するクリティカルパス抽出処理ステップ102と、グルー
プ化したセル群の中に他のグループと共有されるセルが
存在する場合には複数のグループを一つのグループとす
るパスグループ化処理ステップ103と、グループに属す
るセル群の相対位置を保持しながらセル全体の初期配置
を行なう初期配置処理ステップ104と、設計制約に違反
するパスを抽出する違反パス抽出処理ステップ105と、
グループに属するセル群の相対位置を保持しながら配置
改善を行なう配置改善処理ステップを備えたものであ
る。
としての高集積化を可能にする、半導体集積回路のセル
配置方法を提供する。 【解決手段】 設計制約を入力するデータ入力処理ステ
ップ101と、配線負荷がないと仮定した時のパス遅延を
算出し、余裕度により設計上のクリティカルパスを抽出
するクリティカルパス抽出処理ステップ102と、グルー
プ化したセル群の中に他のグループと共有されるセルが
存在する場合には複数のグループを一つのグループとす
るパスグループ化処理ステップ103と、グループに属す
るセル群の相対位置を保持しながらセル全体の初期配置
を行なう初期配置処理ステップ104と、設計制約に違反
するパスを抽出する違反パス抽出処理ステップ105と、
グループに属するセル群の相対位置を保持しながら配置
改善を行なう配置改善処理ステップを備えたものであ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト設計におけるセルの配置方法に関する。
イアウト設計におけるセルの配置方法に関する。
【０００２】
【従来の技術】近年、プロセスの微細化により、セルの
固有遅延は急速に小さくなるのに対し、配線に起因する
遅延は固有遅延ほど急速には小さくならないため、配線
に起因する遅延が支配的になってきた。一方、設計され
るＬＳＩ(large scale integrat-ed circuit)の大規模
化、高速化により、クリティカルパスの遅延時間がレイ
アウトによって大きく変わってくるため、レイアウト設
計段階でタイミングに対する考慮が必要不可欠になって
きた。
固有遅延は急速に小さくなるのに対し、配線に起因する
遅延は固有遅延ほど急速には小さくならないため、配線
に起因する遅延が支配的になってきた。一方、設計され
るＬＳＩ(large scale integrat-ed circuit)の大規模
化、高速化により、クリティカルパスの遅延時間がレイ
アウトによって大きく変わってくるため、レイアウト設
計段階でタイミングに対する考慮が必要不可欠になって
きた。
【０００３】レイアウト設計段階でタイミングを考慮す
るということは、回路中のセルのピン間に対しパス遅延
制約を与え、その制約を満たすようにセルの配置を行う
ことである。図５は一般的パス遅延制約の一例を示す説
明図であり、図中、501，502はセルのピン、503〜508は
セルを示す。ピン501とピン502の間にパス遅延制約が与
えられると、ピン間のすべてのパスの遅延時間をパス遅
延制約内に抑えることにより回路動作を保証する。
るということは、回路中のセルのピン間に対しパス遅延
制約を与え、その制約を満たすようにセルの配置を行う
ことである。図５は一般的パス遅延制約の一例を示す説
明図であり、図中、501，502はセルのピン、503〜508は
セルを示す。ピン501とピン502の間にパス遅延制約が与
えられると、ピン間のすべてのパスの遅延時間をパス遅
延制約内に抑えることにより回路動作を保証する。
【０００４】図６は従来の半導体集積回路のセル配置方
法の一例を示す処理の流れ図であり、図６において、60
1はデータ入力処理ステップ、602は初期配置処理ステッ
プ、603は違反パス抽出ステップ、604は配置改善処理ス
テップである。まず、データ入力処理ステップ601で
は、ネットリストおよび設計制約を入力する。ネットリ
ストは回路の構成要素であるセルとセル間の接続関係で
回路機能を規定したものであり、設計制約は、回路動作
を保証するためのもので、設計者が指定した任意のパス
に対しパス遅延制約が設定されている。次に、初期配置
処理ステップ602では、割り当て領域内にセルを分割
し、各領域内でセルの総面積をほぼ均等にしながら、領
域をまたぐ配線数の最小化を行い初期配置を完了する。
初期配置完了後、違反パス抽出ステップ603により、パ
ス遅延制約が与えられたパスの遅延時間を算出し、パス
遅延制約に違反するパスを抽出する。違反パスが抽出さ
れた場合、配置改善処理ステップ604により、違反パス
の配線長を短くするために違反パスに含まれるセルを移
動し、パス遅延制約に違反するパスの遅延を改善する。
違反パス抽出ステップ603で違反パスが無くなるまで、
配置改善処理ステップ604、違反パス抽出ステップ603を
繰り返す。
法の一例を示す処理の流れ図であり、図６において、60
1はデータ入力処理ステップ、602は初期配置処理ステッ
プ、603は違反パス抽出ステップ、604は配置改善処理ス
テップである。まず、データ入力処理ステップ601で
は、ネットリストおよび設計制約を入力する。ネットリ
ストは回路の構成要素であるセルとセル間の接続関係で
回路機能を規定したものであり、設計制約は、回路動作
を保証するためのもので、設計者が指定した任意のパス
に対しパス遅延制約が設定されている。次に、初期配置
処理ステップ602では、割り当て領域内にセルを分割
し、各領域内でセルの総面積をほぼ均等にしながら、領
域をまたぐ配線数の最小化を行い初期配置を完了する。
初期配置完了後、違反パス抽出ステップ603により、パ
ス遅延制約が与えられたパスの遅延時間を算出し、パス
遅延制約に違反するパスを抽出する。違反パスが抽出さ
れた場合、配置改善処理ステップ604により、違反パス
の配線長を短くするために違反パスに含まれるセルを移
動し、パス遅延制約に違反するパスの遅延を改善する。
違反パス抽出ステップ603で違反パスが無くなるまで、
配置改善処理ステップ604、違反パス抽出ステップ603を
繰り返す。
【０００５】
【発明が解決しようとする課題】しかしながら前記従来
のセル配置方法では、配置改善の困難度については何も
考慮していないため、違反パスを改善しようとしても配
置改善が困難なため、集積度の劣化、処理時間の増加を
招き、ひいては配置改善ができない可能性があり、ま
た、パス遅延制約を満たしたとしても、セル間の配線が
長くなることにより、セルの入力ピンにおける信号波形
が鈍り、セルの遅延を測定した基準条件に違反し、回路
動作を保証できない可能性がある等の問題点がある。
のセル配置方法では、配置改善の困難度については何も
考慮していないため、違反パスを改善しようとしても配
置改善が困難なため、集積度の劣化、処理時間の増加を
招き、ひいては配置改善ができない可能性があり、ま
た、パス遅延制約を満たしたとしても、セル間の配線が
長くなることにより、セルの入力ピンにおける信号波形
が鈍り、セルの遅延を測定した基準条件に違反し、回路
動作を保証できない可能性がある等の問題点がある。
【０００６】本発明は上記従来の問題点を解決するもの
であり、セル配置処理時間の短縮化と半導体集積回路と
しての高集積化を可能にし、かつ、回路動作を保証する
ことができる半導体集積回路のセル配置方法を提供する
ことを目的とする。
であり、セル配置処理時間の短縮化と半導体集積回路と
しての高集積化を可能にし、かつ、回路動作を保証する
ことができる半導体集積回路のセル配置方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体集積回路
のセル配置方法は、回路の構成要素であるセルとセル間
の接続関係で回路機能を規定したネットリストと回路動
作を保証するための設計制約を入力するデータ入力処理
ステップと、配線負荷がないと仮定した時のパス遅延を
算出し、前記設計制約との差をパスの余裕度として求
め、余裕度により設計上のクリティカルパスを抽出する
クリティカルパス抽出処理ステップと、前記クリティカ
ルパス中に含まれるセル群をグループ化し、グループ化
したセル群の中に他のグループと共有されるセルが存在
する場合には複数のグループを一つのグループとするパ
スグループ化処理ステップと、前記グループに属するセ
ル群の相対配置位置を決定した後、前記グループに属す
るセル群の相対位置を保持しながらセル全体の初期配置
を行なう初期配置処理ステップと、配置結果を基にパス
遅延を算出し、前記設計制約に違反するパスを抽出する
違反パス抽出処理ステップと、違反パスが抽出された場
合、前記グループに属するセル群の相対位置を保持しな
がら配置改善を行なう配置改善処理ステップを備えたも
のである。
のセル配置方法は、回路の構成要素であるセルとセル間
の接続関係で回路機能を規定したネットリストと回路動
作を保証するための設計制約を入力するデータ入力処理
ステップと、配線負荷がないと仮定した時のパス遅延を
算出し、前記設計制約との差をパスの余裕度として求
め、余裕度により設計上のクリティカルパスを抽出する
クリティカルパス抽出処理ステップと、前記クリティカ
ルパス中に含まれるセル群をグループ化し、グループ化
したセル群の中に他のグループと共有されるセルが存在
する場合には複数のグループを一つのグループとするパ
スグループ化処理ステップと、前記グループに属するセ
ル群の相対配置位置を決定した後、前記グループに属す
るセル群の相対位置を保持しながらセル全体の初期配置
を行なう初期配置処理ステップと、配置結果を基にパス
遅延を算出し、前記設計制約に違反するパスを抽出する
違反パス抽出処理ステップと、違反パスが抽出された場
合、前記グループに属するセル群の相対位置を保持しな
がら配置改善を行なう配置改善処理ステップを備えたも
のである。
【０００８】この発明方法によれば、セル配置処理時間
の短縮化と半導体集積回路としての高集積化を可能に
し、かつ、回路動作を保証することができるセル配置を
行うことができる。
の短縮化と半導体集積回路としての高集積化を可能に
し、かつ、回路動作を保証することができるセル配置を
行うことができる。
【０００９】
【発明の実施の形態】以下本発明の各実施の形態につい
て図面を参照しつつ説明する。
て図面を参照しつつ説明する。
【００１０】(実施の形態１)図１は本発明の半導体集積
回路のセル配置方法の実施の形態１における処理ステッ
プの流れ図であり、図中、101はデータ入力処理ステッ
プ、102はクリティカルパス抽出処理ステップ、103はパ
スグループ化処理ステップ、104は初期配置処理ステッ
プ、105は違反パス抽出処理ステップ、106は配置改善処
理ステップである。図３は本発明の半導体集積回路のセ
ル配置方法の実施の形態１における動作を示す処理の流
れ図であり、以下図３を参照しながらそのセル配置方法
について説明する。
回路のセル配置方法の実施の形態１における処理ステッ
プの流れ図であり、図中、101はデータ入力処理ステッ
プ、102はクリティカルパス抽出処理ステップ、103はパ
スグループ化処理ステップ、104は初期配置処理ステッ
プ、105は違反パス抽出処理ステップ、106は配置改善処
理ステップである。図３は本発明の半導体集積回路のセ
ル配置方法の実施の形態１における動作を示す処理の流
れ図であり、以下図３を参照しながらそのセル配置方法
について説明する。
【００１１】ステップ301ではネットリストおよび設計
制約を入力する。ネットリストは回路の構成要素である
セルとセル間の接続関係で回路機能を規定したものであ
る。設計制約は、回路動作を保証するためのものであ
り、設計者が指定した任意のパスに対しパス遅延制約値
が設定されている。ステップ302〜308を繰り返し、設計
上のクリティカルパスを抽出する。まず、ステップ302
で、パス遅延制約が与えられたパスを一つ抽出する。次
にステップ303で、抽出したパスに対し配線負荷がない
と仮定した時のパス遅延を算出し、ステップ304で、パ
ス遅延制約値との差をパスの余裕度として求める。ステ
ップ305では、パスの余裕度をチェックし、パスの余裕
度が負の場合は設計ミスが考えられるためセルの配置処
理を中断し、正の場合はステップ306に進む。ステップ3
06で、パスの余裕度が基準値よりも小さいと判断された
場合、ステップ307でクリティカルパスとしてそのパス
を抽出する。ここで抽出されるパスは設計上のクリティ
カルパスで、論理段数の大きいパス、もしくは配線分岐
が大きいパスであり、配置改善しにくいパスである。最
後にステップ308では、回路中のすべてのパスが抽出さ
れたかを判断し、未処理のパスが存在する時はステップ
302に戻る。
制約を入力する。ネットリストは回路の構成要素である
セルとセル間の接続関係で回路機能を規定したものであ
る。設計制約は、回路動作を保証するためのものであ
り、設計者が指定した任意のパスに対しパス遅延制約値
が設定されている。ステップ302〜308を繰り返し、設計
上のクリティカルパスを抽出する。まず、ステップ302
で、パス遅延制約が与えられたパスを一つ抽出する。次
にステップ303で、抽出したパスに対し配線負荷がない
と仮定した時のパス遅延を算出し、ステップ304で、パ
ス遅延制約値との差をパスの余裕度として求める。ステ
ップ305では、パスの余裕度をチェックし、パスの余裕
度が負の場合は設計ミスが考えられるためセルの配置処
理を中断し、正の場合はステップ306に進む。ステップ3
06で、パスの余裕度が基準値よりも小さいと判断された
場合、ステップ307でクリティカルパスとしてそのパス
を抽出する。ここで抽出されるパスは設計上のクリティ
カルパスで、論理段数の大きいパス、もしくは配線分岐
が大きいパスであり、配置改善しにくいパスである。最
後にステップ308では、回路中のすべてのパスが抽出さ
れたかを判断し、未処理のパスが存在する時はステップ
302に戻る。
【００１２】次に、ステップ309〜310で、クリティカル
パス中に含まれるセル群をグループ化する。まず、ステ
ップ309で、クリティカルパス中に含まれるセル群を１
つのグループとする。次に、ステップ310で、グループ
化したセル群の中に他のグループと共有されるセルが存
在するかを判断し、存在する場合はステップ309に戻
り、複数のグループを一つのグループとする。図７は本
発明の半導体集積回路のセル配置方法におけるグループ
化の例を示す説明図であり、図７において、701〜703は
パス遅延を計算する時の起点となるピンを持つセル、70
4〜707はパス遅延を計算する時の終点となるピンを持つ
セル、708〜732はクリティカルパス中に含まれるセル、
733〜736はグループを示す。共通のセル717と718を含む
グループ734とグループ736はステップ309によりグルー
プ化され、最終的にグループ734〜736は一つのグループ
になる。グループ共通のセルが存在しない時はステップ
311に進む。
パス中に含まれるセル群をグループ化する。まず、ステ
ップ309で、クリティカルパス中に含まれるセル群を１
つのグループとする。次に、ステップ310で、グループ
化したセル群の中に他のグループと共有されるセルが存
在するかを判断し、存在する場合はステップ309に戻
り、複数のグループを一つのグループとする。図７は本
発明の半導体集積回路のセル配置方法におけるグループ
化の例を示す説明図であり、図７において、701〜703は
パス遅延を計算する時の起点となるピンを持つセル、70
4〜707はパス遅延を計算する時の終点となるピンを持つ
セル、708〜732はクリティカルパス中に含まれるセル、
733〜736はグループを示す。共通のセル717と718を含む
グループ734とグループ736はステップ309によりグルー
プ化され、最終的にグループ734〜736は一つのグループ
になる。グループ共通のセルが存在しない時はステップ
311に進む。
【００１３】次に、ステップ311〜312で、セルの初期配
置を行なう。従来の初期配置と異なる点は、ステップ31
1で、まず各グループ毎にグループに属するセル群の相
対配置位置を決定し、ステップ312では、グループに属
するセル群の相対配置位置を保持しながら、セル全体の
初期配置を行なうことである。なお、上記以外は従来の
初期配置処理と同様でよい。ステップ313〜315では、パ
ス遅延制約に違反するパスを抽出する。まず、ステップ
313で、配置結果を基にパス遅延を算出し、ステップ314
で、パス遅延制約に違反するパスが存在するかを判断
し、存在する場合はステップ315で違反するパスを抽出
し、ステップ316に進む。違反するパスが存在しない時
は処理を終了する。ステップ316では配置改善処理を行
う。従来の配置改善処理と異なる点はグループに属する
セル群の相対配置位置を保持しながら配置改善を行なう
点であり、その他の点は従来の配置改善処理と同様でよ
い。前記初期配置処理ステップ104において、配置改善
が困難な論理段数の大きいパス、もしくは配線分岐が大
きいパスは優先的に配置されており、前記配置改善処理
ステップ106では配置改善をより容易に行なうことがで
きる。
置を行なう。従来の初期配置と異なる点は、ステップ31
1で、まず各グループ毎にグループに属するセル群の相
対配置位置を決定し、ステップ312では、グループに属
するセル群の相対配置位置を保持しながら、セル全体の
初期配置を行なうことである。なお、上記以外は従来の
初期配置処理と同様でよい。ステップ313〜315では、パ
ス遅延制約に違反するパスを抽出する。まず、ステップ
313で、配置結果を基にパス遅延を算出し、ステップ314
で、パス遅延制約に違反するパスが存在するかを判断
し、存在する場合はステップ315で違反するパスを抽出
し、ステップ316に進む。違反するパスが存在しない時
は処理を終了する。ステップ316では配置改善処理を行
う。従来の配置改善処理と異なる点はグループに属する
セル群の相対配置位置を保持しながら配置改善を行なう
点であり、その他の点は従来の配置改善処理と同様でよ
い。前記初期配置処理ステップ104において、配置改善
が困難な論理段数の大きいパス、もしくは配線分岐が大
きいパスは優先的に配置されており、前記配置改善処理
ステップ106では配置改善をより容易に行なうことがで
きる。
【００１４】以上のように本実施の形態によれば、グル
ープに属するセル群の相対配置位置を保持しながら配置
改善を行なうことにより、処理時間の短縮、高集積化を
可能にしている。なお、前記初期配置処理ステップにお
いて、配置改善が困難な論理段数の大きいパス、もしく
は配線分岐が大きいパスは優先的に配置されており、前
記配置改善処理ステップでは配置改善をより容易に行な
うことができる。
ープに属するセル群の相対配置位置を保持しながら配置
改善を行なうことにより、処理時間の短縮、高集積化を
可能にしている。なお、前記初期配置処理ステップにお
いて、配置改善が困難な論理段数の大きいパス、もしく
は配線分岐が大きいパスは優先的に配置されており、前
記配置改善処理ステップでは配置改善をより容易に行な
うことができる。
【００１５】(実施の形態２)図２は本発明の半導体集積
回路のセル配置方法の実施の形態２における処理ステッ
プの流れ図であり、図中、201はデータ入力処理ステッ
プ、202はクリティカルパス抽出処理ステップ、203はパ
スグループ化処理ステップ、204は初期配置処理ステッ
プ、205は違反パス抽出処理ステップ、206は配置改善処
理ステップ、207は駆動能力変更処理ステップである。
図４は本発明の半導体集積回路のセル配置方法の実施の
形態２における動作を示す処理の流れ図であり、以下こ
の図４を参照しながらそのセル配置方法について説明す
る。
回路のセル配置方法の実施の形態２における処理ステッ
プの流れ図であり、図中、201はデータ入力処理ステッ
プ、202はクリティカルパス抽出処理ステップ、203はパ
スグループ化処理ステップ、204は初期配置処理ステッ
プ、205は違反パス抽出処理ステップ、206は配置改善処
理ステップ、207は駆動能力変更処理ステップである。
図４は本発明の半導体集積回路のセル配置方法の実施の
形態２における動作を示す処理の流れ図であり、以下こ
の図４を参照しながらそのセル配置方法について説明す
る。
【００１６】ステップ401ではネットリストおよび設計
制約を入力する。ネットリストは回路の構成要素である
セルとセル間の接続関係で回路機能を規定したものであ
る。設計制約は、回路動作を保証するためのものであ
り、設計者が指定した任意のパスに対しパス遅延制約値
が設定されている。ステップ402〜408を繰り返し、設計
上のクリティカルパスを抽出する。まずステップ402
で、パス遅延制約が与えられたパスを一つ抽出する。次
にステップ403で、抽出したパスに対し配線負荷がない
と仮定した時のパス遅延を算出し、ステップ404で、パ
ス遅延制約値との差をパスの余裕度として求める。ステ
ップ405では、パスの余裕度をチェックし、パスの余裕
度が負の場合は設計ミスが考えられるためセルの配置処
理を中断し、正の場合はステップ406に進む。ステップ4
06で、パスの余裕度が基準値よりも小さいと判断された
場合、ステップ407でクリティカルパスとしてそのパス
を抽出する。ここで抽出されるパスは設計上のクリティ
カルパスで、論理段数の大きいパス、もしくは配線分岐
が大きいパスであり、配置改善しにくいパスである。最
後にステップ408では、回路中のすべてのパスが抽出さ
れたかを判断し、未処理のパスが存在する時はステップ
402に戻る。
制約を入力する。ネットリストは回路の構成要素である
セルとセル間の接続関係で回路機能を規定したものであ
る。設計制約は、回路動作を保証するためのものであ
り、設計者が指定した任意のパスに対しパス遅延制約値
が設定されている。ステップ402〜408を繰り返し、設計
上のクリティカルパスを抽出する。まずステップ402
で、パス遅延制約が与えられたパスを一つ抽出する。次
にステップ403で、抽出したパスに対し配線負荷がない
と仮定した時のパス遅延を算出し、ステップ404で、パ
ス遅延制約値との差をパスの余裕度として求める。ステ
ップ405では、パスの余裕度をチェックし、パスの余裕
度が負の場合は設計ミスが考えられるためセルの配置処
理を中断し、正の場合はステップ406に進む。ステップ4
06で、パスの余裕度が基準値よりも小さいと判断された
場合、ステップ407でクリティカルパスとしてそのパス
を抽出する。ここで抽出されるパスは設計上のクリティ
カルパスで、論理段数の大きいパス、もしくは配線分岐
が大きいパスであり、配置改善しにくいパスである。最
後にステップ408では、回路中のすべてのパスが抽出さ
れたかを判断し、未処理のパスが存在する時はステップ
402に戻る。
【００１７】次に、ステップ409〜410で、クリティカル
パス中に含まれるセル群をグループ化する。まず、ステ
ップ409で、クリティカルパス中に含まれるセル群を１
つのグループとする。次に、ステップ410で、グループ
化したセル群の中に他のグループと共有されるセルが存
在するかを判断し、存在する場合はステップ409に戻
り、複数のグループを一つのグループとする。グループ
化の例としては前記実施の形態１において例示した図７
に示したものと同様であるのでその詳細な説明は省略す
るが、最終的にグループ734〜736は一つのグループにな
る。グループ共通のセルが存在しない時はステップ411
に進む。
パス中に含まれるセル群をグループ化する。まず、ステ
ップ409で、クリティカルパス中に含まれるセル群を１
つのグループとする。次に、ステップ410で、グループ
化したセル群の中に他のグループと共有されるセルが存
在するかを判断し、存在する場合はステップ409に戻
り、複数のグループを一つのグループとする。グループ
化の例としては前記実施の形態１において例示した図７
に示したものと同様であるのでその詳細な説明は省略す
るが、最終的にグループ734〜736は一つのグループにな
る。グループ共通のセルが存在しない時はステップ411
に進む。
【００１８】次に、ステップ411〜412で、セルの初期配
置を行なう。従来の初期配置と異なる点は、ステップ41
1で、まず各グループ毎にグループに属するセル群の相
対配置位置を決定し、ステップ412では、グループに属
するセル群の相対配置位置を保持しながら、セル全体の
初期配置を行なうことである。なお、上記以外は従来の
初期配置処理と同様でよい。ステップ413〜415で、パス
遅延制約に違反するパスを抽出する。まず、ステップ41
3で、配置結果を基にパス遅延を算出し、ステップ414
で、パス遅延制約に違反するパスが存在するかを判断
し、存在する場合はステップ415で違反するパスを抽出
し、ステップ416に進み、前記実施の形態１と同様の配
置改善処理を行い、違反するパスが存在しない時はステ
ップ417に進む。ステップ417〜419では、駆動能力改善
処理を行なう。ステップ417ですべてのセルの入力ピン
における信号波形の傾きを算出し、ステップ418で、セ
ルの遅延を測定した基準条件に違反するかを判断する。
違反するセルが存在しない時は、処理を終了する。違反
するセルが存在する場合は、ステップ419で、違反セル
に接続される前段のセルの駆動能力を変更した後、再度
ステップ413〜414で、パス遅延制約に違反するパスが存
在しないことを確認する。駆動能力改善処理ステップ20
7では、パス遅延制約を満たしているにも関わらず、セ
ル間の配線が長くなることによる信号波形の鈍りを事前
に防ぎ、回路動作を保証することができる。
置を行なう。従来の初期配置と異なる点は、ステップ41
1で、まず各グループ毎にグループに属するセル群の相
対配置位置を決定し、ステップ412では、グループに属
するセル群の相対配置位置を保持しながら、セル全体の
初期配置を行なうことである。なお、上記以外は従来の
初期配置処理と同様でよい。ステップ413〜415で、パス
遅延制約に違反するパスを抽出する。まず、ステップ41
3で、配置結果を基にパス遅延を算出し、ステップ414
で、パス遅延制約に違反するパスが存在するかを判断
し、存在する場合はステップ415で違反するパスを抽出
し、ステップ416に進み、前記実施の形態１と同様の配
置改善処理を行い、違反するパスが存在しない時はステ
ップ417に進む。ステップ417〜419では、駆動能力改善
処理を行なう。ステップ417ですべてのセルの入力ピン
における信号波形の傾きを算出し、ステップ418で、セ
ルの遅延を測定した基準条件に違反するかを判断する。
違反するセルが存在しない時は、処理を終了する。違反
するセルが存在する場合は、ステップ419で、違反セル
に接続される前段のセルの駆動能力を変更した後、再度
ステップ413〜414で、パス遅延制約に違反するパスが存
在しないことを確認する。駆動能力改善処理ステップ20
7では、パス遅延制約を満たしているにも関わらず、セ
ル間の配線が長くなることによる信号波形の鈍りを事前
に防ぎ、回路動作を保証することができる。
【００１９】以上のように本実施の形態によれば、グル
ープに属するセル群の相対配置位置を保持しながら配置
改善を行なうことにより、処理時間の短縮、高集積化を
可能にすることができると共に、駆動能力改善処理を行
なうことにより、パス遅延制約を満たしているにも関わ
らず、セル間の配線が長くなることによる信号波形の鈍
りを事前に防ぎ、回路動作を保証することが可能とな
る。
ープに属するセル群の相対配置位置を保持しながら配置
改善を行なうことにより、処理時間の短縮、高集積化を
可能にすることができると共に、駆動能力改善処理を行
なうことにより、パス遅延制約を満たしているにも関わ
らず、セル間の配線が長くなることによる信号波形の鈍
りを事前に防ぎ、回路動作を保証することが可能とな
る。
【００２０】
【発明の効果】以上のように本発明によれば、グループ
に属するセル群の相対配置位置を保持しながら配置改善
を行なうことにより、処理時間の短縮、高集積化を図る
ことができるという有利な効果が得られる。
に属するセル群の相対配置位置を保持しながら配置改善
を行なうことにより、処理時間の短縮、高集積化を図る
ことができるという有利な効果が得られる。
【図１】本発明の半導体集積回路のセル配置方法の実施
の形態１における処理ステップの流れ図である。
の形態１における処理ステップの流れ図である。
【図２】本発明の半導体集積回路のセル配置方法の実施
の形態２における処理ステップの流れ図である。
の形態２における処理ステップの流れ図である。
【図３】本発明の半導体集積回路のセル配置方法の実施
の形態１における動作を示す処理の流れ図である。
の形態１における動作を示す処理の流れ図である。
【図４】本発明の半導体集積回路のセル配置方法の実施
の形態２における動作を示す処理の流れ図である。
の形態２における動作を示す処理の流れ図である。
【図５】一般的パス遅延制約の一例を示す説明図であ
る。
る。
【図６】従来の半導体集積回路のセル配置方法の一例を
示す処理の流れ図である。
示す処理の流れ図である。
【図７】本発明の半導体集積回路のセル配置方法におけ
るグループ化の例を示す説明図である。
るグループ化の例を示す説明図である。
101，201…データ入力処理、 102，202…クリティカル
パス抽出処理、 103，203…パスグループ化処理、 10
4，204…初期配置処理、 105，205…違反パス抽出処
理、 106，206…配置改善処理、 207…駆動能力変更
処理。
パス抽出処理、 103，203…パスグループ化処理、 10
4，204…初期配置処理、 105，205…違反パス抽出処
理、 106，206…配置改善処理、 207…駆動能力変更
処理。
Claims (4)
- 【請求項１】 半導体集積回路のレイアウト設計におけ
るセルの配置方法であって、回路の構成要素であるセル
とセル間の接続関係で回路機能を規定したネットリスト
と回路動作を保証するための設計制約を入力するデータ
入力処理ステップと、配線負荷がないと仮定した時のパ
ス遅延を算出し、前記設計制約との差をパスの余裕度と
して求め、余裕度により設計上のクリティカルパスを抽
出するクリティカルパス抽出処理ステップと、前記クリ
ティカルパス中に含まれるセル群をグループ化し、グル
ープ化したセル群の中に他のグループと共有されるセル
が存在する場合には複数のグループを一つのグループと
するパスグループ化処理ステップと、前記グループに属
するセル群の相対配置位置を決定した後、前記グループ
に属するセル群の相対位置を保持しながらセル全体の初
期配置を行なう初期配置処理ステップと、配置結果を基
にパス遅延を算出し、前記設計制約に違反するパスを抽
出する違反パス抽出処理ステップと、違反パスが抽出さ
れた場合、前記グループに属するセル群の相対位置を保
持しながら配置改善を行なう配置改善処理ステップを備
えたことを特徴とする半導体集積回路のセル配置方法。 - 【請求項２】 クリティカルパス抽出時、パスの余裕度
が負の場合、セルの配置処理を中断するステップを更に
備えたことを特徴とする請求項１記載の半導体集積回路
のセル配置方法。 - 【請求項３】 半導体集積回路のレイアウト設計におけ
るセルの配置方法であって、回路の構成要素であるセル
とセル間の接続関係で回路機能を規定したネットリスト
と回路動作を保証するための設計制約を入力するデータ
入力処理ステップと、配線負荷がないと仮定した時のパ
ス遅延を算出し、前記設計制約との差をパスの余裕度と
して求め、余裕度により設計上のクリティカルパスを抽
出するクリティカルパス抽出処理ステップと、前記クリ
ティカルパス中に含まれるセル群をグループ化し、グル
ープ化したセル群の中に他のグループと共有されるセル
が存在する場合には複数のグループを一つのグループと
するパスグループ化処理ステップと、前記グループに属
するセル群の相対配置位置を決定した後、前記グループ
に属するセル群の相対位置を保持しながらセル全体の初
期配置を行なう初期配置処理ステップと、配置結果を基
にパス遅延を算出し、前記設計制約に違反するパスを抽
出する違反パス抽出処理ステップと、違反パスが抽出さ
れた場合、前記グループに属するセル群の相対位置を保
持しながら配置改善を行なう配置改善処理ステップと、
セルの入力ピンにおける信号波形の傾きを算出し、セル
の遅延を測定した基準条件に違反するセルに接続される
前段のセルの駆動能力を変更する駆動能力変更処理ステ
ップを備えたことを特徴とする半導体集積回路のセル配
置方法。 - 【請求項４】 クリティカルパス抽出時、パスの余裕度
が負の場合、セルの配置処理を中断するステップを更に
備えたことを特徴とする請求項３記載の半導体集積回路
のセル配置方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138408A JPH10335467A (ja) | 1997-05-28 | 1997-05-28 | 半導体集積回路のセル配置方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9138408A JPH10335467A (ja) | 1997-05-28 | 1997-05-28 | 半導体集積回路のセル配置方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335467A true JPH10335467A (ja) | 1998-12-18 |
Family
ID=15221269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9138408A Pending JPH10335467A (ja) | 1997-05-28 | 1997-05-28 | 半導体集積回路のセル配置方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552409B2 (en) * | 2005-06-07 | 2009-06-23 | Synopsys, Inc. | Engineering change order process optimization |
| JP2011529238A (ja) * | 2008-07-30 | 2011-12-01 | シノプシス， インコーポレイテッド | 順序セルを接近配置する方法及び装置 |
-
1997
- 1997-05-28 JP JP9138408A patent/JPH10335467A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7552409B2 (en) * | 2005-06-07 | 2009-06-23 | Synopsys, Inc. | Engineering change order process optimization |
| JP2011529238A (ja) * | 2008-07-30 | 2011-12-01 | シノプシス， インコーポレイテッド | 順序セルを接近配置する方法及び装置 |
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