JP2692608B2 - 集積回路配置装置および方法 - Google Patents
集積回路配置装置および方法Info
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- JP2692608B2 JP2692608B2 JP6226409A JP22640994A JP2692608B2 JP 2692608 B2 JP2692608 B2 JP 2692608B2 JP 6226409 A JP6226409 A JP 6226409A JP 22640994 A JP22640994 A JP 22640994A JP 2692608 B2 JP2692608 B2 JP 2692608B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路のレイ
アウト設計に関し、特に、集積回路配置装置および方法
に関する。
アウト設計に関し、特に、集積回路配置装置および方法
に関する。
【０００２】
【従来の技術】分割によって配置を行う技術は、半導体
集積回路のレイアウト設計において各セルの配置を決定
するための代表的な技術の１つである。
集積回路のレイアウト設計において各セルの配置を決定
するための代表的な技術の１つである。
【０００３】ここで、分割によって配置を行う技術と
は、与えられた回路とチップ領域を階層的に設定された
カットライン（分割線）によって繰り返し分割すること
により各セルの位置を決定する技術である。ただし、分
割の際にはカットラインを横切るネットの数（以下、カ
ット数）が最小になるようにする。ここでネットとは、
セル同士を接続する配線のことである。以下に図６を用
いてこの技術について説明する。
は、与えられた回路とチップ領域を階層的に設定された
カットライン（分割線）によって繰り返し分割すること
により各セルの位置を決定する技術である。ただし、分
割の際にはカットラインを横切るネットの数（以下、カ
ット数）が最小になるようにする。ここでネットとは、
セル同士を接続する配線のことである。以下に図６を用
いてこの技術について説明する。
【０００４】図６のセル601 〜616 をチップ領域617 に
配置する場合、まず、図６(a) のように回路およびチッ
プ領域617 をカットライン618 によって２分割する。続
いて、図６(b) のように前回のカットライン618 と垂直
な方向のカットライン619 によってそれぞれの回路と領
域（カットラインで区切られた矩形領域）を２分割す
る。このように、水平方向と垂直方向のカットライン61
8 〜623 で交互に回路および領域を分割していくことに
より、図６(c) のように各領域に各セルが割り当てられ
る。その後、各領域に割り当てられたセルをその領域内
の最適な位置に配置して各セルの配置位置を決定する。
配置する場合、まず、図６(a) のように回路およびチッ
プ領域617 をカットライン618 によって２分割する。続
いて、図６(b) のように前回のカットライン618 と垂直
な方向のカットライン619 によってそれぞれの回路と領
域（カットラインで区切られた矩形領域）を２分割す
る。このように、水平方向と垂直方向のカットライン61
8 〜623 で交互に回路および領域を分割していくことに
より、図６(c) のように各領域に各セルが割り当てられ
る。その後、各領域に割り当てられたセルをその領域内
の最適な位置に配置して各セルの配置位置を決定する。
【０００５】上記のような分割によって配置を行う技術
の中で、信号遅延による回路の誤動作発生を防ぐことを
考慮した技術として、ＤＡシンポジウム'93 論文集(199
3 年8 月26日発行、発行所：社団法人情報処理学会)29
頁〜32頁記載の技術( 題目：ミニカット法に基づく遅延
考慮配置手法、著者：小林進, 石川正樹, 藤田友之)が
ある。
の中で、信号遅延による回路の誤動作発生を防ぐことを
考慮した技術として、ＤＡシンポジウム'93 論文集(199
3 年8 月26日発行、発行所：社団法人情報処理学会)29
頁〜32頁記載の技術( 題目：ミニカット法に基づく遅延
考慮配置手法、著者：小林進, 石川正樹, 藤田友之)が
ある。
【０００６】この従来技術は、回路にタイミング制約
（信号遅延制約）を与えて、それを満たし、かつ総配線
長が小さくなるようにセルの配置を行うことを目的とし
ている。タイミング制約は回路中のセルの端子対に対し
てその間の最大許容遅延時間で与えられる。
（信号遅延制約）を与えて、それを満たし、かつ総配線
長が小さくなるようにセルの配置を行うことを目的とし
ている。タイミング制約は回路中のセルの端子対に対し
てその間の最大許容遅延時間で与えられる。
【０００７】図５はタイミング制約の説明図である。こ
の図は回路の一部分を取り出したものであり、端子501
と端子502 の間のパス（信号経路）が示されている。セ
ル503 〜508 はこれらのパス上のセルである。端子501
と端子502 の間にタイミング制約が与えられると、これ
ら２つの端子間のすべてのパスにおける信号遅延時間が
タイミング制約で与えられた最大許容遅延時間以下にな
っていなければならない。
の図は回路の一部分を取り出したものであり、端子501
と端子502 の間のパス（信号経路）が示されている。セ
ル503 〜508 はこれらのパス上のセルである。端子501
と端子502 の間にタイミング制約が与えられると、これ
ら２つの端子間のすべてのパスにおける信号遅延時間が
タイミング制約で与えられた最大許容遅延時間以下にな
っていなければならない。
【０００８】この従来技術は、カットラインによる回路
と領域の分割を上述のように繰り返し行うものである。
各カットラインによる回路の分割においては、まずカッ
ト数ができるだけ小さくなることを目的とした分割を行
い、次にタイミング制約が与えられた端子対の間のパス
の中からクリティカルパス（タイミング制約に違反する
可能性が高いパス）を抽出する。続いてクリティカルパ
スの遅延を改善するためにクリティカルパス上のセルの
移動を行う。
と領域の分割を上述のように繰り返し行うものである。
各カットラインによる回路の分割においては、まずカッ
ト数ができるだけ小さくなることを目的とした分割を行
い、次にタイミング制約が与えられた端子対の間のパス
の中からクリティカルパス（タイミング制約に違反する
可能性が高いパス）を抽出する。続いてクリティカルパ
スの遅延を改善するためにクリティカルパス上のセルの
移動を行う。
【０００９】このときのセル移動の方法を図３(a),図３
(b) を用いて説明する。図３(a) は配置処理の途中にお
けるチップ領域の一部を示しており、セル302 〜308 は
回路中のセルの一部である。処理済みのカットライン31
0 〜313 については既に分割処理が終わっており、処理
中のカットライン309 による分割が現在行われている。
クリティカルパス301 はセル302 からセル303,304,305,
306 を経由してセル307 に至るパスである。この従来技
術では、まずこのクリティカルパス301 の長さを短くす
るために移動が必要なセルを抽出する。処理済みのカッ
トライン310 〜313 を越えてセルを移動させることはで
きないので、この場合クリティカルパス301 の長さを短
くするためには、セル304,305 を処理中のカットライン
309 の左側に移動させて図３(b) のようにするしかな
い。従ってセル304,305 を移動させてクリティカルパス
301 の長さを短くする。結果として、このパスにおける
信号遅延が減少する。
(b) を用いて説明する。図３(a) は配置処理の途中にお
けるチップ領域の一部を示しており、セル302 〜308 は
回路中のセルの一部である。処理済みのカットライン31
0 〜313 については既に分割処理が終わっており、処理
中のカットライン309 による分割が現在行われている。
クリティカルパス301 はセル302 からセル303,304,305,
306 を経由してセル307 に至るパスである。この従来技
術では、まずこのクリティカルパス301 の長さを短くす
るために移動が必要なセルを抽出する。処理済みのカッ
トライン310 〜313 を越えてセルを移動させることはで
きないので、この場合クリティカルパス301 の長さを短
くするためには、セル304,305 を処理中のカットライン
309 の左側に移動させて図３(b) のようにするしかな
い。従ってセル304,305 を移動させてクリティカルパス
301 の長さを短くする。結果として、このパスにおける
信号遅延が減少する。
【００１０】この従来技術では１回カットラインで分割
が行われる毎にこのような遅延を考慮したセルの移動を
行うことにより、タイミング制約違反ができるだけ少な
くなるようにしている。
が行われる毎にこのような遅延を考慮したセルの移動を
行うことにより、タイミング制約違反ができるだけ少な
くなるようにしている。
【００１１】
【発明が解決しようとする課題】上述の従来技術は、ク
リティカルパスがカットラインを横切る回数を少なくす
ることにより、そのパスの長さを短くして信号遅延の改
善を図っているが、実際には当該パス上のセルだけでな
く、それ以外のセルも信号遅延の大きさに関係すること
がある。このことについて図４を用いて説明する。
リティカルパスがカットラインを横切る回数を少なくす
ることにより、そのパスの長さを短くして信号遅延の改
善を図っているが、実際には当該パス上のセルだけでな
く、それ以外のセルも信号遅延の大きさに関係すること
がある。このことについて図４を用いて説明する。
【００１２】図４は回路中のセルの一部とそれらを接続
するネットを表しており、クリティカルパス401 はセル
402 からセル403,404,405 を経由してセル406 に至るパ
スである。この図でクリティカルパス401 上のネット40
8 における信号遅延は、セル403,404 の位置だけでな
く、セル407 の位置にも関係している。セル407 がセル
403,404 から遠く離れるとネット408 の配線容量が大き
くなり、結果としてセル403 からセル404 までの遅延が
増大する。このセル407 のようにクリティカルパス上に
はないが、その位置がクリティカルパスの信号遅延に影
響を与えるセルをファンアウトセルと呼ぶことにする。
するネットを表しており、クリティカルパス401 はセル
402 からセル403,404,405 を経由してセル406 に至るパ
スである。この図でクリティカルパス401 上のネット40
8 における信号遅延は、セル403,404 の位置だけでな
く、セル407 の位置にも関係している。セル407 がセル
403,404 から遠く離れるとネット408 の配線容量が大き
くなり、結果としてセル403 からセル404 までの遅延が
増大する。このセル407 のようにクリティカルパス上に
はないが、その位置がクリティカルパスの信号遅延に影
響を与えるセルをファンアウトセルと呼ぶことにする。
【００１３】上述の従来技術では、このようなファンア
ウトセルの移動による遅延改善を考えていないため、ク
リティカルパスの長さだけ短くしてもファンアウトセル
がそのパスから遠く離れて遅延の改善効果が小さい場合
があった。
ウトセルの移動による遅延改善を考えていないため、ク
リティカルパスの長さだけ短くしてもファンアウトセル
がそのパスから遠く離れて遅延の改善効果が小さい場合
があった。
【００１４】本発明の目的は、移動による改善効果のあ
るファンアウトセルを抽出し、それらのセルを移動する
ことにより、従来技術よりさらにクリティカルパスの遅
延を減少させる集積回路配置装置および方法を提供する
ことにある。
るファンアウトセルを抽出し、それらのセルを移動する
ことにより、従来技術よりさらにクリティカルパスの遅
延を減少させる集積回路配置装置および方法を提供する
ことにある。
【００１５】
【課題を解決するための手段】本発明の集積回路配置装
置は、配置データと信号遅延制約データを入力する入力
装置と、前記配置データ中の回路を、分割線を横切る配
線数が最小になるように分割し、その結果を前記配置デ
ータに記載するミニカット装置と、前記配置データ中の
回路における信号遅延を計算して信号遅延データを出力
するタイミング解析装置と、前記信号遅延データに基づ
き、前記信号遅延制約データに記載された信号遅延の制
約が満たされるように前記配置データ中のクリティカル
パス上のセルの配置位置情報を変更するパス上セル移動
装置と、前記信号遅延データに基づき、前記信号遅延制
約データに記載された信号遅延の制約が満たされるよう
に、前記配置データ中の、前記クリティカルパスに含ま
れるネットに接続しており、かつ前記クリティカルパス
上にないセルの配置位置情報を変更するファンアウトセ
ル移動装置と、前記配置データの中に記述された全ての
セルの配置位置情報を出力する出力装置とを具備するこ
とを特徴とする。
置は、配置データと信号遅延制約データを入力する入力
装置と、前記配置データ中の回路を、分割線を横切る配
線数が最小になるように分割し、その結果を前記配置デ
ータに記載するミニカット装置と、前記配置データ中の
回路における信号遅延を計算して信号遅延データを出力
するタイミング解析装置と、前記信号遅延データに基づ
き、前記信号遅延制約データに記載された信号遅延の制
約が満たされるように前記配置データ中のクリティカル
パス上のセルの配置位置情報を変更するパス上セル移動
装置と、前記信号遅延データに基づき、前記信号遅延制
約データに記載された信号遅延の制約が満たされるよう
に、前記配置データ中の、前記クリティカルパスに含ま
れるネットに接続しており、かつ前記クリティカルパス
上にないセルの配置位置情報を変更するファンアウトセ
ル移動装置と、前記配置データの中に記述された全ての
セルの配置位置情報を出力する出力装置とを具備するこ
とを特徴とする。
【００１６】本発明の集積回路配置方法は、配置データ
と信号遅延制約データを入力する第１ステップと、前記
配置データ中の回路を、分割線を横切る配線数が最小に
なるように分割し、その結果を前記配置データに記載す
る第２ステップと、前記配置データ中の回路における信
号遅延を計算して信号遅延データを出力する第３ステッ
プと、前記信号遅延データに基づき、前記信号遅延制約
データに記載された信号遅延の制約が満たされるように
前記配置データ中のクリティカルパス上のセルの配置位
置情報を変更する第４ステップと、前記信号遅延データ
に基づき、前記信号遅延制約データに記載された信号遅
延の制約が満たされるように、前記配置データ中の、前
記クリティカルパスに含まれるネットに接続しており、
かつ前記クリティカルパス上にないセルの配置位置情報
を変更する第５ステップと、前記配置データの中に記述
された全てのセルの配置位置情報を出力する第６ステッ
プとを含むことを特徴とする。
と信号遅延制約データを入力する第１ステップと、前記
配置データ中の回路を、分割線を横切る配線数が最小に
なるように分割し、その結果を前記配置データに記載す
る第２ステップと、前記配置データ中の回路における信
号遅延を計算して信号遅延データを出力する第３ステッ
プと、前記信号遅延データに基づき、前記信号遅延制約
データに記載された信号遅延の制約が満たされるように
前記配置データ中のクリティカルパス上のセルの配置位
置情報を変更する第４ステップと、前記信号遅延データ
に基づき、前記信号遅延制約データに記載された信号遅
延の制約が満たされるように、前記配置データ中の、前
記クリティカルパスに含まれるネットに接続しており、
かつ前記クリティカルパス上にないセルの配置位置情報
を変更する第５ステップと、前記配置データの中に記述
された全てのセルの配置位置情報を出力する第６ステッ
プとを含むことを特徴とする。
【００１７】
【実施例】次に、図１から図３を用いて本発明の実施例
について説明する。
について説明する。
【００１８】図１は本発明の一実施例の集積回路配置装
置の構成図である。この集積回路配置装置は、入力装置
101 と、ミニカット装置102 と、タイミング解析装置10
3 と、パス上セル移動装置104 と、ファンアウトセル移
動装置105 と、出力装置106とから構成されている。各
装置の機能は以下の通りである。
置の構成図である。この集積回路配置装置は、入力装置
101 と、ミニカット装置102 と、タイミング解析装置10
3 と、パス上セル移動装置104 と、ファンアウトセル移
動装置105 と、出力装置106とから構成されている。各
装置の機能は以下の通りである。
【００１９】入力装置101 は配置データおよび信号遅延
制約データを入力し、ミニカット装置102 はカットライ
ンを１つ選択し、そのカットラインを横切る配線数が最
小になるようにセルの集合を分割する。タイミング解析
装置103 はパスの信号遅延を計算し、入力装置101から
入力された信号遅延制約データをもとに、クリティカル
パスとその信号遅延を記載した信号遅延データを作成・
更新する。パス上セル移動装置104 はクリティカルパス
の信号遅延を減少させるため、クリティカルパス上のセ
ルの移動を行う。ファンアウトセル移動装置105 は、ク
リティカルパスの信号遅延をさらに減少させるため、ク
リティカルパスの信号遅延に影響を与えるファンアウト
セルの移動を行う。出力装置106 は全てのカットライン
による分割の結果をもとに各セルの正確な位置を決定
し、その結果を出力する。
制約データを入力し、ミニカット装置102 はカットライ
ンを１つ選択し、そのカットラインを横切る配線数が最
小になるようにセルの集合を分割する。タイミング解析
装置103 はパスの信号遅延を計算し、入力装置101から
入力された信号遅延制約データをもとに、クリティカル
パスとその信号遅延を記載した信号遅延データを作成・
更新する。パス上セル移動装置104 はクリティカルパス
の信号遅延を減少させるため、クリティカルパス上のセ
ルの移動を行う。ファンアウトセル移動装置105 は、ク
リティカルパスの信号遅延をさらに減少させるため、ク
リティカルパスの信号遅延に影響を与えるファンアウト
セルの移動を行う。出力装置106 は全てのカットライン
による分割の結果をもとに各セルの正確な位置を決定
し、その結果を出力する。
【００２０】図２は図１の実施例の動作を示す流れ図で
ある。図２で、ステップ201 は入力装置、ステップ202,
203,209,210 はミニカット装置、ステップ204 はタイミ
ング解析装置、ステップ205 はパス上セル移動装置、ス
テップ206,207,208 はファンアウトセル移動装置、ステ
ップ211,212 は出力装置でそれぞれ行われる。
ある。図２で、ステップ201 は入力装置、ステップ202,
203,209,210 はミニカット装置、ステップ204 はタイミ
ング解析装置、ステップ205 はパス上セル移動装置、ス
テップ206,207,208 はファンアウトセル移動装置、ステ
ップ211,212 は出力装置でそれぞれ行われる。
【００２１】次に各ステップについて説明する。
【００２２】ステップ201 では、配置データおよび信号
遅延制約データが入力される。配置データにはチップ領
域に関する情報、カットラインに関する情報、セルに関
する情報、セルの接続関係の情報が含まれている。カッ
トラインに関する情報の中には、カットラインを処理の
順番に並べたリスト（以下、未処理カットラインリス
ト）と各カットラインの位置情報が含まれている。セル
に関する情報には、各セルの配置位置・サイズ・端子位
置、各セルが属する領域の情報が含まれている。このス
テップ201 では各セルの配置位置は未定になっている。
遅延制約データが入力される。配置データにはチップ領
域に関する情報、カットラインに関する情報、セルに関
する情報、セルの接続関係の情報が含まれている。カッ
トラインに関する情報の中には、カットラインを処理の
順番に並べたリスト（以下、未処理カットラインリス
ト）と各カットラインの位置情報が含まれている。セル
に関する情報には、各セルの配置位置・サイズ・端子位
置、各セルが属する領域の情報が含まれている。このス
テップ201 では各セルの配置位置は未定になっている。
【００２３】設計者は任意のパスの信号遅延に対して制
限を設けることができ、信号遅延制約データには設計者
が指定したパスとその間の遅延制約値が書かれている。
限を設けることができ、信号遅延制約データには設計者
が指定したパスとその間の遅延制約値が書かれている。
【００２４】ステップ202 では、未処理カットラインリ
ストの先頭のカットラインが処理対象のカットラインと
なる。このカットラインについてステップ203 からステ
ップ208 でセルの集合が２分割される。
ストの先頭のカットラインが処理対象のカットラインと
なる。このカットラインについてステップ203 からステ
ップ208 でセルの集合が２分割される。
【００２５】ステップ203 では、カット数が最小になる
ようにセルの集合が２分割される。
ようにセルの集合が２分割される。
【００２６】ステップ204 では、信号遅延制約が与えら
れた各パスの遅延が見積もられ、遅延が制約値より大き
いパスがクリティカルパスとして抽出される。
れた各パスの遅延が見積もられ、遅延が制約値より大き
いパスがクリティカルパスとして抽出される。
【００２７】ステップ205 では、クリティカルパス上の
セルの中で、移動によりそのパスの遅延を改善できるセ
ルが抽出され、それらのセルがカットラインの反対側に
移動する。
セルの中で、移動によりそのパスの遅延を改善できるセ
ルが抽出され、それらのセルがカットラインの反対側に
移動する。
【００２８】例えば、図３(a) のクリティカルパス301
の遅延を改善するためには、図３(b) のようにセル304,
305 が処理中のカットライン309 の左側に移動すればよ
い。
の遅延を改善するためには、図３(b) のようにセル304,
305 が処理中のカットライン309 の左側に移動すればよ
い。
【００２９】ステップ206 では、各クリティカルパスに
含まれるネットに接続するファンアウトセルが抽出され
る。図３ではセル308 がファンアウトセルに該当する。
含まれるネットに接続するファンアウトセルが抽出され
る。図３ではセル308 がファンアウトセルに該当する。
【００３０】ステップ207 では、各ファンアウトセルの
移動による改良効果が算出される。ここで、改良効果と
は当該ファンアウトセルがカットラインの反対側に移動
した場合にクリティカルパスの信号遅延やカット数がど
の程度改善されるかを総合的に判断して数値化したもの
である。
移動による改良効果が算出される。ここで、改良効果と
は当該ファンアウトセルがカットラインの反対側に移動
した場合にクリティカルパスの信号遅延やカット数がど
の程度改善されるかを総合的に判断して数値化したもの
である。
【００３１】ステップ208 では、改良効果が基準値より
大きいファンアウトセルがカットラインの反対側に移動
する。図３(b) の場合、セル308 が図３(c) のように処
理中のカットライン309 の左側に移動する。
大きいファンアウトセルがカットラインの反対側に移動
する。図３(b) の場合、セル308 が図３(c) のように処
理中のカットライン309 の左側に移動する。
【００３２】ステップ209 では、処理中のカットライン
が未処理カットラインリストから削除される。
が未処理カットラインリストから削除される。
【００３３】ステップ210 では、未処理カットラインリ
ストが空であればステップ211 へ処理が移行し、そうで
なければステップ202 へ処理が移行する。
ストが空であればステップ211 へ処理が移行し、そうで
なければステップ202 へ処理が移行する。
【００３４】ステップ211 では、分割処理の結果をもと
に各セルの正確な位置が決定される。
に各セルの正確な位置が決定される。
【００３５】ステップ212 では、配置結果が出力され
る。
る。
【００３６】
【発明の効果】本発明によれば、クリティカルパス上の
セルの移動とファンアウトセルの移動を組み合わせるこ
とにより、クリティカルパスの信号遅延を可能な限り小
さくすることができる。
セルの移動とファンアウトセルの移動を組み合わせるこ
とにより、クリティカルパスの信号遅延を可能な限り小
さくすることができる。
【図１】本発明の一実施例の構成図である。
【図２】図１の配置処理を示す流れ図である。
【図３】遅延改善の方法の説明図である。
【図４】ファンアウトセルの説明図である。
【図５】従来例でのタイミング制約の説明図である。
【図６】従来例の分割による配置技術の説明図である。
101 入力装置 102 ミニカット装置 103 タイミング解析装置 104 パス上セル移動装置 105 ファンアウトセル移動装置 106 出力装置 201 データ入力ステップ 202 カットライン選択ステップ 203 ミニカット分割ステップ 204 タイミング解析ステップ 205 クリティカルバス上セル移動ステップ 206 ファンアウトセル抽出ステップ 207 改良効果算出ステップ 208 ファンアウトセル移動ステップ 209 未処理カットラインリスト更新ステップ 210 未処理カットライン存在判断ステップ 211 マッピングステップ 212 配置結果出力ステップ 301 クリティカルパス 302 〜308 セル 309 処理中のカットライン 310 〜313 処理済みのカットライン 401 クリティカルパス 402 〜407 セル 408 ネット
Claims (6)
- 【請求項１】 配置データと信号遅延制約データを入力
する入力装置と、前記配置データ中の回路を、分割線を
横切る配線数が最小になるように分割し、その結果を前
記配置データに記載するミニカット装置と、前記配置デ
ータ中の回路における信号遅延を計算して信号遅延デー
タを出力するタイミング解析装置と、前記信号遅延デー
タに基づき、前記信号遅延制約データに記載された信号
遅延の制約が満たされるように前記配置データ中のクリ
ティカルパス上のセルの配置位置情報を変更するパス上
セル移動装置と、前記信号遅延データに基づき、前記信
号遅延制約データに記載された信号遅延の制約が満たさ
れるように、前記配置データ中の、前記クリティカルパ
スに含まれるネットに接続しており、かつ前記クリティ
カルパス上にないセルの配置位置情報を変更するファン
アウトセル移動装置と、前記配置データの中に記述され
た全てのセルの配置位置情報を出力する出力装置とを具
備することを特徴とする集積回路配置装置。 - 【請求項２】 配置データと信号遅延制約データを入力
する第１ステップと、前記配置データ中の回路を、分割
線を横切る配線数が最小になるように分割し、その結果
を前記配置データに記載する第２ステップと、前記配置
データ中の回路における信号遅延を計算して信号遅延デ
ータを出力する第３ステップと、前記信号遅延データに
基づき、前記信号遅延制約データに記載された信号遅延
の制約が満たされるように前記配置データ中のクリティ
カルパス上のセルの配置位置情報を変更する第４ステッ
プと、前記信号遅延データに基づき、前記信号遅延制約
データに記載された信号遅延の制約が満たされるよう
に、前記配置データ中の、前記クリティカルパスに含ま
れるネットに接続しており、かつ前記クリティカルパス
上にないセルの配置位置情報を変更する第５ステップ
と、前記配置データの中に記述された全てのセルの配置
位置情報を出力する第６ステップとを含むことを特徴と
する集積回路配置方法。 - 【請求項３】 前記配置データに、チップ領域に関する
情報、カットラインに関する情報、セルに関する情報、
セルの接続関係の情報が含まれ、前記カットラインに関
する情報の中には、カットラインを処理の順番に並べた
リストと各カットラインの位置情報が含まれ、前記セル
に関する情報には、各セルの配置位置，サイズ，端子位
置、各セルが属する領域の情報が含まれていることを特
徴とする請求項１記載の集積回路配置装置。 - 【請求項４】 前記配置データに、チップ領域に関する
情報、カットラインに関する情報、セルに関する情報、
セルの接続関係の情報が含まれ、前記カットラインに関
する情報の中には、カットラインを処理の順番に並べた
リストと各カットラインの位置情報が含まれ、前記セル
に関する情報には、各セルの配置位置，サイズ，端子位
置、各セルが属する領域の情報が含まれていることを特
徴とする請求項２記載の集積回路配置方法。 - 【請求項５】 前記信号遅延制約データに、設計者が指
定したパスとその間の遅延制約値が書かれていることを
特徴とする請求項１または請求項３記載の集積回路配置
装置。 - 【請求項６】 前記信号遅延制約データに、設計者が指
定したパスとその間の遅延制約値が書かれていることを
特徴とする請求項２または請求項４記載の集積回路配置
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226409A JP2692608B2 (ja) | 1994-09-21 | 1994-09-21 | 集積回路配置装置および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6226409A JP2692608B2 (ja) | 1994-09-21 | 1994-09-21 | 集積回路配置装置および方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0896013A JPH0896013A (ja) | 1996-04-12 |
| JP2692608B2 true JP2692608B2 (ja) | 1997-12-17 |
Family
ID=16844671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6226409A Expired - Fee Related JP2692608B2 (ja) | 1994-09-21 | 1994-09-21 | 集積回路配置装置および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2692608B2 (ja) |
-
1994
- 1994-09-21 JP JP6226409A patent/JP2692608B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0896013A (ja) | 1996-04-12 |
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