JPH0384951A - 集積回路のレイアウト設計方法 - Google Patents
集積回路のレイアウト設計方法Info
- Publication number
- JPH0384951A JPH0384951A JP1222225A JP22222589A JPH0384951A JP H0384951 A JPH0384951 A JP H0384951A JP 1222225 A JP1222225 A JP 1222225A JP 22222589 A JP22222589 A JP 22222589A JP H0384951 A JPH0384951 A JP H0384951A
- Authority
- JP
- Japan
- Prior art keywords
- delay
- delay time
- signal propagation
- pattern
- layout
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000013461 design Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000012937 correction Methods 0.000 claims description 5
- 239000000872 buffer Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012938 design process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路内の複数の信号伝搬経絡における信
号伝搬遅延時間の最大値と最小値との差を所望の値以下
に押えることを可能とする、集積回路のレイアウト設計
方法に関するものである。
号伝搬遅延時間の最大値と最小値との差を所望の値以下
に押えることを可能とする、集積回路のレイアウト設計
方法に関するものである。
〔従来の技術J
クロック信号によう制御される同期式回路において、ク
ロック信号が各素子のクロック端子に伝搬するまでの遅
延時間のばらつき(以下クロック・スキューと称す)が
回路全体の動作速度に対して上限を定めるため、高速な
動作を要求される回路の設計においては、クロック・ス
キューの低減が必要となる。
ロック信号が各素子のクロック端子に伝搬するまでの遅
延時間のばらつき(以下クロック・スキューと称す)が
回路全体の動作速度に対して上限を定めるため、高速な
動作を要求される回路の設計においては、クロック・ス
キューの低減が必要となる。
信号の伝搬遅延時間は、その信号伝搬経路中に含まれる
素子における遅延時間と、素子間の配線における遅延時
間との和となるが、前者が各素子に対して固有の値を持
つのに対して、後者は配線のレイアウトパターンに依存
するため、りμツク・スキューを制限値以下に抑える必
要がある集積回路のレイアウト設計にかいては、遅延時
間のばらつきを考慮しながら、クロック信号線の配線パ
ターンを決定しなければならない。
素子における遅延時間と、素子間の配線における遅延時
間との和となるが、前者が各素子に対して固有の値を持
つのに対して、後者は配線のレイアウトパターンに依存
するため、りμツク・スキューを制限値以下に抑える必
要がある集積回路のレイアウト設計にかいては、遅延時
間のばらつきを考慮しながら、クロック信号線の配線パ
ターンを決定しなければならない。
クロック・スキューを制限値以下に抑える必要がある半
導体集積回路のレイアウト設計において、従来は以下の
ような方法が用いられていた。
導体集積回路のレイアウト設計において、従来は以下の
ような方法が用いられていた。
一つの方法は、計算機による自動配置配線結果を人手で
修正する方法である。第4図は、ゲートアレイの配置配
線結果の一部分を示した例である。
修正する方法である。第4図は、ゲートアレイの配置配
線結果の一部分を示した例である。
クロック信号入力端子9に入力されたクロック信号はI
10バッファ10と何段かのバッファ11を介して分配
され、各ラッチ12のクロック信号入力端子13に供給
される。このとき、クロック信号入力端子9から各ラッ
チに クロック信号入力端子13までの信号伝搬遅延時
間は、各バッファ11での遅延時間と、各素子間の配線
経路パターンから水管る。
10バッファ10と何段かのバッファ11を介して分配
され、各ラッチ12のクロック信号入力端子13に供給
される。このとき、クロック信号入力端子9から各ラッ
チに クロック信号入力端子13までの信号伝搬遅延時
間は、各バッファ11での遅延時間と、各素子間の配線
経路パターンから水管る。
もし、各ラッチ12′1でのスキューが許容値を越える
場合には、空き領域を利用して、Aのように素子の位置
を変更することによって配線経絡を変更するか、Bのよ
うに配線経路を直接変更することで、クロック・スキュ
ーが許容値以下になるように、人手修正を行う。
場合には、空き領域を利用して、Aのように素子の位置
を変更することによって配線経絡を変更するか、Bのよ
うに配線経路を直接変更することで、クロック・スキュ
ーが許容値以下になるように、人手修正を行う。
もう一つの方法は、クロック信号線の配線パターンの一
部をあらかじめチップ上に設けて釦く方法である。第5
図はその例を示した図である。半導体基板14上の領域
を4つのブロック15に分割しクロック信号入力端子1
6に供給されたクロック信号が各ブロック15中のクロ
ック信号分配回路17に到達するまでの遅延時間が等し
くなるように、りμツク信号線の配線パターン18を、
あらかじめチップ上に設けておく。このようなチップに
対して、レイアウト設計を行う。その結果、クロック・
スキューは、各ブロック12内でのクロック信号の伝搬
遅延時間のばらつきに等しくなるため、クロック信号線
の配線パターンをあらかじめ設けてかかないでレイアウ
ト設計を行う場合に比べて小さくなる。
部をあらかじめチップ上に設けて釦く方法である。第5
図はその例を示した図である。半導体基板14上の領域
を4つのブロック15に分割しクロック信号入力端子1
6に供給されたクロック信号が各ブロック15中のクロ
ック信号分配回路17に到達するまでの遅延時間が等し
くなるように、りμツク信号線の配線パターン18を、
あらかじめチップ上に設けておく。このようなチップに
対して、レイアウト設計を行う。その結果、クロック・
スキューは、各ブロック12内でのクロック信号の伝搬
遅延時間のばらつきに等しくなるため、クロック信号線
の配線パターンをあらかじめ設けてかかないでレイアウ
ト設計を行う場合に比べて小さくなる。
〔発明が解決しようとする課題1
従来の方法のうち、自動配置配線後に人手で修正を行う
方法では、設計期間や設計コストが増大するという欠点
がある。
方法では、設計期間や設計コストが増大するという欠点
がある。
また、もう一方の、クロック信号線の配線パターンの一
部をあらかじめチップ上に設けてかく方法では、固定パ
ターンが常にチップ上に設けられているため、ラッチの
数が少ない場合などで領域が無駄になるという欠点があ
る。
部をあらかじめチップ上に設けてかく方法では、固定パ
ターンが常にチップ上に設けられているため、ラッチの
数が少ない場合などで領域が無駄になるという欠点があ
る。
本発明は上記のような問題点を解消するためになされた
もので、信号の伝搬遅延時間を、定められた制限内に納
めることを可能とし、かつ自動化に適したレイアウト設
計方法を得ることを目的とする。
もので、信号の伝搬遅延時間を、定められた制限内に納
めることを可能とし、かつ自動化に適したレイアウト設
計方法を得ることを目的とする。
この発明に係る集積回路のレイアウト設計方法は、複数
の信号伝搬経路から戒り、各々の経路での信号伝搬遅延
時間の最大値と最小値との差が許容範囲内に収まること
を必要とする信号伝搬経路群を一つ以上含む集積回路の
レイアウト設計方法で、予め遅延用マクロセルとして、
大きさ、入出力端子の位置が等しく、遅延時間の異る複
数の、遅延機能を持つマクロセルを用意してかく段階と
、その遅延用マクロセルの一つを、回路の素子間接続情
報中で、上記の信号伝搬経路群に含オれる全での経路の
終端の端子とその直前の端子との接続関係中に挿入する
段階と、その結果、変更された素子間接続情報に従って
レイアウトパターンを生成する段階と、レイアウトパタ
ーンから、各経路での信号伝搬遅延時間を求める段階と
、各々の信号伝搬経路群について、基準となる経路を定
め、群中の他の経路の各々に対して、基準の経路との信
号伝搬遅延時間の差を求め、その差を所望の値以下にす
るための修正値を算出する段階と、レイアウトパターン
中の全ての遅延用マクロセルのパターンを、その遅延用
マクロセルの遅延時間に、その遅延用マクロ七〜が含1
れる経路に対する修正値を加えた遅延時間を持つ他の遅
延用マクロセルのパターンで置き換える段階とから成る
。
の信号伝搬経路から戒り、各々の経路での信号伝搬遅延
時間の最大値と最小値との差が許容範囲内に収まること
を必要とする信号伝搬経路群を一つ以上含む集積回路の
レイアウト設計方法で、予め遅延用マクロセルとして、
大きさ、入出力端子の位置が等しく、遅延時間の異る複
数の、遅延機能を持つマクロセルを用意してかく段階と
、その遅延用マクロセルの一つを、回路の素子間接続情
報中で、上記の信号伝搬経路群に含オれる全での経路の
終端の端子とその直前の端子との接続関係中に挿入する
段階と、その結果、変更された素子間接続情報に従って
レイアウトパターンを生成する段階と、レイアウトパタ
ーンから、各経路での信号伝搬遅延時間を求める段階と
、各々の信号伝搬経路群について、基準となる経路を定
め、群中の他の経路の各々に対して、基準の経路との信
号伝搬遅延時間の差を求め、その差を所望の値以下にす
るための修正値を算出する段階と、レイアウトパターン
中の全ての遅延用マクロセルのパターンを、その遅延用
マクロセルの遅延時間に、その遅延用マクロ七〜が含1
れる経路に対する修正値を加えた遅延時間を持つ他の遅
延用マクロセルのパターンで置き換える段階とから成る
。
本発明によれば、レイアウトパターン生成前に、素子間
接続情報中で遅延用マクロセルを挿入した信号伝搬経路
に対して、レイアウトパターン生e、後に、その遅延用
マクロセルのパターンヲ、予め用意した、同じ大きさで
同じ位置に入出力端子を持つ他の遅延用マクロセルのパ
ターンと置換することにより、信号伝搬遅延時間の変更
を、レイアウトパターンの生成後に、他の信号線のレイ
アウトパターンを変更することなく行える。そのため、
遅延用マクロセルを挿入した信号伝搬経路の遅延時間の
差を調整することも容易である。
接続情報中で遅延用マクロセルを挿入した信号伝搬経路
に対して、レイアウトパターン生e、後に、その遅延用
マクロセルのパターンヲ、予め用意した、同じ大きさで
同じ位置に入出力端子を持つ他の遅延用マクロセルのパ
ターンと置換することにより、信号伝搬遅延時間の変更
を、レイアウトパターンの生成後に、他の信号線のレイ
アウトパターンを変更することなく行える。そのため、
遅延用マクロセルを挿入した信号伝搬経路の遅延時間の
差を調整することも容易である。
〔実施例J
以下、本発明の一実施例として、クロック・スキューを
一定の制限内に納めることを可能とする、ゲートアレイ
の自動レイアウト設計アルゴリズムについて図面を用い
て説明する。
一定の制限内に納めることを可能とする、ゲートアレイ
の自動レイアウト設計アルゴリズムについて図面を用い
て説明する。
第1図ら)は、被設計回路の論理図の例の一部でクロッ
ク信号の伝搬経路部分のみを示している。
ク信号の伝搬経路部分のみを示している。
クロック信号はクロック信号入力端子lに入力され、バ
ッファ2を何段か用いて分配され、各ラッチ3のクロッ
ク信号入力端子4に供給されろうこのときの各ラッチま
でのクロック信号の伝搬遅延時間は、バッファでの遅延
時間と配線経路での伝搬遅延時間との和で表わされるが
、各ラッチ3までの配線パターンの違いなどにより、遅
延時間にはばらつきが生じる。
ッファ2を何段か用いて分配され、各ラッチ3のクロッ
ク信号入力端子4に供給されろうこのときの各ラッチま
でのクロック信号の伝搬遅延時間は、バッファでの遅延
時間と配線経路での伝搬遅延時間との和で表わされるが
、各ラッチ3までの配線パターンの違いなどにより、遅
延時間にはばらつきが生じる。
このような回路に対して、第1図(b)のように論理図
を変更し、遅延用素子5を各ラッチ3とその直前のバッ
ファ2との間に挿入する。このような論理図に基づいて
、レイアウトパターンを生成する。
を変更し、遅延用素子5を各ラッチ3とその直前のバッ
ファ2との間に挿入する。このような論理図に基づいて
、レイアウトパターンを生成する。
遅延用素子としては、第2図(a)〜(ff)に示すよ
うなセルを用意する。これらは、一定の遅延時間を持つ
素子(この場合はOR回路6)を数個直列に並べたもの
であり、大きさ、入力端子7の位置、出力端子8の位置
を等しくしである。但し、論理図上では、遅延用素子は
1種類のみ用意し、そのセルのパターンは第2図伽)を
生成するものとする。
うなセルを用意する。これらは、一定の遅延時間を持つ
素子(この場合はOR回路6)を数個直列に並べたもの
であり、大きさ、入力端子7の位置、出力端子8の位置
を等しくしである。但し、論理図上では、遅延用素子は
1種類のみ用意し、そのセルのパターンは第2図伽)を
生成するものとする。
全体のレイアウトパターン生成を自動配置配線プログラ
ムにより行った後、クロック信号入力端子1から各ラッ
チ3に至る経路での信号伝搬遅延時間を、レイアウトパ
ターンから算出する。
ムにより行った後、クロック信号入力端子1から各ラッ
チ3に至る経路での信号伝搬遅延時間を、レイアウトパ
ターンから算出する。
次に、最もクロック信号の伝搬遅延時間の長い経路の遅
延時間を基準とし、それ以外の経路に含まれる遅延用素
子5の各々に対して、基準の遅延時間と、その経路での
遅延時間との差を求め、それに遅延用素子のパターン(
a)の遅延時間を加えた時間を求める。その時間を越え
ない範囲で最も遅延時間の長いパターンを第2図(a)
〜(f′)より求め、(a)と置換する。
延時間を基準とし、それ以外の経路に含まれる遅延用素
子5の各々に対して、基準の遅延時間と、その経路での
遅延時間との差を求め、それに遅延用素子のパターン(
a)の遅延時間を加えた時間を求める。その時間を越え
ない範囲で最も遅延時間の長いパターンを第2図(a)
〜(f′)より求め、(a)と置換する。
以上の処理により、クロック・スキューは各遅延用素子
パターンの遅延時間の差以下にかさえることができる。
パターンの遅延時間の差以下にかさえることができる。
処理全体のフローチャートを第3図に示す。
なお、遅延用素子としては、一定の遅延時間を持つ素子
を直列に並べたものでなくても、異なる遅延時間を有し
、大きさ、入出力端子の位置が同一であればよいので、
論理が同一で、駆動能力など、信号伝搬遅延時間を左右
する特性が異なる素子を用いる方法もある。例えば図2
(b)と同様に。
を直列に並べたものでなくても、異なる遅延時間を有し
、大きさ、入出力端子の位置が同一であればよいので、
論理が同一で、駆動能力など、信号伝搬遅延時間を左右
する特性が異なる素子を用いる方法もある。例えば図2
(b)と同様に。
R素子を用いる場合でも、oR素子をWII或する各々
のトランジスタを、ソース、ゲート、ドレインの各々の
端子どうしを接続した複数のトランジスタにすることに
より負荷の駆動能力を変えることができる。並列接続す
るトランジスタ数の違うセルを複数用意することで、同
じ一段の。R素子でも遅延時間の異るセルができるので
、遅延用素子として使用できる。
のトランジスタを、ソース、ゲート、ドレインの各々の
端子どうしを接続した複数のトランジスタにすることに
より負荷の駆動能力を変えることができる。並列接続す
るトランジスタ数の違うセルを複数用意することで、同
じ一段の。R素子でも遅延時間の異るセルができるので
、遅延用素子として使用できる。
以上に示したように、この発明によれば、信号の伝搬遅
延時間のばらつきを一定の制限以下にかさえることを必
要とする集積回路のレイアウト設計が、素子間接続情報
の変更と、レイアウトパターンからの遅延時間の算出と
、セルのレイアウトパターンの置換の処理を、従来のレ
イアウト設計の処理に付加するだけで実現できる。その
ため設計期間、コストを増大させることなく、自動レイ
アウト設計にも適用可能である。
延時間のばらつきを一定の制限以下にかさえることを必
要とする集積回路のレイアウト設計が、素子間接続情報
の変更と、レイアウトパターンからの遅延時間の算出と
、セルのレイアウトパターンの置換の処理を、従来のレ
イアウト設計の処理に付加するだけで実現できる。その
ため設計期間、コストを増大させることなく、自動レイ
アウト設計にも適用可能である。
第1図は、この発明の一実施例を示す論理図、第2図は
遅延用素子の内部回路の例を模式的に示した図、第3図
は、ゲートアレイの自動レイアウト設計のフローチーヤ
ード、第4図は従来の方法の一つである、人手による配
置配線結果修正方法を説明するための図であう、第5図
は、従来の方法のもう1つの方法である、クロック信号
線の配線パターンの一部を、予めチップ上に設けてかぐ
方法にかいて用いられる、配線パターンの一例を示した
図である。 図中、1はクロック信号入力端子、2はバッファ、3は
ラッチ、4はラッチのクロック端子、5は遅延用素子、
6は遅延用素子を構成する。R回路、7は遅延用素子の
入力端子、8は遅延用素子の出力端子、9はクロック信
号入力端子、lOはI10バッファ、11はバッファ、
12はラッチ、13はラッチのクロック端子、14は半
導体集積回路の基板、15は分割された配置配線領域の
ブロック、16はクロック入力端子、17はクロック信
号分配回路、18は予め設けられたクロック信号線の配
線パターンである。 なか、各図中同一符号は同−又は相当部分を示す。
遅延用素子の内部回路の例を模式的に示した図、第3図
は、ゲートアレイの自動レイアウト設計のフローチーヤ
ード、第4図は従来の方法の一つである、人手による配
置配線結果修正方法を説明するための図であう、第5図
は、従来の方法のもう1つの方法である、クロック信号
線の配線パターンの一部を、予めチップ上に設けてかぐ
方法にかいて用いられる、配線パターンの一例を示した
図である。 図中、1はクロック信号入力端子、2はバッファ、3は
ラッチ、4はラッチのクロック端子、5は遅延用素子、
6は遅延用素子を構成する。R回路、7は遅延用素子の
入力端子、8は遅延用素子の出力端子、9はクロック信
号入力端子、lOはI10バッファ、11はバッファ、
12はラッチ、13はラッチのクロック端子、14は半
導体集積回路の基板、15は分割された配置配線領域の
ブロック、16はクロック入力端子、17はクロック信
号分配回路、18は予め設けられたクロック信号線の配
線パターンである。 なか、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 複数の信号伝搬経路を要素とし、各々の信号伝搬経路に
おける信号伝搬遅延時間のうち、最大値と最小値との差
が、所望の値以下に納まることを必要とする信号伝搬経
路群を一以上含む集積回路のレイアウト設計において、 遅延用素子としての機能を有し、大きさ、入出力端子の
位置が等しく、遅延時間が各々異る複数の遅延用マクロ
セルを予め用意する段階と、該集積回路の素子間接続情
報中で該信号伝搬経路の全ての要素に対して、その経路
の終点に相当する端子と、それに接続する経路中の他の
端子との接続関係を切り離して、その間に該遅延用マク
ロセルを挿入して素子間接続情報を変更する段階と、 変更後の素子間接続情報に基づいて、レイアウトパター
ン情報を生成する段階と、 生成されたレイアウトパターン情報より、該信号伝搬経
路群中の各信号伝搬経路における信号伝搬遅延時間を算
出する段階と、 各々の該信号伝搬経路群に対して、群中の一つの信号伝
搬経路を基準とし、群中の他の信号伝搬経路の各々につ
いて、基準の信号伝搬経路との信号伝搬遅延時間の差を
計算し、その差を所望の値以下にするための修正値を算
出する段階と、レイアウトパターン情報中の遅延用マク
ロセルの各々に対して、その遅延用マクロセルの遅延時
間と、前段階で算出した、その遅延用マクロセルが含ま
れる信号伝搬経路に対する信号伝搬遅延時間の修正値と
の和に相当する遅延時間を持つ他の遅延用マクロセルと
の交換を行い、レイアウトパターン情報を変更する段階
とを備えた集積回路のレイアウト設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1222225A JPH0384951A (ja) | 1989-08-29 | 1989-08-29 | 集積回路のレイアウト設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1222225A JPH0384951A (ja) | 1989-08-29 | 1989-08-29 | 集積回路のレイアウト設計方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0384951A true JPH0384951A (ja) | 1991-04-10 |
Family
ID=16779080
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1222225A Pending JPH0384951A (ja) | 1989-08-29 | 1989-08-29 | 集積回路のレイアウト設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0384951A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06215071A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | クロック配線設計装置 |
DE19749599C2 (de) * | 1997-03-03 | 2001-08-09 | Mitsubishi Electric Corp | Takttreiberschaltung und integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen |
DE19749600C2 (de) * | 1997-03-03 | 2001-08-09 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen wie ein Gate-Array oder ein eingebettetes Zellen-Array (embedded cell array ECA), und im einzelnen eine in der integrierten Halbleiterschaltungseinrichtung vorgesehene Takttreiberschaltung |
US7857574B2 (en) | 2006-10-23 | 2010-12-28 | Seiko Epson Corporation | Media processor |
JP2012195751A (ja) * | 2011-03-16 | 2012-10-11 | Seiko Epson Corp | 半導体集積回路 |
-
1989
- 1989-08-29 JP JP1222225A patent/JPH0384951A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06215071A (ja) * | 1993-01-14 | 1994-08-05 | Nec Corp | クロック配線設計装置 |
DE19749599C2 (de) * | 1997-03-03 | 2001-08-09 | Mitsubishi Electric Corp | Takttreiberschaltung und integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen |
DE19749600C2 (de) * | 1997-03-03 | 2001-08-09 | Mitsubishi Electric Corp | Integrierte Halbleiterschaltungseinrichtung mit Makrozellenlayoutbereichen wie ein Gate-Array oder ein eingebettetes Zellen-Array (embedded cell array ECA), und im einzelnen eine in der integrierten Halbleiterschaltungseinrichtung vorgesehene Takttreiberschaltung |
US7857574B2 (en) | 2006-10-23 | 2010-12-28 | Seiko Epson Corporation | Media processor |
JP2012195751A (ja) * | 2011-03-16 | 2012-10-11 | Seiko Epson Corp | 半導体集積回路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4701778A (en) | Semiconductor integrated circuit having overlapping circuit cells and method for designing circuit pattern therefor | |
US7017132B2 (en) | Methodology to optimize hierarchical clock skew by clock delay compensation | |
JP2509755B2 (ja) | 半導体集積回路製造方法 | |
JP2001332693A (ja) | バッファ回路ブロック及びこれを用いた半導体集積回路装置の設計方法 | |
JP3256597B2 (ja) | 自動配置設計方法および自動配置設計装置 | |
JPH0384951A (ja) | 集積回路のレイアウト設計方法 | |
JPH09181187A (ja) | 集積回路のクロック配線設計法 | |
JP3198999B2 (ja) | スキャンパス回路のクロックツリー形成方法 | |
JPS6369262A (ja) | 半導体集積回路 | |
JP3008849B2 (ja) | 半導体集積回路の設計方法および装置 | |
JP2952085B2 (ja) | クロック信号分配配線用のクラスタ生成方法 | |
JP2000035832A (ja) | 半導体集積回路及びそのクロック分配方法 | |
JP3017038B2 (ja) | 半導体集積回路の設計方式 | |
JPH03175720A (ja) | 半導体集積回路 | |
JPH04372169A (ja) | マスタスライスlsi | |
JPH03257949A (ja) | 遅延回路 | |
JP3104746B2 (ja) | クロックツリーレイアウト装置 | |
JP2786017B2 (ja) | 半導体集積回路の製造方法 | |
JP2005116793A (ja) | 半導体集積回路及びそのクロック配線方法 | |
JPH0574940A (ja) | 半導体集積回路 | |
JPH02191361A (ja) | 集積回路 | |
JPH0417354A (ja) | 半導体集積回路の自動配置配線システム | |
JP2002076125A (ja) | 半導体集積回路のレイアウト設計方法 | |
JP2004207530A (ja) | 半導体集積回路及びそのレイアウト設計方法 | |
JP2002124651A (ja) | 半導体装置の製造方法 |