JP3001836B2 - Digital phase locked loop - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】この発明は、同一クロック源
から供給されるシステムクロックによって動作する複数
の回路間、基板間および装置間のデータ伝送で、データ
信号のみを伝送し、システムクロックによって伝送され
たデータ信号のデータ識別を行うディジタル位相同期回
路（Ｄｉｇｉｔａｌ Ｐｈａｓｅ Ｌｏｃｋ Ｌｏｏｐ
回路、以下、ＤＰＬＬ回路と呼ぶ）に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data transmission between a plurality of circuits, boards, and devices which are operated by a system clock supplied from the same clock source. Digital Phase Lock Loop (Digital Phase Lock Loop)
Circuit, hereinafter referred to as a DPLL circuit).

【０００２】[0002]

【従来の技術】図１５は例えば、電子情報通信学会技術
報告書ＳＳＥ８８−２８「広帯域ＩＳＤＮ １５０Ｍｂ
／ｓビット同期方式の検討」の従来のビット同期回路に
示された、従来のＤＰＬＬ回路を示すブロック図であ
る。このＤＰＬＬ回路は、同一クロック源から供給され
るクロックによって動作する複数の回路間、基板間およ
び装置間を伝送されたデータ信号１を遅延させる可変遅
延回路３と、システムクロック２を基準として、可変遅
延回路３によって遅延されたデータ信号１の位相を比較
する位相比較回路１５と、位相比較回路１５の位相比較
結果をもとに可変遅延回路３の遅延量を制御する遅延制
御回路７と、可変遅延回路３によって遅延されたデータ
信号１をシステムクロック２によって識別し識別データ
１０を出力するデータ識別回路９とにより構成される。2. Description of the Related Art FIG. 15 shows, for example, IEICE Technical Report SSE88-28 "Broadband ISDN 150 Mb".
FIG. 10 is a block diagram showing a conventional DPLL circuit shown in the conventional bit synchronization circuit in “Study of / s bit synchronization method”. This DPLL circuit includes a variable delay circuit 3 for delaying a data signal 1 transmitted between a plurality of circuits, boards, and devices, which are operated by a clock supplied from the same clock source, and a variable delay circuit 3 based on a system clock 2. A phase comparison circuit 15 for comparing the phase of the data signal 1 delayed by the delay circuit 3, a delay control circuit 7 for controlling the delay amount of the variable delay circuit 3 based on the phase comparison result of the phase comparison circuit 15, A data identification circuit 9 for identifying the data signal 1 delayed by the delay circuit 3 by the system clock 2 and outputting identification data 10.

【０００３】次に動作について説明する。同一クロック
源から供給されるクロックによって動作する複数の回路
間、基板間および装置間を伝送されたデータ信号１は、
可変遅延回路３によって遅延される。位相比較回路１５
は、そのクロック源からのシステムクロック２を基準と
して、可変遅延回路３によって遅延されたデータ信号１
の位相を比較する。位相比較回路１５の位相比較結果を
もとに、遅延制御回路７は、データ識別回路９で最適な
位相関係で伝送されたデータ信号１を識別できるように
可変遅延回路３の遅延量を制御する。このような制御が
行われることにより、複数の回路間、基板間および装置
間を伝送されたデータ信号１の位相に変動が生じた場合
においても、データ識別回路９で最適な遅延量のデータ
信号をシステムクロック２で識別することが可能とな
る。Next, the operation will be described. A data signal 1 transmitted between a plurality of circuits, boards, and devices operated by a clock supplied from the same clock source,
Delayed by the variable delay circuit 3. Phase comparison circuit 15
Is the data signal 1 delayed by the variable delay circuit 3 with respect to the system clock 2 from the clock source.
Are compared. Based on the phase comparison result of the phase comparison circuit 15, the delay control circuit 7 controls the delay amount of the variable delay circuit 3 so that the data identification circuit 9 can identify the data signal 1 transmitted with the optimal phase relationship. . By performing such control, even if the phase of the data signal 1 transmitted between a plurality of circuits, between substrates, and between devices varies, the data signal having the optimum amount of delay in the data identification circuit 9 can be obtained. Can be identified by the system clock 2.

【０００４】[0004]

【発明が解決しようとする課題】従来のＤＰＬＬ回路は
以上のように構成されているので、複数の回路間、基板
間および装置間を伝送されるデータ信号１の位相進みま
たは位相遅れが可変遅延回路３の可変遅延範囲より大き
い場合、可変遅延回路３の遅延量に不足が生じ、データ
識別回路９において伝送されたデータ信号を誤りなく識
別することができないという課題があった。Since the conventional DPLL circuit is configured as described above, the phase advance or phase delay of the data signal 1 transmitted between a plurality of circuits, between substrates and between devices is variable delay. When the delay time is larger than the variable delay range of the circuit 3, the delay amount of the variable delay circuit 3 becomes insufficient, and the data signal transmitted in the data identification circuit 9 cannot be identified without error.

【０００５】この発明は上記のような課題を解決するた
めになされたもので、複数の回路間、基板間および装置
間を伝送されるデータ信号の、位相進みまたは位相遅れ
が可変遅延回路の可変遅延範囲より大きい場合において
も、伝送されたデータ信号を誤りなく識別できるＤＰＬ
Ｌ回路を得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and the phase advance or phase delay of a data signal transmitted between a plurality of circuits, between boards, and between devices is variable in a variable delay circuit. A DPL that can identify transmitted data signals without errors even when the delay range is longer than the delay range.
It is intended to obtain an L circuit.

【０００６】[0006]

【課題を解決するための手段】請求項１記載の発明に係
るＤＰＬＬ回路は、それが第２の同期クロックに同期す
るかデータ信号に同期するかを選択して、選択された信
号に同期した第１の同期クロックを出力する第１の同期
回路と、それが第１の同期クロックに同期するかデータ
信号に同期するかを選択して、選択された信号に同期し
た第２の同期クロックを出力する第２の同期回路と、デ
ータ信号に同期している第１もしくは第２の同期回路が
出力する第１および第２の同期クロックを選択するクロ
ック選択回路と、クロック選択回路で選択されたクロッ
クでデータ信号のデータ識別を行うデータ識別回路とを
有し、これら第１および第２の同期回路の一方がデータ
信号に同期しているとき、それが出力している同期クロ
ックに対するデータ信号の位相遅れが所定限界値を超え
たことを検出すると、他方の同期回路において、相手系
の同期クロックより進んだ位相に同期するように自身の
出力する同期クロックを制御して同期クロックの切り換
えを行い、その識別クロックを用いてデータ信号に同期
をとるようにしたものである。According to a first aspect of the present invention, there is provided a DPLL circuit which selects whether it synchronizes with a second synchronous clock or a data signal, and synchronizes with the selected signal. A first synchronization circuit for outputting a first synchronization clock, and selecting whether the first synchronization circuit synchronizes with the first synchronization clock or the data signal, and outputting a second synchronization clock synchronized with the selected signal; A second synchronization circuit for outputting, a clock selection circuit for selecting first and second synchronization clocks output by the first or second synchronization circuit synchronized with the data signal, and a clock selection circuit for selecting the first and second synchronization clocks. A data discriminating circuit for discriminating a data signal by a clock, and when one of the first and second synchronizing circuits is synchronized with the data signal, a data corresponding to a synchronizing clock outputted from the circuit. When it is detected that the phase delay of the signal has exceeded the predetermined limit value, the other synchronous circuit controls the synchronous clock output from itself to synchronize with the phase advanced from the synchronous clock of the other system, thereby switching the synchronous clock. And synchronizes with the data signal using the identification clock.

【０００７】請求項２記載の発明に係るＤＰＬＬ回路
は、それが第２の同期クロックに同期するかデータ信号
に同期するかを選択して、選択された信号に同期した第
１の同期クロックを出力する第１の同期回路と、それが
第１の同期クロックに同期するかデータ信号に同期する
かを選択して、選択された信号に同期した第２の同期ク
ロックを出力する第２の同期回路と、データ信号に同期
している第１もしくは第２の同期回路が出力する第１お
よび第２の同期クロックを選択するクロック選択回路
と、クロック選択回路で選択されたクロックでデータ信
号のデータ識別を行うデータ識別回路とを有し、これら
第１および第２の同期回路の一方がデータ信号に同期し
ているとき、それが出力している同期クロックに対する
データ信号の位相進みが所定限界値を超えたことを検出
すると、他方の同期回路において、相手系の同期クロッ
クより遅れた位相に同期するように自身の出力する同期
クロックを制御して同期クロックの切り換えを行い、そ
の識別クロックを用いてデータ信号に同期をとるように
したものである。The DPLL circuit according to the second aspect of the present invention selects whether it synchronizes with a second synchronization clock or a data signal, and outputs the first synchronization clock synchronized with the selected signal. A first synchronizing circuit for outputting, and a second synchronizing circuit for selecting whether it synchronizes with the first synchronizing clock or the data signal and outputting a second synchronizing clock synchronized with the selected signal; Circuit, a clock selection circuit for selecting first and second synchronization clocks output by the first or second synchronization circuit synchronized with the data signal, and data of the data signal based on the clock selected by the clock selection circuit. A data identification circuit for performing identification, and when one of the first and second synchronization circuits is synchronized with the data signal, the phase advance of the data signal with respect to the synchronization clock output from the data synchronization circuit When it is detected that the predetermined limit value has been exceeded, the other synchronous circuit controls the synchronous clock output by itself so as to synchronize with the phase delayed from the synchronous clock of the partner system, and switches the synchronous clock. The data signal is synchronized using a clock.

【０００８】請求項３記載の発明に係るＤＰＬＬ回路
は、第１の同期回路と第２の同期回路に、第１および第
２のデータ位相比較回路による位相比較結果と、第１お
よび第２のクロック位相比較回路による位相比較結果の
一方を選択する第１および第２の選択回路を持たせ、シ
ステムクロックを遅延させて第１および第２の同期クロ
ックを生成する第１および第２の可変遅延回路と、当該
第１および第２の可変遅延回路の遅延量を、第１および
第２の選択回路で選択された位相比較結果に応じて制御
する第１および第２の遅延制御回路とを、第１および第
２の同期回路がデータ信号に同期する場合とクロックに
同期する場合とで共用するようにしたものである。According to a third aspect of the present invention, in the DPLL circuit, the first synchronization circuit and the second synchronization circuit are provided with a phase comparison result obtained by the first and second data phase comparison circuits and a first and second data phase comparison circuit. First and second variable delays for providing first and second selection circuits for selecting one of the phase comparison results by the clock phase comparison circuit and delaying a system clock to generate first and second synchronization clocks A circuit and first and second delay control circuits for controlling the delay amounts of the first and second variable delay circuits in accordance with the phase comparison results selected by the first and second selection circuits, The first and second synchronizing circuits are commonly used when synchronizing with a data signal and when synchronizing with a clock.

【０００９】請求項４記載の発明に係るＤＰＬＬ回路
は、第１および第２の選択回路で選択された位相比較結
果を、サンプリングする第１および第２のサンプリング
回路にてｎクロック周期でサンプリングし、サンプリン
グされた位相比較結果に基づいて、第１および第２の遅
延制御回路がｎクロック周期で第１および第２の可変遅
延回路の遅延量を制御するようにしたものである。According to a fourth aspect of the present invention, in the DPLL circuit, the first and second sampling circuits sample the phase comparison result selected by the first and second selection circuits at n clock cycles. The first and second delay control circuits control the delay amounts of the first and second variable delay circuits in n clock cycles based on the sampled phase comparison results.

【００１０】請求項５記載の発明に係るＤＰＬＬ回路
は、第１および第２の保存回路を設けて、第１および第
２のデータ位相比較回路における進み／遅れの位相比較
結果で、かつ０連続または１連続が生じる前の結果を保
存し、その保存された位相比較結果と、第１および第２
のクロック位相比較回路の位相比較結果の一方を、第１
および第２の選択回路で選択して第１および第２のサン
プリング回路に入力するようにしたものである。A DPLL circuit according to a fifth aspect of the present invention is provided with a first and a second storage circuit, wherein the first and second data phase comparison circuits use the result of the leading / lagging phase comparison and have 0 continuous values. Or storing the result before the occurrence of one series, and comparing the stored phase comparison result with the first and second sequences.
One of the phase comparison results of the clock phase comparison circuit of
And a second selection circuit to select and input the signals to the first and second sampling circuits.

【００１１】請求項６記載の発明に係るＤＰＬＬ回路
は、第１および第２の判定回路を設けて、第１および第
２のデータ位相比較回路の位相比較結果をｎクロック周
期で多数決判定し、その判定された位相比較結果と、第
１および第２のクロック位相比較回路の位相比較結果の
一方を、第１および第２の選択回路で選択して第１およ
び第２のサンプリング回路に入力するようにしたもので
ある。A DPLL circuit according to a sixth aspect of the present invention is provided with first and second determination circuits, and determines a majority of the phase comparison results of the first and second data phase comparison circuits in n clock cycles. One of the determined phase comparison result and the phase comparison result of the first and second clock phase comparison circuits is selected by the first and second selection circuits and input to the first and second sampling circuits. It is like that.

【００１２】請求項７記載の発明に係るＤＰＬＬ回路
は、第１および第２の選択回路で選択された位相比較結
果を、第１および第２の判定回路にてｎクロック周期で
多数決判定し、その判定された位相比較結果を第１およ
び第２のサンプリング回路に入力してｎクロック周期で
サンプリングして、そのサンプリング結果をもとに第１
および第２の遅延制御回路が、ｎクロック周期で第１お
よび第２の可変遅延回路の遅延量を制御するようにした
ものである。In the DPLL circuit according to the present invention, the first and second decision circuits make a majority decision of the phase comparison results selected by the first and second selection circuits at n clock cycles, The determined phase comparison result is input to the first and second sampling circuits, sampled at n clock cycles, and the first
And a second delay control circuit controls the delay amounts of the first and second variable delay circuits in n clock cycles.

【００１３】請求項８記載の発明に係るＤＰＬＬ回路
は、クロック選択回路が出力する識別クロックとデータ
信号との位相を比較する１つのデータ位相比較回路に
て、第１のデータ位相比較回路と第２のデータ位相比較
回路を代替し、このデータ位相比較回路の出力するデー
タ位相比較結果を第１の選択回路および第２の選択回路
に入力して、この第１および第２の選択回路の選択した
位相比較結果に基づいて、第１の遅延制御回路および第
２の遅延制御回路で第１および第２の可変遅延回路の遅
延量を制御するようにしたものである。According to another aspect of the present invention, there is provided a DPLL circuit comprising a first data phase comparison circuit and a first data phase comparison circuit for comparing the phases of an identification clock output from a clock selection circuit and a data signal. 2 in place of the data phase comparison circuit, and inputs the data phase comparison result output from the data phase comparison circuit to the first selection circuit and the second selection circuit to select the first and second selection circuits. The first delay control circuit and the second delay control circuit control the delay amounts of the first and second variable delay circuits based on the result of the phase comparison.

【００１４】請求項９記載の発明に係るＤＰＬＬ回路
は、クロック選択回路が出力する識別クロックとデータ
信号との位相を比較する１つのデータ位相比較回路に
て、第１のデータ位相比較回路と第２のデータ位相比較
回路を代替するとともに、このデータ位相比較回路にお
ける進み／遅れの位相比較結果で、かつ０連続または１
連続が生じる前の位相比較結果を保存する保存回路に
て、第１の保存回路と第２の保存回路を代替し、この保
存回路に保存された位相比較結果を第１の選択回路およ
び第２の選択回路に入力して、この第１および第２の選
択回路の選択した位相比較結果に基づいて、第１の遅延
制御回路および第２の遅延制御回路で第１および第２の
可変遅延回路の遅延量を制御するようにしたものであ
る。According to a ninth aspect of the present invention, there is provided a DPLL circuit, wherein the first data phase comparison circuit and the first data phase comparison circuit compare one phase between the identification clock output from the clock selection circuit and the data signal. 2 in place of the data phase comparison circuit, and the result of the phase comparison of the lead / lag in the data phase comparison circuit, and 0 continuous or 1
A storage circuit for storing a phase comparison result before the occurrence of continuation replaces the first storage circuit and the second storage circuit, and stores the phase comparison result stored in the storage circuit in a first selection circuit and a second storage circuit. And the first and second variable delay circuits in the first and second delay control circuits based on the phase comparison results selected by the first and second selector circuits. Is controlled.

【００１５】請求項１０記載の発明に係るＤＰＬＬ回路
は、クロック選択回路が出力する識別クロックとデータ
信号との位相を比較する１つのデータ位相比較回路に
て、第１のデータ位相比較回路と第２のデータ位相比較
回路を代替するとともに、このデータ位相比較回路の位
相比較結果をｎクロック周期で多数決判定する判定回路
にて、第１の判定回路と第２の判定回路を代替し、この
判定回路で判定された位相比較結果を第１の選択回路お
よび第２の選択回路に入力して、この第１および第２の
選択回路の選択した位相比較結果に基づいて、第１の遅
延制御回路および第２の遅延制御回路で第１および第２
の可変遅延回路の遅延量を制御するようにしたものであ
る。A DPLL circuit according to a tenth aspect of the present invention is the DPLL circuit, wherein the first data phase comparison circuit and the first data phase comparison circuit compare the phases of the identification clock output from the clock selection circuit and the data signal. 2 is replaced by a data decision circuit, and a decision circuit which makes a majority decision on the phase comparison result of this data phase comparison circuit in n clock cycles is substituted for the first decision circuit and the second decision circuit. The phase comparison result determined by the circuit is input to a first selection circuit and a second selection circuit, and a first delay control circuit is provided based on the phase comparison results selected by the first and second selection circuits. And the second and third delay control circuits
The variable delay circuit of FIG.

【００１６】請求項１１記載の発明に係るＤＰＬＬ回路
は、第１および第２の同期回路のそれぞれに、その回路
動作を禁止する回路動作禁止手段を持たせ、一方の同期
回路がデータ信号に同期するように制御を開始してか
ら、その同期回路において同期クロックに対するデータ
信号の位相進み／位相遅れが所定限界値をこえ、もう一
方の同期回路がその同期クロックより進んだ／遅れた位
相に同期するように制御を開始するまでの期間は、回路
動作禁止手段にてシステムクロックの入力を禁止するこ
とにより、もう一方の同期回路の回路動作を禁止するも
のである。In the DPLL circuit according to the present invention, each of the first and second synchronous circuits has a circuit operation inhibiting means for inhibiting the circuit operation, and one of the synchronous circuits synchronizes with the data signal. After the control is started, the phase advance / phase lag of the data signal with respect to the synchronous clock in the synchronous circuit exceeds a predetermined limit value, and the other synchronous circuit synchronizes with the phase advanced / delayed from the synchronous clock. During the period until the control is started, the circuit operation prohibition means prohibits the input of the system clock, thereby prohibiting the circuit operation of the other synchronous circuit.

【００１７】請求項１２記載の発明に係るＤＰＬＬ回路
は、第１および第２の同期回路のそれぞれに、その回路
動作を禁止する回路動作禁止手段と、第１あるいは第２
のデータ位相比較回路の動作を禁止する位相比較禁止手
段とを持たせ、一方の同期回路がデータ信号に同期する
ように制御を開始してから、その同期回路において同期
クロックに対するデータ信号の位相進み／位相遅れが所
定限界値をこえ、もう一方の同期回路がその同期クロッ
クより進んだ／遅れた位相に同期するように制御を開始
するまでの期間は、回路動作禁止手段でシステムクロッ
クの入力を禁止することにより、また、その後、もう一
方の同期回路がその同期クロックより進んだ／遅れた位
相に同期するように制御している期間は、位相比較禁止
手段で同期クロックの入力を禁止することにより、もう
一方の同期回路のデータ位相比較回路の動作を禁止する
ものである。A DPLL circuit according to a twelfth aspect of the present invention is characterized in that each of the first and second synchronous circuits has a circuit operation inhibiting means for inhibiting the circuit operation, and a first or second synchronous circuit.
And a phase comparison prohibiting means for prohibiting the operation of the data phase comparison circuit, and starting control so that one of the synchronization circuits synchronizes with the data signal, and then, in the synchronization circuit, advances the phase of the data signal with respect to the synchronization clock in the synchronization circuit. During the period until the phase delay exceeds the predetermined limit value and the other synchronous circuit starts control so as to synchronize with the phase advanced / delayed from the synchronous clock, input of the system clock is performed by the circuit operation inhibiting means. Prohibiting the input of the synchronous clock by the phase comparison inhibiting means during the period when the other synchronous circuit is controlled so as to synchronize with a phase advanced / lagged from the synchronous clock by prohibiting the synchronous clock. Accordingly, the operation of the data phase comparison circuit of the other synchronous circuit is prohibited.

【００１８】[0018]

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．この発明の実施の形態１は２つの同期回
路を用いて、データ信号の位相遅延または位相進みが可
変遅延回路の可変遅延限範囲より大きくなっても、デー
タ信号１を誤りなく再生できるＤＰＬＬ回路を実現する
ものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below. Embodiment 1 FIG. Embodiment 1 of the present invention provides a DPLL circuit that can reproduce data signal 1 without error even if the phase delay or the phase advance of the data signal is larger than the variable delay limit range of the variable delay circuit using two synchronous circuits. It will be realized.

【００１９】図１はそのようなこの発明の実施の形態１
によるＤＰＬＬ回路の構成を示すブロック図である。図
において、１はデータ信号、２はシステムクロック、３
ａおよび３ｂはシステムクロック２を遅延させる第１お
よび第２の可変遅延回路であり、１７ａおよび１７ｂは
第１および第２の同期クロックで、第１の同期クロック
１７ａは第１の可変遅延回路３ａがシステムクロック２
を遅延させて出力したクロックであり、第２の同期クロ
ック１７ｂは第２の可変遅延回路３ｂがシステムクロッ
ク２を遅延させて出力したクロックである。１１はこの
第１および第２の同期クロックの一方を選択した識別ク
ロックであり、１０はこの識別クロック１１に基づいて
識別された識別データである。FIG. 1 shows such a first embodiment of the present invention.
FIG. 2 is a block diagram showing a configuration of a DPLL circuit according to the first embodiment. In the figure, 1 is a data signal, 2 is a system clock, 3
a and 3b are first and second variable delay circuits for delaying the system clock 2, 17a and 17b are first and second synchronous clocks, and the first synchronous clock 17a is a first variable delay circuit 3a Is system clock 2
And the second synchronous clock 17b is a clock output by the second variable delay circuit 3b with the system clock 2 delayed. Reference numeral 11 denotes an identification clock that selects one of the first and second synchronous clocks, and reference numeral 10 denotes identification data identified based on the identification clock 11.

【００２０】４ａおよび４ｂは第１および第２のデータ
位相比較回路であり、第１のデータ位相比較回路４ａは
第１の可変遅延回路３ａで遅延された第１の同期クロッ
ク１７ａを基準としてデータ信号１との位相を比較し、
第２のデータ位相比較回路４ｂは第２の可変遅延回路３
ｂで遅延された第２の同期クロック１７ｂを基準として
データ信号１との位相を比較する。５ａおよび５ｂは第
１および第２のクロック位相比較回路であり、それぞれ
第１の可変遅延回路３ａの出力する第１の同期クロック
１７ａの位相と第２の可変遅延回路３ｂの出力する第２
の同期クロック１７ｂの位相とを比較する。６ａおよび
６ｂは第１および第２の選択回路であり、第１の選択回
路６ａは第１のデータ位相比較回路４ａの位相比較結果
と第１のクロック位相比較回路５ａの位相比較結果のい
ずれか一方を選択して出力し、第２の選択回路６ｂは第
２のデータ位相比較回路４ｂの位相比較結果と第２のク
ロック位相比較回路５ｂの位相比較結果のいずれかを選
択し出力する。７ａおよび７ｂは第１および第２の遅延
制御回路であり、第１の遅延制御回路７ａは第１の選択
回路６ａで選択された位相比較結果をもとに第１の可変
遅延回路３ａの遅延量を制御し、第２の遅延制御回路７
ｂは第２の選択回路６ｂで選択された位相比較結果をも
とに第２の可変遅延回路３ｂの遅延量を制御する。Reference numerals 4a and 4b denote first and second data phase comparison circuits, respectively. The first data phase comparison circuit 4a stores data based on the first synchronous clock 17a delayed by the first variable delay circuit 3a. Compare the phase with signal 1,
The second data phase comparison circuit 4b includes the second variable delay circuit 3
The phase of the data signal 1 is compared with the second synchronous clock 17b delayed by b. Reference numerals 5a and 5b denote first and second clock phase comparators, respectively, which are the phase of the first synchronous clock 17a output from the first variable delay circuit 3a and the second output from the second variable delay circuit 3b.
With the phase of the synchronous clock 17b. Reference numerals 6a and 6b denote first and second selection circuits. The first selection circuit 6a is configured to output one of the phase comparison result of the first data phase comparison circuit 4a and the phase comparison result of the first clock phase comparison circuit 5a. One is selected and output, and the second selection circuit 6b selects and outputs one of the phase comparison result of the second data phase comparison circuit 4b and the phase comparison result of the second clock phase comparison circuit 5b. Reference numerals 7a and 7b denote first and second delay control circuits. The first delay control circuit 7a controls the delay of the first variable delay circuit 3a based on the phase comparison result selected by the first selection circuit 6a. The second delay control circuit 7
b controls the delay amount of the second variable delay circuit 3b based on the phase comparison result selected by the second selection circuit 6b.

【００２１】８はクロック選択回路であり、第１の可変
遅延回路３ａで遅延された第１の同期クロック１７ａ、
または第２の可変遅延回路３ｂで遅延された第２の同期
クロック１７ｂのいずれか一方を選択し、それを識別ク
ロック１１として出力する。９はデータ識別回路であ
り、クロック選択回路８で選択された識別クロック１１
に基づいてデータ信号１のデータ識別を行い、識別デー
タ１０を出力する。１６は制御回路であり、第１および
第２の選択回路６ａ、６ｂとクロック選択回路８の切り
換えを制御するとともに、第１および第２の遅延制御回
路７ａ、７ｂの制御を行う。Reference numeral 8 denotes a clock selection circuit, which is a first synchronous clock 17a delayed by the first variable delay circuit 3a,
Alternatively, one of the second synchronous clocks 17 b delayed by the second variable delay circuit 3 b is selected and output as the identification clock 11. Reference numeral 9 denotes a data identification circuit, which is an identification clock 11 selected by the clock selection circuit 8.
The data identification of the data signal 1 is performed based on the data, and the identification data 10 is output. Reference numeral 16 denotes a control circuit that controls switching between the first and second selection circuits 6a and 6b and the clock selection circuit 8 and controls the first and second delay control circuits 7a and 7b.

【００２２】１８ａおよび１８ｂは第１および第２の同
期回路であり、第１の同期回路１８ａは第１の可変遅延
回路３ａ、第１のデータ位相比較回路４ａ、第１のクロ
ック位相比較回路５ａ、第１の選択回路６ａ、および第
１の遅延制御回路７ａで構成され、第２の同期回路１８
ｂは第２の可変遅延回路３ｂ、第２のデータ位相比較回
路４ｂ、第２のクロック位相比較回路５ｂ、第２の選択
回路６ｂ、および第２の遅延制御回路７ｂで構成されて
いる。Reference numerals 18a and 18b denote first and second synchronization circuits. The first synchronization circuit 18a includes a first variable delay circuit 3a, a first data phase comparison circuit 4a, and a first clock phase comparison circuit 5a. , A first selection circuit 6a, and a first delay control circuit 7a.
b includes a second variable delay circuit 3b, a second data phase comparison circuit 4b, a second clock phase comparison circuit 5b, a second selection circuit 6b, and a second delay control circuit 7b.

【００２３】次に動作について説明する。ここでは、ま
ず第１の同期回路１８ａおよび第２の同期回路１８ｂの
動作から説明する。第１の同期回路１８ａは、第１の可
変遅延回路３ａ、第１のデータ位相比較回路４ａ、およ
び第１の遅延制御回路７ａにてデータ信号１に同期する
回路を構成し、また、第１の可変遅延回路３ａ、第１の
クロック位相比較回路５ａ、および第１の遅延制御回路
７ａにて第２の同期クロック１７ｂに同期する回路を構
成する。この第１の同期回路１８ａがデータ信号１に同
期するか第２の同期クロック１７ｂに同期するかは、第
１の選択回路６ａが制御回路１６の制御によって切り換
える。Next, the operation will be described. Here, the operation of the first synchronization circuit 18a and the second synchronization circuit 18b will be described first. The first synchronization circuit 18a constitutes a circuit synchronized with the data signal 1 by the first variable delay circuit 3a, the first data phase comparison circuit 4a, and the first delay control circuit 7a. The variable delay circuit 3a, the first clock phase comparison circuit 5a, and the first delay control circuit 7a constitute a circuit synchronized with the second synchronization clock 17b. Whether the first synchronization circuit 18a is synchronized with the data signal 1 or the second synchronization clock 17b is switched by the first selection circuit 6a under the control of the control circuit 16.

【００２４】すなわち、第１の選択回路６ａがデータ信
号１に同期する場合、第１のデータ位相比較回路４ａ
は、第１の同期クロック１７ａを基準としてデータ信号
１との位相を比較し、比較結果を第１の選択回路６ａを
経由して第１の遅延制御回路７ａに出力する。第１の遅
延制御回路７ａは、この第１のデータ位相比較回路４ａ
の位相比較結果をもとに、位相差が小さくなるよう第１
の可変遅延回路３ａを制御して、第１の可変遅延回路３
ａがシステムクロック２を遅延させる。この第１の可変
遅延回路３ａからの第１の同期クロック１７ａを第１の
データ位相比較回路４ａに入力することによってフィー
ドバックがかかり、第１の可変遅延回路３ａの出力する
第１の同期クロック１７ａがデータ信号１に同期するよ
うに動作する。That is, when the first selection circuit 6a is synchronized with the data signal 1, the first data phase comparison circuit 4a
Compares the phase with the data signal 1 with reference to the first synchronous clock 17a, and outputs the comparison result to the first delay control circuit 7a via the first selection circuit 6a. The first delay control circuit 7a is connected to the first data phase comparison circuit 4a
Based on the result of the phase comparison, the first
To control the first variable delay circuit 3a.
a delays the system clock 2. By inputting the first synchronous clock 17a from the first variable delay circuit 3a to the first data phase comparing circuit 4a, feedback is applied, and the first synchronous clock 17a output from the first variable delay circuit 3a is applied. Operate in synchronization with the data signal 1.

【００２５】また、第１の選択回路６ａが第２の同期ク
ロック１７ｂに同期する場合、第１のクロック位相比較
回路５ａは、第１の同期クロック１７ａを基準として第
２の同期クロック１７ｂとの位相を比較し、比較結果を
第１の選択回路６ａを経由して第１の遅延制御回路７ａ
に出力する。第１の遅延制御回路７ａは、この第１のク
ロック位相比較回路５ａの位相比較結果をもとに、位相
差が小さくなるよう第１の可変遅延回路３ａを制御し
て、第１の可変遅延回路３ａがシステムクロック２を遅
延させる。この第１の可変遅延回路３ａからの第１の同
期クロック１７ａを第１のクロック位相比較回路５ａに
入力することによってフィードバックがかかり、第１の
可変遅延回路３ａの出力する第１の同期クロック１７ａ
が第２の可変遅延回路３ｂからの第２の同期クロック１
７ｂに同期するように動作する。When the first selection circuit 6a is synchronized with the second synchronization clock 17b, the first clock phase comparison circuit 5a operates with the second synchronization clock 17b based on the first synchronization clock 17a. The phases are compared, and the comparison result is passed through a first selection circuit 6a to a first delay control circuit 7a.
Output to The first delay control circuit 7a controls the first variable delay circuit 3a so as to reduce the phase difference based on the phase comparison result of the first clock phase comparison circuit 5a, and the first variable delay circuit 3a The circuit 3a delays the system clock 2. By inputting the first synchronous clock 17a from the first variable delay circuit 3a to the first clock phase comparing circuit 5a, feedback is applied, and the first synchronous clock 17a output from the first variable delay circuit 3a is applied.
Is the second synchronous clock 1 from the second variable delay circuit 3b.
7b.

【００２６】同様に、第２の同期回路１８ｂは、第２の
可変遅延回路３ｂ、第２のデータ位相比較回路４ｂ、お
よび第２の遅延制御回路７ｂにてデータ信号１に同期す
る回路を構成し、また、第２の可変遅延回路３ｂ、第２
のクロック位相比較回路５ｂ、および第２の遅延制御回
路７ｂにて第１の同期クロック１７ａに同期する回路を
構成する。この第２の同期回路１８ｂがデータ信号１に
同期するか第１の同期クロック１７ａに同期するかは、
第２の選択回路６ｂが制御回路１６の制御によって切り
換える。Similarly, the second synchronizing circuit 18b constitutes a circuit synchronized with the data signal 1 by the second variable delay circuit 3b, the second data phase comparing circuit 4b, and the second delay control circuit 7b. And the second variable delay circuit 3b, the second
The clock phase comparison circuit 5b and the second delay control circuit 7b constitute a circuit synchronized with the first synchronization clock 17a. Whether the second synchronization circuit 18b synchronizes with the data signal 1 or the first synchronization clock 17a depends on whether
The second selection circuit 6b switches under the control of the control circuit 16.

【００２７】すなわち、第２の選択回路６ｂがデータ信
号１に同期する場合、第２のデータ位相比較回路４ｂ
は、第２の同期クロック１７ｂを基準としてデータ信号
１との位相を比較し、比較結果を第２の選択回路６ｂを
経由して第２の遅延制御回路７ｂに出力する。第２の遅
延制御回路７ｂは、この第２のデータ位相比較回路４ｂ
の位相比較結果をもとに、位相差が小さくなるよう第２
の可変遅延回路３ｂを制御して、第２の可変遅延回路３
ｂがシステムクロック２を遅延させる。この第２の可変
遅延回路３ｂからの第２の同期クロック１７ｂを第２の
データ位相比較回路４ｂに入力することによってフィー
ドバックがかかり、第２の可変遅延回路３ｂの出力する
第２の同期クロック１７ｂがデータ信号１に同期するよ
うに動作する。That is, when the second selection circuit 6b is synchronized with the data signal 1, the second data phase comparison circuit 4b
Compares the phase with the data signal 1 based on the second synchronous clock 17b, and outputs the comparison result to the second delay control circuit 7b via the second selection circuit 6b. The second delay control circuit 7b includes a second data phase comparison circuit 4b
Based on the result of the phase comparison
Of the second variable delay circuit 3b
b delays system clock 2. By inputting the second synchronous clock 17b from the second variable delay circuit 3b to the second data phase comparing circuit 4b, feedback is applied, and the second synchronous clock 17b output from the second variable delay circuit 3b is applied. Operate in synchronization with the data signal 1.

【００２８】第１の同期クロック１７ａに同期する場
合、第２のクロック位相比較回路５ｂは、第２の同期ク
ロック１７ｂを基準として第１の同期クロック１７ａと
の位相を比較し、比較結果を第２の選択回路６ｂを経由
して第２の遅延制御回路７ｂに出力する。第２の遅延制
御回路７ｂは、この第２のクロック位相比較回路５ｂの
位相比較結果をもとに、位相差が小さくなるよう第２の
可変遅延回路３ｂを制御して、第２の可変遅延回路３ｂ
がシステムクロック２を遅延させる。この第２の可変遅
延回路３ｂからの第２の同期クロック１７ｂを第２のク
ロック位相比較回路５ｂに出力することによってフィー
ドバックがかかり、第２の可変遅延回路３ｂの出力する
第２の同期クロック１７ｂが第１の可変遅延回路３ａか
らの第１の同期クロック１７ａに同期するように動作す
る。When synchronizing with the first synchronous clock 17a, the second clock phase comparing circuit 5b compares the phase with the first synchronous clock 17a based on the second synchronous clock 17b, and compares the comparison result with the first synchronous clock 17a. The signal is output to the second delay control circuit 7b via the second selection circuit 6b. The second delay control circuit 7b controls the second variable delay circuit 3b based on the phase comparison result of the second clock phase comparison circuit 5b so as to reduce the phase difference, thereby obtaining a second variable delay circuit. Circuit 3b
Delays the system clock 2. By outputting the second synchronous clock 17b from the second variable delay circuit 3b to the second clock phase comparator 5b, feedback is applied, and the second synchronous clock 17b output from the second variable delay circuit 3b is applied. Operate in synchronization with the first synchronous clock 17a from the first variable delay circuit 3a.

【００２９】また、第１の遅延制御回路７ａは、データ
信号１に含まれるジッタによる信号の不確定点を避け、
データ識別回路９がデータ信号１を識別するのに適した
タイミング、例えばデータ信号１の不確定点間の中央に
識別タイミング（データ信号１の識別点）をもたせるよ
う第１の可変遅延回路３ａの遅延量を制御する。Further, the first delay control circuit 7a avoids signal uncertain points due to jitter contained in the data signal 1,
The first variable delay circuit 3a has a timing suitable for the data identification circuit 9 to identify the data signal 1, for example, an identification timing (identification point of the data signal 1) at the center between uncertain points of the data signal 1. Control the amount of delay.

【００３０】そして、第１の遅延制御回路７ａが遅れ過
ぎを検出すると、制御回路１６は、第２の同期クロック
１７ｂが第１の同期クロック１７ａより進んだ位相、例
えば１周期前に同期するように第２の同期回路１８ｂの
第２の遅延制御回路７ｂを制御する。なお、第１の遅延
制御回路７ａが位相進みすぎを検出した場合には、制御
回路１６は、第２の同期クロック１７ｂが第１の同期ク
ロック１７ａより遅れた位相、例えば１周期後に同期す
るように第２の同期回路１８ｂの第２の遅延制御回路７
ｂを制御する。When the first delay control circuit 7a detects an excessive delay, the control circuit 16 causes the second synchronous clock 17b to synchronize with a phase advanced from the first synchronous clock 17a, for example, one cycle earlier. Controls the second delay control circuit 7b of the second synchronization circuit 18b. If the first delay control circuit 7a detects that the phase has advanced too much, the control circuit 16 causes the second synchronous clock 17b to synchronize with a phase delayed from the first synchronous clock 17a, for example, one cycle later. The second delay control circuit 7 of the second synchronization circuit 18b
control b.

【００３１】また、第２の遅延制御回路７ｂは、データ
信号１に含まれるジッタによる信号の不確定点を避け、
データ識別回路９がデータ信号１を識別するのに適した
タイミング、例えばデータ信号１の不確定点間の中央に
識別タイミング（データ信号１の識別点）をもたせるよ
う第２の可変遅延回路３ｂの遅延量を制御する。Further, the second delay control circuit 7b avoids signal uncertainties due to jitter contained in the data signal 1,
The second variable delay circuit 3b has a timing suitable for the data identification circuit 9 to identify the data signal 1, for example, an identification timing (identification point of the data signal 1) at the center between uncertain points of the data signal 1. Control the amount of delay.

【００３２】そして、第２の遅延制御回路７ｂが遅れ過
ぎを検出すると、制御回路１６は、第１の同期クロック
１７ａが第２の同期クロック１７ｂより進んだ位相、例
えば１周期前に同期するように第１の同期回路１８ａの
第１の遅延制御回路７ａを制御する。なお、第２の遅延
制御回路７ｂが位相進みすぎを検出した場合には、制御
回路１６は、第１の同期クロック１７ａが第２の同期ク
ロック１７ｂより遅れた位相、例えば１周期後に同期す
るように第１の同期回路１８ａの第１の遅延制御回路７
ａを制御する。When the second delay control circuit 7b detects that the delay is too late, the control circuit 16 causes the first synchronous clock 17a to synchronize with a phase advanced from the second synchronous clock 17b, for example, one cycle earlier. To control the first delay control circuit 7a of the first synchronization circuit 18a. If the second delay control circuit 7b detects that the phase has advanced too much, the control circuit 16 causes the first synchronous clock 17a to synchronize with a phase delayed from the second synchronous clock 17b, for example, one cycle later. The first delay control circuit 7 of the first synchronization circuit 18a
control a.

【００３３】クロック選択回路８はデータ信号１に同期
している第１の同期回路１８ａまたは第２の同期回路１
８ｂが出力する、第１の同期クロック１７ａあるいは第
２の同期クロック１７ｂを選択して、それを識別クロッ
ク１１として出力する。そして、データ識別回路９は、
このクロック選択回路８で選択された識別クロック１１
に基づいてデータ信号１のデータ識別を行い、識別デー
タ１０を出力する。The clock selection circuit 8 is either a first synchronization circuit 18a or a second synchronization circuit 1 synchronized with the data signal 1.
8b, selects the first synchronous clock 17a or the second synchronous clock 17b, and outputs it as the identification clock 11. Then, the data identification circuit 9
The identification clock 11 selected by the clock selection circuit 8
The data identification of the data signal 1 is performed based on the data, and the identification data 10 is output.

【００３４】次に、動作開始時の初期状態からデータ信
号１に第１の同期回路１８ａが同期したあと、システム
クロック２に対してデータ信号１の遅延が増大し、第１
の同期回路１８ａから第２の同期回路１８ｂへの切り換
え、さらに遅延量が増大すれば、第１の同期回路１８ａ
に切り換えて位相同期追従する過程の動作例を説明す
る。図２はシステムクロック２に対しデータ信号１の位
相が遅れる例について、システムクロック２に対する、
データ信号１、第１および第２の同期クロック１７ａ，
１７ｂのタイミング関係を図示したタイミングチャート
である。なお、ここでは、一例として、第１および第２
の可変遅延回路３ａ、３ｂはシステムクロック２に対し
て０〜２Ｔ（Ｔはシステムクロック２の周期）の範囲で
遅延制御可能とする。Next, after the first synchronization circuit 18a synchronizes with the data signal 1 from the initial state at the start of the operation, the delay of the data signal 1 with respect to the system clock 2 increases,
Is switched from the synchronous circuit 18a to the second synchronous circuit 18b, and if the delay amount further increases, the first synchronous circuit 18a
The operation example of the process of switching to the phase synchronization and following the phase synchronization will be described. FIG. 2 shows an example in which the phase of the data signal 1 is delayed with respect to the system clock 2.
Data signal 1, first and second synchronous clocks 17a,
It is the timing chart which illustrated the timing relationship of 17b. Here, as an example, the first and second
The variable delay circuits 3a and 3b can control the delay of the system clock 2 in a range of 0 to 2T (T is the cycle of the system clock 2).

【００３５】図において、（ａ）はシステムクロック２
に対し第１の同期クロック１７ａが（Ｔ＋α）遅れたタ
イミングで、データ信号１を識別し再生する例を示す。
（ｂ）はデータ信号がβ遅れ、システムクロック２に対
し第１の同期クロック１７ａが（Ｔ＋α＋β）遅れたタ
イミングで、データ信号１を識別し再生する例を示す。
（ｃ）は第２の同期クロック１７ｂを第１の同期クロッ
ク１７ａより進んだ位相、例えば１周期前（α＋β）に
同期させ、同期したら第２の同期クロック１７ｂがシス
テムクロック２に対し（α＋β）遅れたタイミングで、
データ信号１を識別し再生する例を示す。In the figure, (a) shows the system clock 2
On the other hand, an example is shown in which the data signal 1 is identified and reproduced at the timing when the first synchronous clock 17a is delayed by (T + α).
(B) shows an example in which the data signal 1 is identified and reproduced at the timing when the data signal is delayed by β and the first synchronous clock 17a is delayed by (T + α + β) with respect to the system clock 2.
(C) synchronizes the second synchronous clock 17b with a phase advanced from the first synchronous clock 17a, for example, one cycle earlier (α + β), and when synchronized, the second synchronous clock 17b is (α + β) with respect to the system clock 2 At a late timing,
An example in which the data signal 1 is identified and reproduced will be described.

【００３６】なお、遅延量Ｕは遅れ過ぎを判定する基準
量で、第１および第２の遅延制御回路７ａ、７ｂはそれ
ぞれ第１および第２の可変遅延回路３ａ、３ｂの位相遅
延が遅延量Ｕより大きければ遅れ過ぎと判定する。It should be noted that the delay amount U is a reference amount for judging too much delay, and the first and second delay control circuits 7a and 7b respectively determine the phase delay of the first and second variable delay circuits 3a and 3b by the delay amount. If it is larger than U, it is determined that it is too late.

【００３７】例えば動作開始時の初期状態において、制
御回路１６は第１の同期回路１８ａがデータ信号１に同
期するように、クロック選択回路８に第１の同期クロッ
ク１７ａを選択するよう制御し、第１の選択回路６ａに
第１のデータ位相比較回路４ａの位相比較結果を選択す
るように制御する。これにより、第１の同期回路１８ａ
は、第１の可変遅延回路３ａの第１の同期クロック１７
ａがデータ信号１の識別点に同期するように動作する。For example, in an initial state at the start of operation, the control circuit 16 controls the clock selection circuit 8 to select the first synchronization clock 17a so that the first synchronization circuit 18a synchronizes with the data signal 1, and Control is performed so that the first selection circuit 6a selects the phase comparison result of the first data phase comparison circuit 4a. Thereby, the first synchronization circuit 18a
Is the first synchronous clock 17 of the first variable delay circuit 3a.
It operates so that a is synchronized with the discrimination point of the data signal 1.

【００３８】次に、動作開始時の初期状態からデータ信
号１を受信し、例えば図２（ａ）に示すようにシステム
クロック２の立ち上がり時点に対し、データ信号１の不
確定点中央までの時間差がαであった場合、システムク
ロック２に対するデータ信号１の識別点のタイミングが
（Ｔ＋α）となるよう第１の同期回路１８ａが同期をと
る。Next, the data signal 1 is received from the initial state at the start of the operation, and, for example, as shown in FIG. 2A, the time difference from the rising point of the system clock 2 to the center of the uncertain point of the data signal 1 Is α, the first synchronization circuit 18a synchronizes so that the timing of the identification point of the data signal 1 with respect to the system clock 2 becomes (T + α).

【００３９】次に、複数の回路間、基板間および装置間
を伝送されるデータ信号１がシステムクロック２に対
し、さらに遅れたタイミング、例えば位相β遅延して受
信された場合、第１の同期クロック１７ａはシステムク
ロック２に対し、（Ｔ＋α＋β）遅れたタイミングでデ
ータ信号１の識別点に同期するように動作する。そし
て、図２（ｂ）に示すように、データ信号１の位相遅延
量が大きくなり、第２の可変遅延回路３ｂの遅延量が例
えば（Ｔ＋α＋β）で、遅延量Ｕより大きくなったと
き、第１の遅延制御回路７ａは遅れ過ぎを検出して制御
回路１６に遅れ過ぎを通知する。Next, when the data signal 1 transmitted between a plurality of circuits, between boards, and between devices is received with a further delayed timing, for example, a phase β, with respect to the system clock 2, the first synchronization is performed. The clock 17a operates so as to synchronize with the identification point of the data signal 1 at a timing delayed by (T + α + β) with respect to the system clock 2. Then, as shown in FIG. 2B, when the amount of phase delay of the data signal 1 increases and the amount of delay of the second variable delay circuit 3b becomes, for example, (T + α + β) and becomes larger than the amount of delay U, The first delay control circuit 7a detects the excessive delay and notifies the control circuit 16 of the excessive delay.

【００４０】制御回路１６は、第１の遅延制御回路７ａ
から遅れ過ぎの通知を受けると、第２の選択回路６ｂに
第２のクロック位相比較回路５ｂの位相比較結果を選択
するように制御することによって、第１の同期クロック
１７ａに同期する第２の同期回路１８ｂを構成する。そ
して、第２の同期回路１８ｂの第２の遅延制御回路７ｂ
は第２の同期クロック１７ｂが第１の同期クロック１７
ａの１周期前（α＋β）に同期するように制御する。The control circuit 16 includes a first delay control circuit 7a
Receiving the notification of too much delay from the second clock circuit 17b by controlling the second selection circuit 6b to select the phase comparison result of the second clock phase comparison circuit 5b. The synchronous circuit 18b is configured. Then, the second delay control circuit 7b of the second synchronization circuit 18b
Indicates that the second synchronous clock 17b is the first synchronous clock 17b.
The control is performed so as to synchronize one cycle before (a) (α + β).

【００４１】１周期前（α＋β）に同期が取れたら、第
２の遅延制御回路７ｂは同期が取れたことを制御回路１
６に知らせ、制御回路１６は第１の同期回路１８ａがデ
ータ信号に同期していたのを第２の同期回路１８ｂがデ
ータ信号に同期するように切り換える。すなわち、制御
回路１６は第１の可変遅延回路３ａ、第１のデータ位相
比較回路４ａおよび第１の遅延制御回路７ａで構成して
いた、第１の同期回路１８ａを、第２の可変遅延回路３
ｂ、第２のデータ位相比較回路４ｂおよび第２の遅延制
御回路７ｂで構成される第２の同期回路１８ｂに切り換
える。When the synchronization is achieved one cycle before (α + β), the second delay control circuit 7b determines that the synchronization has been achieved by the control circuit 1
6, the control circuit 16 switches so that the first synchronization circuit 18a is synchronized with the data signal, and the second synchronization circuit 18b is synchronized with the data signal. That is, the control circuit 16 replaces the first synchronizing circuit 18a, which has been constituted by the first variable delay circuit 3a, the first data phase comparison circuit 4a, and the first delay control circuit 7a, with the second variable delay circuit 3
b, switching to the second synchronization circuit 18b composed of the second data phase comparison circuit 4b and the second delay control circuit 7b.

【００４２】第２の同期クロック１７ｂは第１の同期ク
ロック１７ａより１周期前に同期していたので、上記の
切り換え動作により、第２の同期クロック１７ｂはシス
テムクロック２に対し、図２（ｃ）に示すように（Ｔ＋
α＋β）より１周期進んだタイミング（α＋β）でデー
タ信号１の識別点に同期するように動作する。Since the second synchronous clock 17b was synchronized one cycle before the first synchronous clock 17a, the switching operation described above causes the second synchronous clock 17b to be different from the system clock 2 in FIG. ) As shown in (T +
It operates so as to synchronize with the discrimination point of the data signal 1 at a timing (α + β) one cycle ahead of (α + β).

【００４３】また、データ信号１の位相遅延量が大きく
なり、第２の可変遅延回路３ｂの遅延量が例えば（Ｔ＋
α＋β）で、遅延量Ｕより大きくなったとき、第２の遅
延制御回路７ｂは遅れ過ぎを検出し、制御回路１６に遅
れ過ぎを通知する。制御回路１６は、第２の同期クロッ
ク１７ｂに同期する第１の同期回路１８ａを構成するた
め、第１の選択回路６ａに第１のクロック位相比較回路
５ａの位相比較結果を選択するように制御する。Further, the amount of phase delay of the data signal 1 increases, and the amount of delay of the second variable delay circuit 3b becomes, for example, (T +
(α + β), when the delay amount becomes larger than the delay amount U, the second delay control circuit 7b detects an excessive delay and notifies the control circuit 16 of the excessive delay. The control circuit 16 controls the first selection circuit 6a to select the phase comparison result of the first clock phase comparison circuit 5a in order to configure the first synchronization circuit 18a synchronized with the second synchronization clock 17b. I do.

【００４４】そして、第１の同期回路１８ａの第１の遅
延制御回路７ａは第１の同期クロック１７ａが第２の同
期クロック１７ｂの１周期前に同期するように制御す
る。１周期前（α＋β）に同期が取れたら、第１の遅延
制御回路７ａは同期が取れたことを制御回路１６に知ら
せ、制御回路１６は第２の同期回路１８ｂがデータ信号
１に同期していたのを第１の同期回路１８ａがデータ信
号１に同期するように切り換える。Then, the first delay control circuit 7a of the first synchronization circuit 18a controls the first synchronization clock 17a to synchronize one cycle before the second synchronization clock 17b. When synchronization is achieved one cycle before (α + β), the first delay control circuit 7a notifies the control circuit 16 that synchronization has been achieved, and the control circuit 16 determines that the second synchronization circuit 18b is synchronized with the data signal 1. The first synchronization circuit 18a is switched so as to synchronize with the data signal 1.

【００４５】第１の同期クロック１７ａは第２の同期ク
ロック１７ｂより１周期前（α＋β）に同期していたの
で、上記の切り換え動作により、第１の同期クロック１
７ａはデータ信号１に対し、位相が１周期進んでデータ
信号１の識別点に同期するように動作する。すなわち、
制御回路１６は第１の遅延制御回路７ａが遅れ過ぎを検
出したなら第２の同期回路１８ｂを第１の同期クロック
１７ａに同期させた後、第１の同期回路１８ａがデータ
信号１に同期していたのを第２の同期回路１８ｂがデー
タ信号１に同期するように切り換える。Since the first synchronous clock 17a has been synchronized one cycle (α + β) before the second synchronous clock 17b, the first synchronous clock 17a is switched by the switching operation described above.
7a operates so that the phase of the data signal 1 is advanced by one cycle and synchronized with the discrimination point of the data signal 1. That is,
When the first delay control circuit 7a detects too much delay, the control circuit 16 synchronizes the second synchronization circuit 18b with the first synchronization clock 17a, and then the first synchronization circuit 18a synchronizes with the data signal 1. The switching is performed so that the second synchronization circuit 18b synchronizes with the data signal 1.

【００４６】さらに、制御回路１６は第２の遅延制御回
路７ｂが遅れ過ぎを検出したなら、第１の同期回路１８
ａを第２の同期クロック１７ｂに同期させた後、第２の
同期回路１８ｂがデータ信号１に同期していたのを、第
１の同期回路１８ａがデータ信号１に同期するように切
り換える。遅れ過ぎを検出する毎にこの切り換えを交互
に行い、２周期の遅れから１周期の遅れに切り換え、同
期を取って位相遅れに追従するので、データ信号１の位
相遅延が可変遅延回路の遅延限界より大きくなっても、
データ信号１を誤りなく識別し再生することができる。Further, if the second delay control circuit 7b detects too much delay, the control circuit 16
After a is synchronized with the second synchronization clock 17b, the second synchronization circuit 18b switches from being synchronized with the data signal 1 so that the first synchronization circuit 18a is synchronized with the data signal 1. This switching is alternately performed every time an excessively long delay is detected, and the two-cycle delay is switched to the one-cycle delay, and the phase is delayed by synchronization. Even if it gets bigger,
The data signal 1 can be identified and reproduced without error.

【００４７】次に、データ信号１に第１の同期回路１８
ａが同期している状態において、システムクロック２に
対し、データ信号１の位相が進んだ場合、第１の同期回
路１８ａから第２の同期回路１８ｂに切り換え、さらに
位相が進めば、データ信号１の位相が進み、第１の同期
回路１８ａに切り換えて位相同期追従する過程の動作例
を説明する。Next, the first synchronizing circuit 18
When the phase of the data signal 1 advances with respect to the system clock 2 in a state in which the synchronization is performed, the first synchronization circuit 18a is switched to the second synchronization circuit 18b. The operation example of the process of switching to the first synchronization circuit 18a and following the phase synchronization following the advance of the phase will be described.

【００４８】図３はシステムクロック２に対しデータ信
号１の位相が進む例についてシステムクロック２に対す
る、データ信号１、第１および第２の同期クロック１７
ａ、１７ｂのタイミング関係を図示したタイミングチャ
ートである。図において、（ａ）はシステムクロック２
に対し第１の同期クロック１７ａが（Ｔ＋α）遅れたタ
イミングで、データ信号１を識別し再生する例を示す。
（ｂ）はデータ信号１がβ進み、システムクロック２に
対し第１の同期クロック１７ａが（Ｔ＋α−β）（ただ
し、Ｔ＋α−β＞０）の位相のタイミングで、データ信
号１を識別し再生する例を示す。（ｃ）は第２の同期ク
ロック１７ｂを第１の同期クロック１７ａに１周期後
（Ｔ＋α−β）のタイミングで同期させ、同期したら第
２の同期クロック１７ｂがシステムクロックに対し（２
Ｔ＋α−β）遅れたタイミングで、データ信号１を識別
し再生する例を示す。なお、遅延量Ｌは位相の進み過ぎ
を判定する基準量で、第１および第２の遅延制御回路７
ａ、７ｂはそれぞれ第１および第２の可変遅延回路３
ａ、３ｂの位相遅延が遅延量Ｌより小さければ位相の進
み過ぎと判定する。FIG. 3 shows an example in which the phase of the data signal 1 advances with respect to the system clock 2. The data signal 1, the first and second synchronous clocks 17 with respect to the system clock 2
It is the timing chart which illustrated the timing relationship of a and 17b. In the figure, (a) shows the system clock 2
On the other hand, an example is shown in which the data signal 1 is identified and reproduced at the timing when the first synchronous clock 17a is delayed by (T + α).
In (b), the data signal 1 is advanced by β, and the first synchronous clock 17a is identified and reproduced at the timing of the phase of (T + α−β) (where T + α−β> 0) with respect to the system clock 2. An example is shown below. (C) synchronizes the second synchronous clock 17b with the first synchronous clock 17a one cycle later (T + α-β), and when synchronized, the second synchronous clock 17b is synchronized with the system clock by (2)
(T + α−β) An example in which the data signal 1 is identified and reproduced at a delayed timing will be described. Note that the delay amount L is a reference amount for determining whether the phase is advanced too much, and the first and second delay control circuits 7
a and 7b are the first and second variable delay circuits 3 respectively.
If the phase delays a and 3b are smaller than the delay amount L, it is determined that the phase is advanced too much.

【００４９】図３（ａ）に示すように、システムクロッ
ク２に対して遅延制御回路１７ａが（Ｔ＋α）遅れたタ
イミングでデータ信号１の識別点に同期するように動作
している状態で、図３（ｂ）に示すように、データ信号
１の位相が進む量が大きくなり、第１の可変遅延回路３
ａの位相遅延が例えば遅延量（Ｔ＋α−β）で遅延量Ｌ
より小さくなったとき、第１の遅延制御回路７ａは進み
過ぎを検出して制御回路１６に進み過ぎを通知する。制
御回路１６は、第２の同期回路１８ｂが同期信号１７ａ
に同期するように第２の選択回路６ｂに第２のクロック
位相比較回路５ｂの位相比較結果を選択するように制御
する。そして、第２の同期回路１８ｂの第２の遅延制御
回路７ｂは第２の同期クロック１７ｂが第１の同期クロ
ック１７ａの１周期後（２Ｔ＋α−β）に同期するよう
に制御する。As shown in FIG. 3A, in a state where the delay control circuit 17a operates so as to synchronize with the identification point of the data signal 1 at a timing delayed by (T + α) with respect to the system clock 2, As shown in FIG. 3B, the amount by which the phase of the data signal 1 advances increases, and the first variable delay circuit 3
a is the delay amount (T + α−β) and the delay amount L
When it becomes smaller, the first delay control circuit 7a detects excessive advance and notifies the control circuit 16 of excessive advance. The control circuit 16 determines that the second synchronization circuit 18b has a synchronization signal 17a.
Is controlled so that the second selection circuit 6b selects the phase comparison result of the second clock phase comparison circuit 5b so as to synchronize with. Then, the second delay control circuit 7b of the second synchronization circuit 18b controls the second synchronization clock 17b to synchronize one cycle after the first synchronization clock 17a (2T + α-β).

【００５０】１周期後（２Ｔ＋α−β）に同期が取れた
ら、第２の遅延制御回路７ｂは同期が取れたことを制御
回路１６に知らせ、制御回路１６は第２の同期回路１８
ｂがデータ信号１に同期するように切り換える。第２の
同期クロック１７ｂは第１の同期クロック１７ａより１
周期後（２Ｔ＋α−β）に同期していたので、上記の切
り換え動作により、第２の同期クロック１７ｂはシステ
ムクロック２に対し、（Ｔ＋α−β）より１周期遅れた
タイミング（２Ｔ＋α−β）でデータ信号１の識別点に
同期するように制御する。When synchronization is achieved one cycle later (2T + α-β), the second delay control circuit 7b informs the control circuit 16 that synchronization has been achieved, and the control circuit 16 sends the second synchronization circuit 18
b is switched so as to synchronize with the data signal 1. The second synchronous clock 17b is one more than the first synchronous clock 17a.
Since the synchronization has been performed after the period (2T + α-β), the above switching operation causes the second synchronous clock 17b to be delayed by one period from (T + α-β) with respect to the system clock 2 (2T + α-β). Control is performed so as to synchronize with the identification point of the data signal 1.

【００５１】また、図３（ｂ）に示すように、データ信
号１の位相が進む量が大きくなり、第２の可変遅延回路
３ｂの第２の同期クロック１７ｂの遅延量は（Ｔ＋α−
β）で遅延量Ｌより小さくなったとき、第２の遅延制御
回路７ｂは位相の進みすぎとして制御回路１６に通知す
る。制御回路１６は、第１の同期回路１８ａが第２の同
期クロック１７ｂに同期させるため、第１の選択回路６
ａに第１のクロック位相比較回路５ａの位相比較結果を
選択するように制御する。As shown in FIG. 3B, the amount by which the phase of the data signal 1 advances increases, and the delay amount of the second synchronous clock 17b of the second variable delay circuit 3b becomes (T + α−
When the delay amount becomes smaller than the delay amount L in β), the second delay control circuit 7b notifies the control circuit 16 that the phase is advanced too much. The control circuit 16 controls the first selection circuit 6 so that the first synchronization circuit 18a synchronizes with the second synchronization clock 17b.
The control is performed so that the phase comparison result of the first clock phase comparison circuit 5a is selected as a.

【００５２】そして、図３（ｃ）に示すように、第１の
同期回路１８ａの第１の遅延制御回路７ａは第１の同期
クロック１７ａが第２の同期クロック１７ｂの１周期後
（２Ｔ＋α−β）に同期するように制御する。１周期後
（２Ｔ＋α−β）に同期が取れたら、第１の遅延制御回
路７ａは同期が取れたことを制御回路１６に知らせ、制
御回路１６は第１の同期回路１８ａがデータ信号１に同
期するように切り換える。Then, as shown in FIG. 3C, the first delay control circuit 7a of the first synchronization circuit 18a outputs the first synchronization clock 17a one cycle after the second synchronization clock 17b (2T + α− Control to synchronize with β). When synchronization is achieved one cycle later (2T + α−β), the first delay control circuit 7a notifies the control circuit 16 that synchronization has been achieved, and the control circuit 16 causes the first synchronization circuit 18a to synchronize with the data signal 1. Switch to

【００５３】第１の同期クロック１７ａは第２の同期ク
ロック１７ｂより１周期後（２Ｔ＋α−β）に同期して
いたので、上記の切り換え動作により、第１の同期クロ
ック１７ａはデータ信号１に対し、位相が１周期遅れて
データ信号１の識別点に同期するように動作する。すな
わち、制御回路１６は第１の遅延制御回路７ａが位相進
みすぎを検出したなら、第２の同期回路１８ｂを第１の
同期クロック１７ａに同期させた後、第２の同期回路１
８ｂがデータ信号１に同期するように切り換える。Since the first synchronous clock 17a is synchronized with one cycle after the second synchronous clock 17b (2T + α-β), the first synchronous clock 17a is changed with respect to the data signal 1 by the above switching operation. , The phase is delayed by one cycle to synchronize with the identification point of the data signal 1. That is, if the first delay control circuit 7a detects that the phase has advanced too much, the control circuit 16 synchronizes the second synchronization circuit 18b with the first synchronization clock 17a, and then controls the second synchronization circuit 1b.
8b is synchronized with the data signal 1.

【００５４】さらに、制御回路１６は第２の遅延制御回
路７ｂが位相進みすぎを検出したなら、第１の同期回路
１８ａを第２の同期クロック１７ｂに同期させた後、第
１の同期回路１８ａがデータ信号１に同期するように切
り換える。従って、位相進みすぎを検出する毎にこの切
り換えを交互に行い、位相進みすぎから１周期の遅れに
切り換え、同期を取って位相進みに追従するので、デー
タ信号１の位相進みが可変遅延回路の進み限界を超えて
も、データ信号１を誤りなく再生することができる。Further, if the second delay control circuit 7b detects that the phase has advanced too much, the control circuit 16 synchronizes the first synchronization circuit 18a with the second synchronization clock 17b, and then controls the first synchronization circuit 18a. Are switched so as to synchronize with the data signal 1. Therefore, this switching is alternately performed each time excessive phase advance is detected, the phase is switched to one cycle delay from excessive phase advance, and the phase advance is followed by synchronization. Even if the advance limit is exceeded, the data signal 1 can be reproduced without error.

【００５５】上記の例では、データ信号１が連続的に位
相遅れか位相進みが生じる例を示したが、位相遅れか位
相進みが交互に、あるいは不規則に生じても位相変化に
追従できる。また、可変遅延回路の位相遅延上限値を２
Ｔ（Ｔはクロック周期）としたが、これに限るものでは
ない。また、可変遅延回路の位相遅延が遅延量Ｕより大
のとき遅れ過ぎと判定したが、この遅延量Ｕは位相遅延
上限値より等しいか小さければよい。また、可変遅延回
路の位相遅延が遅延量Ｌより小のとき位相進みすぎと判
定したが、この遅延量Ｌは位相遅延下限値より等しいか
大きければよい。In the above example, an example has been described in which the data signal 1 continuously generates a phase delay or a phase advance. However, even if the phase delay or the phase advance occurs alternately or irregularly, the phase change can be followed. Also, the phase delay upper limit value of the variable delay circuit is set to 2
Although T (T is a clock cycle), the present invention is not limited to this. When the phase delay of the variable delay circuit is larger than the delay amount U, it is determined that the delay is too long. However, the delay amount U may be equal to or smaller than the upper limit of the phase delay. When the phase delay of the variable delay circuit is smaller than the delay amount L, it is determined that the phase is advanced too much. However, the delay amount L may be equal to or larger than the lower limit of the phase delay.

【００５６】以上のように、この実施の形態１によれ
ば、第１および第２の同期回路を用いて、片方の系の同
期回路がデータ信号の遅れもしくは進みで同期クロック
の遅延限界に近づいていることを検出すると、他方の系
の同期回路において、片方の系の同期クロックより進ん
だもしくは遅れた位相に同期した他方の系の同期クロッ
クに切り換え、このクロックを用いてデータ信号に同期
をとるようにしたので、データ信号の位相遅延や進みが
遅延限界あるいは進み限界を超えても、データ信号を誤
りなく識別し再生することができる効果があり、また、
第１および第２の同期回路がデータ信号に同期する場合
とクロックに同期する場合とにおいて、両者に共通の遅
延制御回路と可変遅延回路を共用して一つにしたので、
回路規模を小さくできる効果もある。As described above, according to the first embodiment, using the first and second synchronization circuits, one of the synchronization circuits approaches the delay limit of the synchronization clock due to the delay or advance of the data signal. Is detected, the other system's synchronization circuit switches to the other system's synchronization clock that is synchronized with the phase that is ahead or behind the one system's synchronization clock, and uses this clock to synchronize the data signal. As a result, even if the phase delay or advance of the data signal exceeds the delay limit or advance limit, there is an effect that the data signal can be identified and reproduced without error, and
In the case where the first and second synchronization circuits are synchronized with the data signal and the case where the first synchronization circuit is synchronized with the clock, the common delay control circuit and variable delay circuit are shared and used as one.
There is also an effect that the circuit scale can be reduced.

【００５７】実施の形態２．この発明の実施の形態２
は、上記実施の形態１の構成にサンプリング回路を付加
し、データ位相比較結果またはクロック位相比較結果を
サンプリングした値に基づいて位相制御するものであ
る。Embodiment 2 Embodiment 2 of the present invention
Is a circuit in which a sampling circuit is added to the configuration of the first embodiment, and phase control is performed based on a sampled value of a data phase comparison result or a clock phase comparison result.

【００５８】図４はそのようなこの発明の実施の形態２
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１２ａおよび１２ｂは第１および第２のサンプリン
グ回路で、第１のサンプリング回路１２ａは第１の選択
回路６ａで選択された位相比較結果をｎクロック周期
（ｎは自然数）でサンプリングし、第２のサンプリング
回路１２ｂは第２の選択回路６ｂで選択された位相比較
結果をｎクロック周期でサンプリングする。７ａおよび
７ｂは第１および第２の遅延制御回路で、第１の遅延制
御回路７ａは第１のサンプリング回路１２ａでサンプリ
ングされた位相比較結果をもとに、ｎクロック周期に第
１の可変遅延回路３ａの遅延量を制御し、第２の遅延制
御回路７ｂは第２のサンプリング回路１２ｂでサンプリ
ングされた位相比較結果をもとに、ｎクロック周期に第
２の可変遅延回路３ｂの遅延量を制御する。他は実施の
形態１と同じであるため説明を省く。FIG. 4 shows such a second embodiment of the present invention.
1 is a block diagram showing a DPLL circuit according to FIG. In the figure, 12a and 12b are first and second sampling circuits, and the first sampling circuit 12a samples the phase comparison result selected by the first selection circuit 6a at an n clock cycle (n is a natural number), The second sampling circuit 12b samples the phase comparison result selected by the second selection circuit 6b at n clock cycles. Reference numerals 7a and 7b denote first and second delay control circuits. The first delay control circuit 7a uses a first variable delay in n clock cycles based on the phase comparison result sampled by the first sampling circuit 12a. The second delay control circuit 7b controls the delay amount of the second variable delay circuit 3b in n clock cycles based on the phase comparison result sampled by the second sampling circuit 12b. Control. Other configurations are the same as those of the first embodiment, and thus description thereof is omitted.

【００５９】次に動作について説明する。ここで、この
実施の形態２によるＤＰＬＬ回路の基本的な動作は、実
施の形態１の場合と同様に行われる。なお、この実施の
形態２においては、第１の選択回路６ａおよび第２の選
択回路６ｂで選択された位相比較結果は、直接第１の遅
延制御回路７ａおよび第２の遅延制御回路７ｂには送ら
れず、一旦第１のサンプリング回路１２ａおよび第２の
サンプリング回路１２ｂに入力される。第１のサンプリ
ング回路１２ａおよび第２のサンプリング回路１２ｂ
は、その第１の遅延制御回路７ａあるいは第２の遅延制
御回路７ｂからの位相比較結果をｎクロック周期でサン
プリングし、サンプリング結果を第１の遅延制御回路７
ａおよび第２の遅延制御回路７ｂに送る。第１の遅延制
御回路７ａおよび第２の遅延制御回路７ｂはこのサンプ
リング結果に基づいて、ｎクロック周期で第１の可変遅
延回路３ａおよび第２の可変遅延回路３ｂを制御する。Next, the operation will be described. Here, the basic operation of the DPLL circuit according to the second embodiment is performed in the same manner as in the first embodiment. In the second embodiment, the phase comparison result selected by the first selection circuit 6a and the second selection circuit 6b is directly sent to the first delay control circuit 7a and the second delay control circuit 7b. It is not sent but is once input to the first sampling circuit 12a and the second sampling circuit 12b. First sampling circuit 12a and second sampling circuit 12b
Samples the phase comparison result from the first delay control circuit 7a or the second delay control circuit 7b at an n clock cycle, and compares the sampling result with the first delay control circuit 7a.
a and the second delay control circuit 7b. The first delay control circuit 7a and the second delay control circuit 7b control the first variable delay circuit 3a and the second variable delay circuit 3b in n clock cycles based on the sampling result.

【００６０】このように、この実施の形態２によれば、
第１および第２の選択回路６ｂ、６ａで選択された位相
比較結果をｎクロック周期でサンプリングし、そのサン
プリング結果に基づいて第１および第２の可変遅延回路
３ｂ、３ａを制御しているので、制御動作を低速化する
ことができる効果がある。As described above, according to the second embodiment,
Since the phase comparison results selected by the first and second selection circuits 6b and 6a are sampled at n clock cycles, and the first and second variable delay circuits 3b and 3a are controlled based on the sampling results. This has the effect that the control operation can be slowed down.

【００６１】実施の形態３．この発明の実施の形態３
は、上記実施の形態２の構成に保存回路を付加してデー
タ位相の比較結果を保存し、保存されたデータ位相比較
結果をサンプリングした値、またはクロック位相比較結
果をサンプリングした値に基づいて位相制御するもので
ある。Embodiment 3 Embodiment 3 of the present invention
Is a configuration in which a storage circuit is added to the configuration of the second embodiment to store the data phase comparison result, and the phase is determined based on a value obtained by sampling the stored data phase comparison result or a value obtained by sampling the clock phase comparison result. To control.

【００６２】図５はそのようなこの発明の実施の形態３
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１３ａおよび１３ｂは第１および第２の保存回路
で、第１の保存回路１３ａは第１のデータ位相比較回路
４ａにおける進み／遅れの位相比較結果で、かつ０連続
または１連続が生じる前の結果を保存し、第２の保存回
路１３ｂは第２のデータ位相比較回路４ｂにおける進み
／遅れの位相比較結果で、かつ０連続または１連続が生
じる前の結果を保存する。６ａおよび６ｂは第１および
第２の選択回路であり、第１の選択回路６ａは第１の保
存回路１３ａで保存された位相比較結果と第１のクロッ
ク位相比較回路５ａの位相比較結果の一方を選択し、第
２の選択回路６ｂは第２の保存回路１３ｂで保存された
位相比較結果と第２のクロック位相比較回路５ｂの位相
比較結果の一方を選択する。FIG. 5 shows such a third embodiment of the present invention.
1 is a block diagram showing a DPLL circuit according to FIG. In the figure, reference numerals 13a and 13b denote first and second storage circuits, and the first storage circuit 13a is a lead / lag phase comparison result in the first data phase comparison circuit 4a, and zero continuous or one continuous occurs. The previous result is stored, and the second storage circuit 13b stores the result of the leading / lagging phase comparison in the second data phase comparing circuit 4b, and the result before the occurrence of zero or one continuous. Reference numerals 6a and 6b denote first and second selection circuits. The first selection circuit 6a is one of the phase comparison result stored in the first storage circuit 13a and the phase comparison result of the first clock phase comparison circuit 5a. And the second selection circuit 6b selects one of the phase comparison result stored in the second storage circuit 13b and the phase comparison result of the second clock phase comparison circuit 5b.

【００６３】１２ａおよび１２ｂは第１および第２のサ
ンプリング回路で、第１のサンプリング回路１２ａは第
１の選択回路６ａで選択された位相比較結果をｎクロッ
ク周期でサンプリングし、第２のサンプリング回路１２
ｂは第２の選択回路６ｂで選択された位相比較結果をｎ
クロック周期でサンプリングする。７ａおよび７ｂは第
１および第２の遅延制御回路で、第１の遅延制御回路７
ａは第１のサンプリング回路１２ａでサンプリングされ
た位相比較結果をもとにｎクロック周期に第１の可変遅
延回路３ａの遅延量を制御し、第２の遅延制御回路７ｂ
は第２のサンプリング回路１２ｂでサンプリングされた
位相比較結果をもとにｎクロック周期に第２の可変遅延
回路３ｂの遅延量を制御する。他は実施の形態２と同じ
であるため説明を省く。Reference numerals 12a and 12b denote first and second sampling circuits. The first sampling circuit 12a samples the phase comparison result selected by the first selection circuit 6a at an n-clock cycle. 12
b indicates the phase comparison result selected by the second selection circuit 6b as n
Sampling is performed at the clock cycle. Reference numerals 7a and 7b denote first and second delay control circuits, respectively.
a controls the amount of delay of the first variable delay circuit 3a in n clock cycles based on the phase comparison result sampled by the first sampling circuit 12a, and controls the second delay control circuit 7b
Controls the amount of delay of the second variable delay circuit 3b in n clock cycles based on the phase comparison result sampled by the second sampling circuit 12b. Other configurations are the same as those of the second embodiment, and thus description thereof is omitted.

【００６４】次に動作について説明する。上記実施の形
態２によるＤＰＬＬ回路においては、ｎクロック周期で
位相比較結果をサンプリングするので、サンプリング時
に伝送されたデータ信号１に変化点がなく、データが
“１１”または“００”と同符号が連続する場合、位相
比較結果が得られないことがある。そこで、この実施の
形態３によるＤＰＬＬ回路においては、実施の形態２の
ＤＰＬＬ回路の動作と同様の制御を行い、さらに、第１
の保存回路１３ａおよび第２の保存回路１３ｂにおい
て、第１のデータ位相比較回路４ａおよび第２のデータ
位相比較回路４ｂにおける進み／遅れの位相比較結果
で、かつ０連続または１連続が生じる前の結果を保存
し、０連続または１連続が生じている間は保存している
位相比較結果を出力する。Next, the operation will be described. In the DPLL circuit according to the second embodiment, since the phase comparison result is sampled at n clock cycles, there is no change point in the data signal 1 transmitted at the time of sampling, and the data has the same sign as “11” or “00”. If they are continuous, the phase comparison result may not be obtained. Therefore, in the DPLL circuit according to the third embodiment, the same control as the operation of the DPLL circuit according to the second embodiment is performed.
In the storage circuit 13a and the second storage circuit 13b, the result of the lead / lag phase comparison in the first data phase comparison circuit 4a and the second data phase comparison circuit 4b and before the occurrence of 0 or 1 continuous The result is stored, and the stored phase comparison result is output as long as 0 or 1 continuation occurs.

【００６５】第１および第２の選択回路６ａ、６ｂはこ
の第１あるいは第２の保存回路１３ａ、１３ｂに保存さ
れた位相比較結果と、第１あるいは第２のクロック位相
比較回路５ａ、５ｂの出力する位相比較結果の一方を選
択し、それを第１あるいは第２のサンプリング回路１２
ａ、１２ｂに送り、第１のサンプリング回路１２ａおよ
び第２のサンプリング回路１２ｂはｎクロック周期でこ
の選択された位相比較結果をサンプリングし、第１の遅
延制御回路７ａおよび第２の遅延制御回路７ｂはそのサ
ンプリング結果に基づいて、ｎクロック周期で第１の可
変遅延回路３ａおよび第２の可変遅延回路３ｂを制御す
る。The first and second selection circuits 6a and 6b compare the phase comparison results stored in the first and second storage circuits 13a and 13b with the first and second clock phase comparison circuits 5a and 5b. One of the phase comparison results to be output is selected, and is selected by the first or second sampling circuit 12.
a, 12b, the first sampling circuit 12a and the second sampling circuit 12b sample the selected phase comparison result at n clock cycles, and the first delay control circuit 7a and the second delay control circuit 7b Controls the first variable delay circuit 3a and the second variable delay circuit 3b in n clock cycles based on the sampling result.

【００６６】このように、この実施の形態３によれば、
第１および第２のデータ位相比較回路における位相比較
結果で、かつ０連続または１連続が生じる前の結果を第
１および第２の保存回路に保存し、０連続または１連続
が生じている間は保存している位相比較結果を出力して
いるので、制御動作を低速化することができるととも
に、サンプリング時に受信したデータ信号が０連続また
は１連続するような場合においても、データ信号の位相
変動に追従することが可能となり、データ信号の位相変
動に対して誤りなくデータを再生することができる効果
がある。As described above, according to the third embodiment,
The result of the phase comparison in the first and second data phase comparison circuits and the result before the occurrence of 0 or 1 continuous is stored in the first and second storage circuits. Outputs the stored phase comparison result, so that the control operation can be slowed down, and even if the data signal received at the time of sampling is continuous 0 or continuous 1, the phase variation of the data signal And the data can be reproduced without error with respect to the phase fluctuation of the data signal.

【００６７】実施の形態４．この発明の実施の形態４
は、上記実施の形態２の構成に判定回路を付加してデー
タ位相の比較結果を判定し、判定されたデータ位相比較
結果をサンプリングした値、またはクロック位相比較結
果をサンプリングした値に基づいて位相制御するもので
ある。Embodiment 4 Embodiment 4 of the present invention
Is determined by adding a determination circuit to the configuration of the second embodiment to determine the comparison result of the data phase, and based on the value obtained by sampling the determined data phase comparison result or the value obtained by sampling the clock phase comparison result. To control.

【００６８】図６はそのようなこの発明の実施の形態４
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１４ａおよび１４ｂは第１および第２の判定回路
で、第１の判定回路１４ａは第１のデータ位相比較回路
４ａの位相比較結果をｎクロック周期で多数決判定し、
第２の判定回路１４ｂは第２のデータ位相比較回路４ｂ
の位相比較結果をｎクロック周期で多数決判定する。他
は実施の形態２と同じであるため説明を省く。FIG. 6 shows such a fourth embodiment of the present invention.
1 is a block diagram showing a DPLL circuit according to FIG. In the figure, reference numerals 14a and 14b denote first and second decision circuits, and the first decision circuit 14a makes a majority decision on the phase comparison result of the first data phase comparison circuit 4a at n clock cycles,
The second determination circuit 14b is a second data phase comparison circuit 4b
Is determined by majority decision in n clock cycles. Other configurations are the same as those of the second embodiment, and thus description thereof is omitted.

【００６９】次に動作について説明する。この実施の形
態４によるＤＰＬＬ回路は、実施の形態２のそれと同様
に動作して制御を行い、さらに、第１の判定回路１４ａ
および第２の判定回路１４ｂにおいて、第１のデータ位
相比較回路４ａおよび第２のデータ位相比較回路４ｂに
おける進み／遅れの位相比較結果をｎクロック周期で多
数決判定し、第１の選択回路６ａおよび第２の選択回路
６ｂで選択された、第１の判定回路１４ａおよび第２の
判定回路１４ｂによる判定結果、または第１のクロック
位相比較回路５ａおよび第２のクロック位相比較回路５
ｂからのクロック位相比較結果を、第１のサンプリング
回路１２ａおよび第２のサンプリング回路１２ｂがｎク
ロック周期でサンプリングし、そのサンプリング結果に
基づいて第１の遅延制御回路７ａおよび第２の遅延制御
回路７ｂはｎクロック周期で第１の可変遅延回路３ａお
よび第２の可変遅延回路３ｂを制御する。Next, the operation will be described. The DPLL circuit according to the fourth embodiment operates and controls in the same manner as that of the second embodiment, and furthermore, the first determination circuit 14a
And the second determination circuit 14b makes a majority decision on the lead / lag phase comparison results in the first data phase comparison circuit 4a and the second data phase comparison circuit 4b in n clock cycles, and the first selection circuit 6a The result of the determination by the first determination circuit 14a and the second determination circuit 14b selected by the second selection circuit 6b, or the first clock phase comparison circuit 5a and the second clock phase comparison circuit 5
b, the first and second sampling circuits 12a and 12b sample the clock phase comparison result at n clock cycles, and based on the sampling result, the first and second delay control circuits 7a and 7a 7b controls the first variable delay circuit 3a and the second variable delay circuit 3b in n clock cycles.

【００７０】このように、この実施の形態４によれば、
第１および第２のデータ位相比較回路における位相比較
結果を、第１および第２の判定回路にてｎクロック周期
で多数決判定し、その判定結果をサンプリングして位相
比較制御を行っているので、制御動作を低速化すること
ができるとともに、受信したデータ信号の位相変動によ
り精度よく追従することが可能となり、データ信号の位
相変動に対して誤りなくデータを再生することができる
効果がある。As described above, according to the fourth embodiment,
Since the majority of the phase comparison results in the first and second data phase comparison circuits are determined by the first and second determination circuits in n clock cycles, and the determination results are sampled, the phase comparison control is performed. The control operation can be performed at a low speed, and it is possible to accurately follow the phase fluctuation of the received data signal, so that the data can be reproduced without error with respect to the phase fluctuation of the data signal.

【００７１】実施の形態５．この発明の実施の形態５
は、上記実施の形態２の構成に判定回路を付加して、選
択回路で選択されたデータ位相比較結果またはクロック
位相比較結果を判定し、判定された位相比較結果をサン
プリングした値に基づいて位相制御するものである。Embodiment 5 FIG. Embodiment 5 of the present invention
Is obtained by adding a determination circuit to the configuration of the second embodiment, determining the data phase comparison result or the clock phase comparison result selected by the selection circuit, and determining the phase based on a sampled value of the determined phase comparison result. To control.

【００７２】図７はそのようなこの発明の実施の形態５
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１４ａおよび１４ｂは第１および第２の判定回路
で、第１の判定回路１４ａは第１の選択回路６ａで選択
された位相比較結果をｎクロック周期で多数決判定し、
第２の判定回路１４ｂは第２の選択回路６ｂで選択され
た位相比較結果をｎクロック周期で多数決判定する。１
２ａおよび１２ｂは第１および第２のサンプリング回路
で、第１のサンプリング回路１２ａは第１の判定回路１
４ａで判定された位相比較結果をｎクロック周期でサン
プリングし、第２のサンプリング回路１２ｂは第２の判
定回路１４ｂで判定された位相比較結果をｎクロック周
期でサンプリングする。他は実施の形態２と同じである
ため説明を省く。FIG. 7 shows such a fifth embodiment of the present invention.
1 is a block diagram showing a DPLL circuit according to FIG. In the figure, reference numerals 14a and 14b denote first and second decision circuits, and the first decision circuit 14a makes a majority decision on the phase comparison result selected by the first selection circuit 6a at n clock cycles,
The second determination circuit 14b makes a majority decision on the phase comparison result selected by the second selection circuit 6b at n clock cycles. 1
2a and 12b are first and second sampling circuits, and the first sampling circuit 12a is a first determination circuit 1
The phase comparison result determined in 4a is sampled in n clock cycles, and the second sampling circuit 12b samples the phase comparison result determined in the second determination circuit 14b in n clock cycles. Other configurations are the same as those of the second embodiment, and thus description thereof is omitted.

【００７３】次に動作について説明する。この実施の形
態５によるＤＰＬＬ回路は、実施の形態２のそれと同様
に動作して制御を行い、さらに、第１の選択回路６ａお
よび第２の選択回路６ｂで選択された位相比較結果が、
第１の判定回路１４ａおよび第２の判定回路１４ｂに送
られて、第１および第２のデータ位相比較回路４ａ、４
ｂにおける進み／遅れの位相比較結果、あるいは第１お
よび第２のクロック位相比較回路５ａ、５ｂにおける進
み／遅れの位相比較結果がｎクロック周期で多数決判定
される。第１のサンプリング回路１２ａおよび第２のサ
ンプリング回路１２ｂは、この第１判定回路１４ａおよ
び第２の判定回路１４ｂの判定結果をサンプリングし、
そのサンプリング結果に基づいて、第１の遅延制御回路
７ａおよび第２の遅延制御回路７ｂがｎクロック周期で
第１の可変遅延回路３ａおよび第２の可変遅延回路３ｂ
を制御する。Next, the operation will be described. The DPLL circuit according to the fifth embodiment operates and controls in the same manner as that of the second embodiment, and further, the phase comparison result selected by the first selection circuit 6a and the second selection circuit 6b is
The first and second data phase comparison circuits 4a and 4b are sent to the first determination circuit 14a and the second determination circuit 14b.
b, or the lead / lag phase comparison results in the first and second clock phase comparison circuits 5a and 5b are determined by majority decision in n clock cycles. The first sampling circuit 12a and the second sampling circuit 12b sample the judgment results of the first judgment circuit 14a and the second judgment circuit 14b,
On the basis of the sampling result, the first delay control circuit 7a and the second delay control circuit 7b change the first variable delay circuit 3a and the second variable delay circuit 3b in n clock cycles.
Control.

【００７４】このように、この実施の形態５によれば、
第１および第２の選択回路で選択された位相比較結果
を、第１および第２の判定回路にてｎクロック周期で多
数決判定し、その判定結果をサンプリングして位相比較
制御を行っているので、第１および第２の可変遅延回路
の制御動作を低速化することができるとともに、誤りな
くデータ信号を再生することができ、さらに、第１およ
び第２の選択回路６ａ、６ｂが第１および第２のクロッ
ク位相比較回路５ａ、５ｂの位相比較結果を選択した場
合でも、この位相比較結果に対してｎクロック周期の多
数決判定を行うので、制御動作を低速化することができ
るとともに、誤りなくデータ信号を再生することができ
るなどの効果がある。As described above, according to the fifth embodiment,
Since the majority of the phase comparison results selected by the first and second selection circuits are determined by the first and second determination circuits in n clock cycles, and the determination results are sampled, the phase comparison control is performed. , The control operation of the first and second variable delay circuits can be slowed down, the data signal can be reproduced without error, and the first and second selection circuits 6a, 6b Even when the phase comparison result of the second clock phase comparison circuits 5a and 5b is selected, the majority decision of n clock periods is performed on the phase comparison result, so that the control operation can be performed at a low speed and without error. There are effects such as the ability to reproduce data signals.

【００７５】実施の形態６．上記各実施の形態において
は、第１および第２の同期回路がそれぞれ第１あるいは
第２のデータ位相比較回路を備えている場合について説
明したが、この実施の形態６は上記各実施の形態におけ
る第１および第２のデータ位相比較回路を１つのデータ
位相比較回路で共用し、データ位相比較回路の１つを省
略しようとするものである。Embodiment 6 FIG. In each of the above embodiments, the case where the first and second synchronization circuits have the first or second data phase comparison circuit, respectively, has been described. The first and second data phase comparators are shared by one data phase comparator, and one of the data phase comparators is omitted.

【００７６】図８はそのようなこの発明の実施の形態６
によるＤＰＬＬ回路を示すブロック図である。図におい
て、４は図１に示した実施の形態１の第１および第２の
データ位相比較回路４ａ、４ｂに代えて、第１の同期回
路１８ａ内に配置されたデータ位相比較回路であり、そ
のデータ位相比較結果は第１の選択回路６ａとともに第
２の選択回路６ｂにも供給される。また、このデータ位
相比較回路４には、第１の同期クロック１７ａの代わり
に識別クロック１１を供給するように構成されている。
他は実施の形態１と同じであるため説明を省く。FIG. 8 shows such a sixth embodiment of the present invention.
1 is a block diagram showing a DPLL circuit according to FIG. In the figure, reference numeral 4 denotes a data phase comparison circuit arranged in a first synchronization circuit 18a instead of the first and second data phase comparison circuits 4a and 4b of the first embodiment shown in FIG. The data phase comparison result is supplied to the second selection circuit 6b together with the first selection circuit 6a. The data phase comparison circuit 4 is configured to supply the identification clock 11 instead of the first synchronization clock 17a.
Other configurations are the same as those of the first embodiment, and thus description thereof is omitted.

【００７７】次に動作について説明する。実施の形態１
の場合と同様に、データ信号１に同期する第１の同期回
路１８ａを構成する場合、制御回路１６は、クロック選
択回路８が第１の同期クロック１７ａを選択し、識別ク
ロック１１として出力するように制御し、第１の選択回
路６ａがデータ位相比較回路４の位相比較結果を選択す
るように制御する。これにより、第１の可変遅延回路３
ａ、データ位相比較回路４、および第１の遅延制御回路
７ａにてデータ信号１に同期する第１の同期回路１８ａ
が構成される。Next, the operation will be described. Embodiment 1
As in the case of (1), when configuring the first synchronization circuit 18a that synchronizes with the data signal 1, the control circuit 16 causes the clock selection circuit 8 to select the first synchronization clock 17a and output it as the identification clock 11. And the first selection circuit 6a controls to select the phase comparison result of the data phase comparison circuit 4. Thereby, the first variable delay circuit 3
a, a first synchronization circuit 18a synchronized with the data signal 1 in the data phase comparison circuit 4 and the first delay control circuit 7a
Is configured.

【００７８】また、第２の同期クロック１７ｂに同期す
る第１の同期回路１８ａを構成する場合、制御回路１６
は、クロック選択回路８が第１の同期クロック１７ａを
選択し、識別クロック１１として出力するように制御
し、第１の選択回路６ａが第１のクロック位相比較回路
５ａの位相比較結果を選択するように制御する。これに
より、第１の可変遅延回路３ａ、第１のクロック位相比
較回路５ａ、および第１の遅延制御回路７ａにて第２の
同期クロック１７ｂに同期する第１の同期回路１８ａが
構成される。When the first synchronizing circuit 18a synchronized with the second synchronizing clock 17b is formed, the control circuit 16
Controls the clock selection circuit 8 to select the first synchronization clock 17a and output it as the identification clock 11, and the first selection circuit 6a selects the phase comparison result of the first clock phase comparison circuit 5a. Control. Thus, the first variable delay circuit 3a, the first clock phase comparison circuit 5a, and the first delay control circuit 7a constitute a first synchronization circuit 18a synchronized with the second synchronization clock 17b.

【００７９】一方、データ信号１に同期する第２の同期
回路１８ｂを構成する場合、制御回路１６は、クロック
選択回路８が第２の同期クロック１７ｂを選択し、識別
クロック１１として出力するように制御し、第２の選択
回路６ｂがデータ位相比較回路４の位相比較結果を選択
するように制御する。これにより、第２の可変遅延回路
３ｂ、データ位相比較回路４、および第２の遅延制御回
路７ｂにてデータ信号１に同期する第２の同期回路１８
ｂが構成される。On the other hand, when configuring the second synchronization circuit 18b that synchronizes with the data signal 1, the control circuit 16 causes the clock selection circuit 8 to select the second synchronization clock 17b and output it as the identification clock 11. Control is performed so that the second selection circuit 6b selects the phase comparison result of the data phase comparison circuit 4. Thereby, the second variable delay circuit 3b, the data phase comparison circuit 4, and the second synchronization circuit 18 synchronized with the data signal 1 in the second delay control circuit 7b
b is configured.

【００８０】また、第１の同期クロック１７ａに同期す
る第２の同期回路１８ｂを構成する場合、制御回路１６
は、クロック選択回路８が第２の同期クロック１７ｂを
選択し、識別クロック１１として出力するように制御
し、第２の選択回路６ｂが第２のクロック位相比較回路
５ｂの位相比較結果を選択するように制御する。これに
より、第２の可変遅延回路３ｂ、第２のクロック位相比
較回路５ｂ、および第２の遅延制御回路７ｂにて第１の
同期クロック１７ａに同期する第２の同期回路１８ｂが
構成される。When a second synchronous circuit 18b synchronized with the first synchronous clock 17a is formed, the control circuit 16
Controls the clock selection circuit 8 to select the second synchronization clock 17b and output it as the identification clock 11, and the second selection circuit 6b selects the phase comparison result of the second clock phase comparison circuit 5b. Control. Thus, the second variable delay circuit 3b, the second clock phase comparison circuit 5b, and the second delay control circuit 7b constitute a second synchronization circuit 18b synchronized with the first synchronization clock 17a.

【００８１】なお、データ位相比較回路４に加えられる
識別クロック１１としては、データ位相比較回路４が第
１の同期回路１８ａの一部として働く場合には、第１の
同期回路１８ａからの第１の同期クロック１７ａがクロ
ック選択回路８で選択され、データ位相比較回路４が第
２の同期回路１８ｂの一部として働く場合には、第２の
同期回路１８ｂからの第２の同期クロック１７ｂがクロ
ック選択回路８で選択される。As the identification clock 11 applied to the data phase comparison circuit 4, when the data phase comparison circuit 4 operates as a part of the first synchronization circuit 18a, the first clock from the first synchronization circuit 18a is used. Is selected by the clock selection circuit 8 and the data phase comparison circuit 4 operates as a part of the second synchronization circuit 18b, the second synchronization clock 17b from the second synchronization circuit 18b is The selection is performed by the selection circuit 8.

【００８２】また、実施の形態１と同様に、第１の同期
回路１８ａがデータ信号１に同期している状態で、第１
の遅延制御回路７ａが遅れ過ぎを検出したなら、制御回
路１６は第２の同期回路１８ｂが第１の同期クロック１
７ａの一周期前に同期するように制御し、同期したらデ
ータ信号１に同期するように第２の同期回路１８ｂを切
り換える。同様に、制御回路１６は第２の遅延制御回路
７ｂが遅れ過ぎを検出したなら、第１の同期回路１８ａ
が第２の同期クロック１７ｂの一周期前に同期するよう
に制御し、同期したらデータ信号１に同期するように第
１の同期回路１８ａを切り換える。遅れ過ぎを検出する
毎にこの切り換えを交互に行い、遅れ過ぎの状態から１
周期の遅れに切り換えるので、複数の回路間、基板間お
よび装置間を伝送されるデータ信号１の位相遅延が大き
くても、位相遅れに追従するのでデータ信号１を誤りな
く再生することができる。As in the first embodiment, the first synchronization circuit 18a is synchronized with the data signal 1 and the first synchronization circuit 18a is synchronized with the data signal 1.
If the delay control circuit 7a detects that the delay is too long, the control circuit 16 determines that the second synchronization circuit 18b has
Control is performed so as to be synchronized one cycle before 7a, and when synchronized, the second synchronization circuit 18b is switched so as to be synchronized with the data signal 1. Similarly, if the second delay control circuit 7b detects that the second delay control circuit 7b has been too late, the control circuit 16 sets the first synchronization circuit 18a.
Is controlled to synchronize one cycle before the second synchronization clock 17b, and when synchronized, the first synchronization circuit 18a is switched so as to synchronize with the data signal 1. This switching is performed alternately each time too late is detected.
Since the switching is made to the cycle delay, even if the phase delay of the data signal 1 transmitted between a plurality of circuits, between boards, and between devices is large, the data signal 1 can be reproduced without error because it follows the phase delay.

【００８３】また、実施の形態１と同様に、第１の同期
回路１８ａがデータ信号１に同期している状態で、第１
の遅延制御回路７ａが進み過ぎを検出したなら、制御回
路１６は第２の同期回路１８ｂが第１の同期クロック１
７ａの一周期前に同期するように制御し、同期したらデ
ータ信号１に同期するように第２の同期回路１８ｂを切
り換える。同様に、制御回路１６は第２の遅延制御回路
７ｂが進み過ぎを検出したなら、第１の同期回路１８ａ
が第２の同期クロック１７ｂの一周期前に同期するよう
に制御し、同期したならデータ信号１に同期するように
第１の同期回路１８ａを切り換える。進み過ぎを検出す
る毎にこの切り換えを交互に行い、進み過ぎの状態から
１周期の遅れに切り換えるので、複数の回路間、基板間
および装置間を伝送されるデータ信号１の位相進みが大
きくても、位相進みに追従するのでデータ信号１を誤り
なく再生することができる。遅れ過ぎを検出する毎にこ
の切り換えを交互に行い、遅れ過ぎの状態から１周期の
遅れに切り換えるので、複数の回路間、基板間および装
置間を伝送されるデータ信号１の位相遅延が大きくて
も、位相遅れに追従するのでデータ信号１を誤りなく再
生することができる。Also, as in the first embodiment, the first synchronization circuit 18a is synchronized with the data signal 1 and the first synchronization circuit 18a
If the delay control circuit 7a detects that the clock has advanced too much, the control circuit 16 determines that the second synchronization circuit 18b has
Control is performed so as to be synchronized one cycle before 7a, and when synchronized, the second synchronization circuit 18b is switched so as to be synchronized with the data signal 1. Similarly, when the second delay control circuit 7b detects that the second delay control circuit 7b has advanced too much, the control circuit 16 sets the first synchronization circuit 18a.
Is controlled to synchronize one cycle before the second synchronization clock 17b, and when synchronized, the first synchronization circuit 18a is switched so as to synchronize with the data signal 1. This switching is performed alternately each time excessive advance is detected, and the state of excessive advance is switched to a one-cycle delay, so that the phase advance of the data signal 1 transmitted between a plurality of circuits, between boards, and between devices is large. Also, the data signal 1 can be reproduced without error since it follows the phase advance. This switching is performed alternately every time an excessive delay is detected, and the excessively delayed state is switched to a one-cycle delay, so that the phase delay of the data signal 1 transmitted between a plurality of circuits, between boards, and between devices is large. Also, the data signal 1 can be reproduced without error since it follows the phase delay.

【００８４】このように、この実施の形態６によれば、
実施の形態１における第１のデータ位相比較回路４ａお
よび第２のデータ位相比較回路４ｂを１つのデータ位相
比較回路４で共用しているので、ＤＰＬＬ回路の回路規
模を小さくすることができる効果がある。As described above, according to the sixth embodiment,
Since the first data phase comparison circuit 4a and the second data phase comparison circuit 4b in the first embodiment are shared by one data phase comparison circuit 4, there is an effect that the circuit scale of the DPLL circuit can be reduced. is there.

【００８５】実施の形態７．この発明の実施の形態７
は、上記実施の形態６の構成に保存回路とサンプリング
回路を付加してデータ位相の比較結果を保存し、保存さ
れたデータ位相比較結果をサンプリングした値、または
クロック位相比較結果をサンプリングした値に基づいて
位相制御するものである。Embodiment 7 FIG. Embodiment 7 of the present invention
Is a configuration in which a storage circuit and a sampling circuit are added to the configuration of the sixth embodiment to store the data phase comparison result, and the stored data phase comparison result is sampled or the clock phase comparison result is sampled. The phase is controlled based on the phase.

【００８６】図９はそのようなこの発明の実施の形態７
によるＤＰＬＬ回路を示すブロック図である。図におい
て、１３は保存回路で、データ位相比較回路４の出力を
保存して第１および第２の選択回路６ａ、６ｂに供給す
る。１２ａ、１２ｂは第１および第２のサンプリング回
路で、第１のサンプリング回路１２ａは第１の選択回路
６ａの出力をｎクロック周期でサンプリングして第１の
遅延制御回路７ａに供給し、第２のサンプリング回路１
２ｂは第２の選択回路６ｂの出力をｎクロック周期でサ
ンプリングして第２の遅延制御回路７ｂに供給する。他
は実施の形態６と同じであるため説明を省略する。FIG. 9 shows such a seventh embodiment of the present invention.
1 is a block diagram showing a DPLL circuit according to FIG. In the drawing, a storage circuit 13 stores the output of the data phase comparison circuit 4 and supplies it to the first and second selection circuits 6a and 6b. Reference numerals 12a and 12b denote first and second sampling circuits. The first sampling circuit 12a samples the output of the first selection circuit 6a at an n clock cycle and supplies the output to the first delay control circuit 7a. Sampling circuit 1
2b samples the output of the second selection circuit 6b at n clock cycles and supplies it to the second delay control circuit 7b. Other configurations are the same as those in the sixth embodiment, and thus description thereof is omitted.

【００８７】次に動作について説明する。この実施の形
態７によるＤＰＬＬ回路は、実施の形態６のそれと同様
に動作して制御を行い、さらに、保存回路１３は、デー
タ位相比較回路４における進み／遅れの位相比較の結
果、０連続または１連続が生じた場合に、その状態が生
じる前の結果を保存し、０連続または１連続の間、保持
している位相比較結果を第１および第２の選択回路６
ａ、６ｂに出力する。第１のサンプリング回路１２ａお
よび第２のサンプリング回路１２ｂは、この第１の選択
回路６ａおよび第２の選択回路６ｂで選択された位相比
較結果をもとに、ｎクロック周期で位相比較した結果を
サンプリングし、第１の遅延制御回路７ａおよび第２の
遅延制御回路７ｂがｎクロック周期でそのサンプリング
結果をもとに、第１の可変遅延回路３ａおよび第２の可
変遅延回路３ｂの遅延量を制御する。Next, the operation will be described. The DPLL circuit according to the seventh embodiment operates and controls in the same manner as that of the sixth embodiment, and furthermore, the storage circuit 13 determines whether the data phase comparison circuit 4 performs a leading / lagging phase comparison to determine whether the data is continuous or zero. When one continuous occurs, the result before the state occurs is stored, and the phase comparison result held during the zero continuous or one continuous is stored in the first and second selection circuits 6.
a and 6b. The first sampling circuit 12a and the second sampling circuit 12b compare the result of phase comparison at n clock cycles based on the phase comparison result selected by the first selection circuit 6a and the second selection circuit 6b. The sampling is performed, and the first delay control circuit 7a and the second delay control circuit 7b determine the delay amounts of the first variable delay circuit 3a and the second variable delay circuit 3b based on the sampling result in n clock cycles. Control.

【００８８】このように、この実施の形態７によれば、
データ位相比較回路の出力を保存回路に保存することに
より、実施の形態１における第１の保存回路１３ａおよ
び第２の保存回路１３ｂを１つの保存回路１３で共用す
ることが可能となって、ＤＰＬＬ回路の回路規模を小さ
くすることができる効果があり、また、制御動作を低速
化することができるとともに、サンプリング時に受信し
たデータ信号１が０連続または１連続するような場合に
おいても、データ信号１の位相変動に追従することが可
能となって、データ信号１の位相変動に対して誤りなく
データを再生できる効果もある。As described above, according to the seventh embodiment,
By storing the output of the data phase comparison circuit in the storage circuit, the first storage circuit 13a and the second storage circuit 13b in the first embodiment can be shared by one storage circuit 13, and the DPLL This has the effect of reducing the circuit scale of the circuit, reduces the speed of the control operation, and reduces the data signal 1 even when the data signal 1 received at the time of sampling is continuous or zero continuous. Has the effect that the data can be reproduced without error with respect to the phase fluctuation of the data signal 1.

【００８９】実施の形態８．この発明の実施の形態８
は、上記実施の形態６の構成に判定回路とサンプリング
回路を付加してデータ位相の比較結果を判定し、判定さ
れたデータ位相比較結果をサンプリングした値、または
クロック位相比較結果をサンプリングした値に基づいて
位相制御するものである。Embodiment 8 FIG. Embodiment 8 of the present invention
Is determined by adding a determination circuit and a sampling circuit to the configuration of the sixth embodiment to determine the comparison result of the data phase, and to a value obtained by sampling the determined data phase comparison result or a value obtained by sampling the clock phase comparison result. The phase is controlled based on the phase.

【００９０】図１０はそのようなこの発明の実施の形態
８によるＤＰＬＬ回路を示すブロック図である。図にお
いて、１４は判定回路で、データ位相比較回路４が位相
比較した結果をｎクロック周期で多数決判定して第１お
よび第２の選択回路６ａ、６ｂに供給する。１２ａ、１
２ｂは第１および第２のサンプリング回路で、第１のサ
ンプリング回路１２ａは第１の選択回路６ａの出力をｎ
クロック周期でサンプリングして第１の遅延制御回路７
ａに供給し、第２のサンプリング回路１２ｂは第２の選
択回路６ｂの出力をｎクロック周期でサンプリングして
第２の遅延制御回路７ｂに供給する。他は実施の形態６
と同じであるため説明を省略する。FIG. 10 is a block diagram showing such a DPLL circuit according to the eighth embodiment of the present invention. In the figure, reference numeral 14 denotes a determination circuit which determines the majority of the results of the phase comparison performed by the data phase comparison circuit 4 every n clock cycles and supplies the result to the first and second selection circuits 6a and 6b. 12a, 1
Reference numeral 2b denotes first and second sampling circuits. The first sampling circuit 12a outputs the output of the first selection circuit 6a to n.
First delay control circuit 7 samples at clock cycle
a, and the second sampling circuit 12b samples the output of the second selection circuit 6b every n clock cycles and supplies it to the second delay control circuit 7b. Other Embodiment 6
The description is omitted because it is the same as.

【００９１】次に動作について説明する。この実施の形
態８によるＤＰＬＬ回路は、実施の形態６のそれと同様
に動作して制御を行い、さらに、判定回路１４は、デー
タ位相比較回路４が位相比較した結果をｎクロック周期
で多数決判定して、それを第１および第２の選択回路６
ａ、６ｂに出力する。第１のサンプリング回路１２ａお
よび第２のサンプリング回路１２ｂは、この第１の選択
回路６ａおよび第２の選択回路６ｂで選択された多数決
判定結果またはクロック位相比較結果をサンプリング
し、第１の遅延制御回路７ａおよび第２の遅延制御回路
７ｂがｎクロック周期でそのサンプリング結果をもと
に、第１の可変遅延回路３ａおよび第２の可変遅延回路
３ｂの遅延量を制御する。Next, the operation will be described. The DPLL circuit according to the eighth embodiment operates and controls in the same manner as that of the sixth embodiment, and further, the determination circuit 14 makes a majority decision on the result of the phase comparison by the data phase comparison circuit 4 at n clock cycles. And the first and second selection circuits 6
a and 6b. The first sampling circuit 12a and the second sampling circuit 12b sample the majority decision result or the clock phase comparison result selected by the first selection circuit 6a and the second selection circuit 6b, and perform the first delay control. The circuit 7a and the second delay control circuit 7b control the delay amounts of the first variable delay circuit 3a and the second variable delay circuit 3b based on the sampling result at n clock cycles.

【００９２】このように、この実施の形態８によれば、
データ位相比較回路の出力を判定回路で多数決判定して
いるので、実施の形態１における第１の判定回路１４ａ
および第２の判定回路１４ｂを１つの判定回路１４で共
用することが可能となって、ＤＰＬＬ回路の回路規模を
小さくすることができる効果があり、また、制御動作を
低速化することができるとともに、受信したデータ信号
１の位相変動により精度よく追従することが可能とな
り、データ信号１の位相変動に対して誤りなくデータを
再生できる効果もある。As described above, according to the eighth embodiment,
Since the majority of the output of the data phase comparison circuit is determined by the determination circuit, the first determination circuit 14a in the first embodiment is used.
And the second determination circuit 14b can be shared by one determination circuit 14, which has the effect of reducing the circuit scale of the DPLL circuit, and also allows the control operation to be slowed down. In addition, it is possible to accurately follow the phase fluctuation of the received data signal 1, and there is an effect that data can be reproduced without error with respect to the phase fluctuation of the data signal 1.

【００９３】実施の形態９．この発明の実施の形態９
は、上記実施の形態１の構成に回路動作禁止手段を付加
し、一方の同期回路がデータ信号に同期するように制御
を開始してから、同期クロックに対するデータ信号の位
相進み／位相遅れが所定限界値をこえ、もう一方の同期
回路がその同期クロックより進んだ／遅れた位相に同期
するように制御を開始するまでの期間は、システムクロ
ックの入力を禁止することによって、もう一方の同期回
路の回路動作を禁止するものである。Embodiment 9 FIG. Embodiment 9 of the present invention
Is that a circuit operation inhibiting means is added to the configuration of the first embodiment, and after one of the synchronous circuits starts controlling so as to synchronize with the data signal, the phase advance / phase lag of the data signal with respect to the synchronous clock is predetermined. By prohibiting the input of the system clock during the period beyond the limit value and until the control of the other synchronous circuit is started so as to synchronize with the phase advanced / lagged from the synchronous clock, the other synchronous circuit is inhibited. Circuit operation is prohibited.

【００９４】図１１はそのようなこの発明の実施の形態
９によるＤＰＬＬ回路を示すブロック図である。図にお
いて、１９ａおよび１９ｂは第１および第２の回路動作
禁止手段としてのシステムクロック入力禁止回路で、第
１のシステムクロック入力禁止回路１９ａは制御回路１
６からの制御信号に従って、第１の同期回路１８ａへの
システムクロック２の入力を禁止することで、当該第１
の同期回路１８ａの回路動作を禁止し、第２のシステム
クロック入力禁止回路１９ｂは制御回路１６からの制御
信号に従って、第２の同期回路１８ｂへのシステムクロ
ック２の入力を禁止することで、当該第２の同期回路１
８ｂの回路動作を禁止する。なお、これら第１および第
２のシステムクロック入力禁止回路１９ａ、１９ｂは、
制御回路１６の制御によって動作するゲート回路によっ
て構成されている。他は実施の形態１と同じであるため
説明を省く。FIG. 11 is a block diagram showing such a DPLL circuit according to the ninth embodiment of the present invention. In the figure, reference numerals 19a and 19b denote system clock input prohibiting circuits as first and second circuit operation prohibiting means.
6, the input of the system clock 2 to the first synchronization circuit 18a is inhibited according to the control signal from the first synchronization circuit 18a.
The second system clock input prohibition circuit 19b prohibits the input of the system clock 2 to the second synchronization circuit 18b in accordance with the control signal from the control circuit 16, thereby prohibiting the circuit operation of the synchronization circuit 18a. Second synchronization circuit 1
8b is prohibited. The first and second system clock input prohibition circuits 19a and 19b
It is configured by a gate circuit that operates under the control of the control circuit 16. Other configurations are the same as those of the first embodiment, and thus description thereof is omitted.

【００９５】次に動作について説明する。この実施の形
態９によるＤＰＬＬ回路は、実施の形態１のそれと同様
に動作して制御を行い、さらに、制御回路１６の制御信
号をもとに、第１および第２のシステムクロック入力禁
止回路１９ａ、１９ｂによって、第１の同期回路１８ａ
と第２の同期回路１８ｂの回路動作を禁止する。図１２
はその制御動作における第１の同期回路１８ａと第２の
同期回路１８ｂの動作タイミングを示したタイムチャー
トである。Next, the operation will be described. The DPLL circuit according to the ninth embodiment operates and controls in the same manner as that of the first embodiment. Further, based on the control signal of control circuit 16, first and second system clock input inhibit circuits 19a , 19b, the first synchronization circuit 18a
Circuit operation of the second synchronous circuit 18b. FIG.
5 is a time chart showing operation timings of the first synchronization circuit 18a and the second synchronization circuit 18b in the control operation.

【００９６】すなわち、識別クロック１１を第１の同期
クロック１７ａから第２の同期クロック１７ｂに切り換
えることにより、第２の同期回路１８ｂがシステムクロ
ック２を遅延させ、データ信号１に同期するように制御
を開始してから、当該第２の同期回路１８ｂにおいて第
２の同期クロック１７ｂに対するデータ信号１の位相進
み／位相遅れが所定限界値をこえ、第１の同期回路１８
ａが第２の同期クロック１７ｂより進んだ／遅れた位相
に同期するように制御を開始するまでの期間、制御回路
１６からの制御信号に基づいて第１のシステムクロック
入力禁止回路１９ａを閉じ、第１の同期回路１８ａへの
システムクロック２の入力を禁止することによって、当
該第１の同期回路１８ａの動作を禁止する。That is, by switching the identification clock 11 from the first synchronization clock 17a to the second synchronization clock 17b, the second synchronization circuit 18b controls the system clock 2 so as to delay it and synchronize with the data signal 1. Starts, the phase advance / phase lag of the data signal 1 with respect to the second synchronous clock 17b in the second synchronous circuit 18b exceeds a predetermined limit value, and
The first system clock input prohibition circuit 19a is closed based on the control signal from the control circuit 16 until the control is started so that a is synchronized with the phase advanced / lagged from the second synchronization clock 17b, By inhibiting the input of the system clock 2 to the first synchronization circuit 18a, the operation of the first synchronization circuit 18a is inhibited.

【００９７】同様に、識別クロック１１を第２の同期ク
ロック１７ｂから第１の同期クロック１７ａに切り換え
ることにより、第１の同期回路１８ａがシステムクロッ
ク２を遅延させ、データ信号１に同期するように制御を
開始してから、当該第１の同期回路１８ａにおいて第１
の同期クロック１７ａに対するデータ信号１の位相進み
／位相遅れが所定限界値をこえ、第２の同期回路１８ｂ
が第１の同期クロック１７ａより進んだ／遅れた位相に
同期するように制御を開始するまでの期間、制御回路１
６からの制御信号に基づいて第２のシステムクロック入
力禁止回路１９ｂを閉じ、第２の同期回路１８ｂへのシ
ステムクロック２の入力を禁止することによって、当該
第２の同期回路１８ｂの動作を禁止する。Similarly, by switching the identification clock 11 from the second synchronization clock 17b to the first synchronization clock 17a, the first synchronization circuit 18a delays the system clock 2 and synchronizes with the data signal 1. After starting the control, the first synchronization circuit 18a
The phase lead / phase lag of the data signal 1 with respect to the synchronous clock 17a exceeds a predetermined limit value, and the second synchronous circuit 18b
During the period until control is started so as to synchronize with a phase advanced / lagged from the first synchronous clock 17a.
6. The operation of the second synchronous circuit 18b is inhibited by closing the second system clock input inhibit circuit 19b based on the control signal from the control circuit 6 and inhibiting the input of the system clock 2 to the second synchronous circuit 18b. I do.

【００９８】このように、この実施の形態９によれば、
第１の同期回路と第２の同期回路のうちの同期クロック
出力を必要としない側の同期回路の回路動作を、データ
信号と同期している側の同期回路の位相進み／位相遅れ
が所定の限界値を超えるまでの間禁止しているので、Ｃ
ＭＯＳ（相補金属酸化物半導体）プロセスで回路を実現
する場合に、消費電力を低減することができる効果があ
る。As described above, according to the ninth embodiment,
The circuit operation of the synchronization circuit of the first synchronization circuit and the second synchronization circuit that does not require the output of the synchronization clock is set so that the synchronization circuit that synchronizes with the data signal has a predetermined phase advance / delay. Because it is prohibited until the limit value is exceeded, C
When a circuit is realized by a MOS (complementary metal oxide semiconductor) process, there is an effect that power consumption can be reduced.

【００９９】実施の形態１０．この発明の実施の形態１
０は、上記実施の形態９の構成にさらに位相比較禁止手
段を付加し、一方の同期回路がデータ信号に同期するよ
うに制御を開始してから、同期クロックに対するデータ
信号の位相進み／位相遅れが所定限界値をこえ、もう一
方の同期回路がその同期クロックより進んだ／遅れた位
相に同期するように制御を開始するまでの期間は、回路
動作禁止手段でシステムクロックの入力を禁止すること
により、また、その後、もう一方の同期回路がその同期
クロックより進んだ／遅れた位相に同期するように制御
している期間は、位相比較禁止手段で同期クロックの入
力を禁止することにより、もう一方の同期回路のデータ
位相比較回路の動作を禁止するものである。Embodiment 10 FIG. Embodiment 1 of the present invention
0 indicates that a phase comparison prohibition unit is further added to the configuration of the ninth embodiment, and control is started so that one of the synchronization circuits is synchronized with the data signal. The circuit operation prohibiting means prohibits the input of the system clock during a period of time exceeding a predetermined limit value and starting control so that the other synchronous circuit synchronizes with a phase advanced / lagged from the synchronous clock. After that, during the period when the other synchronous circuit is controlled to synchronize with the phase advanced / lagged from the synchronous clock, the input of the synchronous clock is inhibited by the phase comparison inhibiting means. The operation of the data phase comparison circuit of one of the synchronization circuits is prohibited.

【０１００】図１３はそのようなこの発明の実施の形態
１０によるＤＰＬＬ回路を示すブロック図である。図に
おいて、２０ａおよび２０ｂは第１および第２の位相比
較禁止手段としての同期クロック入力禁止回路であり、
第１の同期クロック入力禁止回路２０ａは制御回路１６
からの制御信号に従って、第１のデータ位相比較回路４
ａへのシステムクロック２の入力を禁止することで、当
該第１のデータ位相比較回路４ａの回路動作を禁止し、
第２の同期クロック入力禁止回路２０ｂは制御回路１６
からの制御信号に従って、第２のデータ位相比較回路４
ｂへのシステムクロック２の入力を禁止することで、当
該第２のデータ位相比較回路４ｂの回路動作を禁止す
る。なお、これら第１および第２の同期クロック入力禁
止回路２０ａ、２０ｂも、制御回路１６の制御によって
動作するゲート回路によって構成されている。他は実施
の形態１と同じであるため説明を省く。FIG. 13 is a block diagram showing such a DPLL circuit according to the tenth embodiment of the present invention. In the figure, reference numerals 20a and 20b denote synchronous clock input inhibiting circuits as first and second phase comparison inhibiting means,
The first synchronous clock input inhibiting circuit 20a is connected to the control circuit 16
Data phase comparison circuit 4 according to the control signal from
a, the circuit operation of the first data phase comparison circuit 4a is prohibited,
The second synchronous clock input inhibiting circuit 20b is connected to the control circuit 16
Data phase comparison circuit 4 according to the control signal from
By prohibiting the input of the system clock 2 to b, the circuit operation of the second data phase comparison circuit 4b is prohibited. The first and second synchronous clock input inhibiting circuits 20a and 20b are also constituted by gate circuits that operate under the control of the control circuit 16. Other configurations are the same as those of the first embodiment, and thus description thereof is omitted.

【０１０１】次に動作について説明する。この実施の形
態１０によるＤＰＬＬ回路は、実施の形態９のそれと同
様に動作して制御を行い、さらに、制御回路１６の制御
信号をもとに、第１および第２の同期クロック入力禁止
回路２０ａ、２０ｂによって、第１のデータ位相比較回
路４ａと第２のデータ位相比較回路４ｂの回路動作を禁
止する。図１４はその制御動作における第１の同期回路
１８ａと第１のデータ位相比較回路４ａ、および第２の
同期回路１８ｂと第２のデータ位相比較回路４ｂの動作
タイミングを示したタイムチャートである。Next, the operation will be described. The DPLL circuit according to the tenth embodiment operates and controls in the same manner as that of the ninth embodiment, and furthermore, the first and second synchronous clock input inhibiting circuits 20a based on the control signal of the control circuit 16. , 20b inhibit the circuit operations of the first data phase comparison circuit 4a and the second data phase comparison circuit 4b. FIG. 14 is a time chart showing operation timings of the first synchronization circuit 18a and the first data phase comparison circuit 4a, and the second synchronization circuit 18b and the second data phase comparison circuit 4b in the control operation.

【０１０２】すなわち、識別クロック１１を第１の同期
クロック１７ａから第２の同期クロック１７ｂに切り換
えることにより、第２の同期回路１８ｂがシステムクロ
ック２を遅延させ、データ信号１に同期するように制御
を開始してから、当該第２の同期回路１８ｂにおいて第
２の同期クロック１７ｂに対するデータ信号１の位相進
み／位相遅れが所定限界値をこえ、第１の同期回路１８
ａが第２の同期クロック１７ｂより進んだ／遅れた位相
に同期するように制御を開始するまでの期間は、第１の
システムクロック入力禁止回路１９ａが閉じられて、シ
ステムクロック２の入力が禁止されるため、第１の同期
回路１８ａは回路動作が禁止され、その第１のデータ位
相比較回路４ａの動作も禁止される。また、その後、識
別クロック１１が第２の同期クロック１７ｂから第１の
同期クロック１７ａに切り換えられるまでの、第１の同
期回路１８ａが第２の同期クロック１７ｂに同期するよ
うに制御している期間は、制御回路１６からの制御信号
に基づいて第１の同期クロック入力禁止回路２０ａが閉
じられるため、第１のデータ位相比較回路４ａへの第１
の同期クロック１７ａが入力を禁止されて、当該第１の
データ位相比較回路４ａはその動作が禁止される。That is, by switching the identification clock 11 from the first synchronization clock 17a to the second synchronization clock 17b, the second synchronization circuit 18b controls the system clock 2 to be delayed and synchronized with the data signal 1. Starts, the phase advance / phase lag of the data signal 1 with respect to the second synchronous clock 17b in the second synchronous circuit 18b exceeds a predetermined limit value, and the first synchronous circuit 18b
During the period until control is started so that a is synchronized with the phase advanced / lagged from the second synchronous clock 17b, the first system clock input inhibit circuit 19a is closed and the input of the system clock 2 is inhibited. Therefore, the circuit operation of the first synchronization circuit 18a is prohibited, and the operation of the first data phase comparison circuit 4a is also prohibited. Further, thereafter, the period during which the first synchronization circuit 18a is controlled to synchronize with the second synchronization clock 17b until the identification clock 11 is switched from the second synchronization clock 17b to the first synchronization clock 17a. Since the first synchronous clock input prohibition circuit 20a is closed based on a control signal from the control circuit 16, the first data phase comparison circuit 4a
Is inhibited from inputting, and the operation of the first data phase comparison circuit 4a is inhibited.

【０１０３】同様に、識別クロック１１を第２の同期ク
ロック１７ｂから第１の同期クロック１７ａに切り換え
ることにより、第１の同期回路１８ａがシステムクロッ
ク２を遅延させ、データ信号１に同期するように制御を
開始してから、当該第１の同期回路１８ａにおいて第１
の同期クロック１７ａに対するデータ信号１の位相進み
／位相遅れが所定限界値をこえ、第２の同期回路１８ｂ
が第１の同期クロック１７ａより進んだ／遅れた位相に
同期するように制御を開始するまでの期間は、第２のシ
ステムクロック入力禁止回路１９ｂが閉じられて、シス
テムクロック２の入力が禁止されるため、第２の同期回
路１８ａは回路動作が禁止され、その第２のデータ位相
比較回路４ｂの動作も禁止される。また、その後、識別
クロック１１が第１の同期クロック１７ａから第２の同
期クロック１７ｂに切り換えられるまでの、第２の同期
回路１８ｂが第１の同期クロック１７ａに同期するよう
に制御している期間は、制御回路１６からの制御信号に
基づいて第２の同期クロック入力禁止回路２０ｂが閉じ
られるため、第２のデータ位相比較回路４ｂへの第２の
同期クロック１７ｂが入力を禁止されて、当該第２のデ
ータ位相比較回路４ｂはその動作が禁止される。Similarly, by switching the identification clock 11 from the second synchronization clock 17b to the first synchronization clock 17a, the first synchronization circuit 18a delays the system clock 2 and synchronizes with the data signal 1. After starting the control, the first synchronization circuit 18a
The phase lead / phase lag of the data signal 1 with respect to the synchronous clock 17a exceeds a predetermined limit value, and the second synchronous circuit 18b
During the period until the control is started so as to synchronize with the phase advanced / lagged from the first synchronous clock 17a, the second system clock input inhibit circuit 19b is closed and the input of the system clock 2 is inhibited. Therefore, the circuit operation of the second synchronization circuit 18a is prohibited, and the operation of the second data phase comparison circuit 4b is also prohibited. Further, thereafter, a period during which the second synchronization circuit 18b is controlled to synchronize with the first synchronization clock 17a until the identification clock 11 is switched from the first synchronization clock 17a to the second synchronization clock 17b. Since the second synchronous clock input prohibition circuit 20b is closed based on the control signal from the control circuit 16, the input of the second synchronous clock 17b to the second data phase comparison circuit 4b is prohibited, and The operation of the second data phase comparison circuit 4b is prohibited.

【０１０４】このように、この実施の形態１０によれ
ば、第１のデータ位相比較回路と第２のデータ位相比較
回路のうちの位相検出結果を必要としない側のデータ位
相比較回路の回路動作を、それを備えた同期回路が次に
識別クロックが切り換えられてデータ信号に同期するよ
うに制御を開始するまでの間、禁止しているので、ＣＭ
ＯＳプロセスで回路を実現する場合に、消費電力を低減
することができる効果がある。As described above, according to the tenth embodiment, the circuit operation of the data phase comparison circuit of the first data phase comparison circuit and the second data phase comparison circuit which does not require the phase detection result is operated. Is prohibited until the synchronization circuit having the same starts switching the identification clock to the next time to synchronize with the data signal.
When a circuit is realized by the OS process, there is an effect that power consumption can be reduced.

【０１０５】[0105]

【発明の効果】以上のように、この発明によれば、２つ
の同期回路を用いて、片系の同期回路がデータ信号の遅
れもしくは進みで同期クロックの遅延限界あるいは進み
限界に近づいていることを検出すると、他系の同期回路
において片系の同期クロックより進んだ位相もしくは遅
れた位相に同期した他系の同期クロックに切り換え、こ
のクロックを用いてデータ信号に同期をとるようにして
いるので、複数の回路間、基板間および装置間を伝送さ
れるデータ信号の位相遅延もしくは位相進みが、遅延限
界あるいは進み限界を超えても、伝送されたデータ信号
を誤りなく識別し再生することができるＤＰＬＬ回路が
得られる効果がある。As described above, according to the present invention, by using two synchronous circuits, one synchronous circuit is approaching the delay limit or advance limit of the synchronous clock due to the delay or advance of the data signal. Is detected, the synchronous circuit of the other system switches to the synchronous clock of the other system synchronized with the phase advanced or delayed from the synchronous clock of one system, and the clock is used to synchronize with the data signal. Even if the phase delay or phase advance of a data signal transmitted between a plurality of circuits, between boards and between devices exceeds a delay limit or a lead limit, the transmitted data signal can be identified and reproduced without error. There is an effect that a DPLL circuit can be obtained.

【０１０６】また、この発明によれば、各同期回路がデ
ータ信号に同期する場合とクロックに同期する場合とに
おいて、両者に共通の遅延制御回路と可変遅延回路を共
用して１つにしたので、回路規模を小さくすることが可
能となる効果がある。Further, according to the present invention, a common delay control circuit and a single variable delay circuit are used for both cases where the synchronization circuits synchronize with the data signal and the case where the synchronization circuits synchronize with the clock. This has the effect that the circuit scale can be reduced.

【０１０７】また、この発明によれば、サンプリング結
果に基づいて遅延制御回路がｎクロック周期で可変遅延
回路を制御しているので、制御動作を低速化することが
できる効果がある。Further, according to the present invention, since the delay control circuit controls the variable delay circuit at n clock cycles based on the sampling result, there is an effect that the control operation can be slowed down.

【０１０８】また、この発明によれば、データ位相比較
回路における進み／遅れの位相比較結果で、かつ０連続
または１連続が生じる前の結果を保存しておき、０連続
または１連続が生じている間はその保存している位相比
較結果を出力するようにしたので、受信したデータ信号
に０連続または１連続するものがあっても誤りなくデー
タを再生することができる効果がある。Further, according to the present invention, the result of the leading / lagging phase comparison in the data phase comparing circuit and the result before the occurrence of 0 or 1 continuous is stored, and the 0 or 1 continuous is generated. During this period, the stored phase comparison result is output, so that there is an effect that data can be reproduced without error even if there are 0 consecutive or 1 consecutive received data signals.

【０１０９】また、この発明によれば、データ位相比較
回路における進み／遅れの位相比較結果をｎクロック周
期で多数決判定し、その判定結果をサンプリングしたサ
ンプリング結果に基づいて位相同期制御を行うようにし
たので、制御動作を低速化することが可能になるととも
に、誤りなくデータ信号を再生することができるなどの
効果がある。Further, according to the present invention, the result of the leading / lagging phase comparison in the data phase comparing circuit is determined by majority decision in n clock cycles, and the phase synchronization control is performed based on the sampling result obtained by sampling the result of the determination. Therefore, the control operation can be slowed down, and the data signal can be reproduced without error.

【０１１０】また、この発明によれば、選択回路で選択
された位相比較結果をｎクロック周期で多数決判定し、
その判定結果をサンプリングしたサンプリング結果に基
づいて位相比較制御を行っているので、データ位相比較
結果を選択した場合でも、クロック位相比較結果を選択
した場合でも、制御動作を低速化することが可能とな
り、さらに誤りなくデータ信号を再生することもできる
などの効果がある。Further, according to the present invention, the majority of the phase comparison results selected by the selection circuit is determined at a period of n clocks.
Since the phase comparison control is performed based on the sampling result obtained by sampling the determination result, it is possible to reduce the speed of the control operation regardless of whether the data phase comparison result is selected or the clock phase comparison result is selected. In addition, the data signal can be reproduced without error.

【０１１１】また、この発明によれば、２系統あったデ
ータ位相比較回路を１つのデータ位相比較回路で代替し
てそれを２つの同期回路にて共用し、さらには、２系統
あった保存回路あるいは判定回路を１つの保存回路また
は判定回路で代替してそれらを２つの同期回路にて共用
しているので、ＤＰＬＬ回路の回路規模を小さくするこ
とが可能となる効果がある。Further, according to the present invention, the data phase comparison circuit having two systems is replaced with one data phase comparison circuit, which is shared by two synchronization circuits, and the storage circuit having two systems. Alternatively, since the determination circuit is replaced with one storage circuit or the determination circuit and they are shared by the two synchronization circuits, there is an effect that the circuit scale of the DPLL circuit can be reduced.

【０１１２】また、この発明によれば、２系統の同期回
路のうちの同期クロック出力を必要としない側の回路動
作を禁止し、さらには、２つのデータ位相比較回路のう
ちの位相検出結果を必要としない側の回路動作を禁止し
ているので、消費電力を低減することができる効果があ
る。Further, according to the present invention, the operation of the circuit that does not require the synchronous clock output of the two synchronous circuits is inhibited, and the phase detection result of the two data phase comparison circuits is determined. Since the circuit operation on the unnecessary side is prohibited, there is an effect that power consumption can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の実施の形態１によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a DPLL circuit according to a first embodiment of the present invention.

【図２】 この発明の実施の形態１におけるデータ信号
の位相が遅れた場合のＤＰＬＬ回路の動作を示すタイミ
ングチャートである。FIG. 2 is a timing chart showing the operation of the DPLL circuit when the phase of the data signal is delayed in the first embodiment of the present invention.

【図３】 この発明の実施の形態１におけるデータ信号
の位相が進んだ場合のＤＰＬＬ回路の動作を示すタイミ
ングチャートである。FIG. 3 is a timing chart showing the operation of the DPLL circuit when the phase of the data signal advances in the first embodiment of the present invention.

【図４】 この発明の実施の形態２によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a DPLL circuit according to a second embodiment of the present invention.

【図５】 この発明の実施の形態３によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 5 is a block diagram showing a configuration of a DPLL circuit according to a third embodiment of the present invention.

【図６】 この発明の実施の形態４によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 6 is a block diagram showing a configuration of a DPLL circuit according to a fourth embodiment of the present invention.

【図７】 この発明の実施の形態５によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 7 is a block diagram showing a configuration of a DPLL circuit according to a fifth embodiment of the present invention.

【図８】 この発明の実施の形態６によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 8 is a block diagram showing a configuration of a DPLL circuit according to a sixth embodiment of the present invention.

【図９】 この発明の実施の形態７によるＤＰＬＬ回路
の構成を示すブロック図である。FIG. 9 is a block diagram showing a configuration of a DPLL circuit according to a seventh embodiment of the present invention.

【図１０】 この発明の実施の形態８によるＤＰＬＬ回
路の構成を示すブロック図である。FIG. 10 is a block diagram showing a configuration of a DPLL circuit according to an eighth embodiment of the present invention.

【図１１】 この発明の実施の形態９によるＤＰＬＬ回
路の構成を示すブロック図である。FIG. 11 is a block diagram showing a configuration of a DPLL circuit according to a ninth embodiment of the present invention.

【図１２】 この発明の実施の形態９における第１およ
び第２の同期回路の動作タイミングを示すタイミングチ
ャートである。FIG. 12 is a timing chart showing operation timings of first and second synchronization circuits according to the ninth embodiment of the present invention.

【図１３】 この発明の実施の形態１０によるＤＰＬＬ
回路の構成を示すブロック図である。FIG. 13 shows a DPLL according to a tenth embodiment of the present invention.
FIG. 3 is a block diagram illustrating a configuration of a circuit.

【図１４】 この発明の実施の形態１０における第１お
よび第２の同期回路と第１および第２のデータ位相比較
回路の動作タイミングを示すタイミングチャートであ
る。FIG. 14 is a timing chart showing operation timings of the first and second synchronization circuits and the first and second data phase comparison circuits according to the tenth embodiment of the present invention.

【図１５】 従来のＤＰＬＬ回路の構成を示すブロック
図である。FIG. 15 is a block diagram showing a configuration of a conventional DPLL circuit.

【符号の説明】[Explanation of symbols]

１ データ信号、２ システムクロック、３ａ 第１の
可変遅延回路、３ｂ第２の可変遅延回路、４ データ位
相比較回路、４ａ 第１のデータ位相比較回路、４ｂ
第２のデータ位相比較回路、５ａ 第１のクロック位相
比較回路、５ｂ 第２のクロック位相比較回路、６ａ
第１の選択回路、６ｂ 第２の選択回路、７ａ 第１の
遅延制御回路、７ｂ 第２の遅延制御回路、８ クロッ
ク選択回路、９ データ識別回路、１１ 識別クロッ
ク、１２ａ 第１のサンプリング回路、１２ｂ 第２の
サンプリング回路、１３ 保存回路、１３ａ 第１の保
存回路、１３ｂ 第２の保存回路、１４ 判定回路、１
４ａ 第１の判定回路、１４ｂ 第２の判定回路、１７
ａ 第１の同期クロック、１７ｂ 第２の同期クロッ
ク、１８ａ 第１の同期回路、１８ｂ 第２の同期回
路、１９ａ 第１のシステムクロック入力禁止回路（第
１の回路動作禁止手段）、１９ｂ 第２のシステムクロ
ック入力禁止回路（第２の回路動作禁止手段）、２０ａ
第１の同期クロック入力禁止回路（第１の位相比較禁
止手段）、２０ｂ 第２の同期クロック入力禁止回路
（第２の位相比較禁止手段）。Reference Signs List 1 data signal, 2 system clock, 3a first variable delay circuit, 3b second variable delay circuit, 4 data phase comparison circuit, 4a first data phase comparison circuit, 4b
2nd data phase comparison circuit, 5a 1st clock phase comparison circuit, 5b 2nd clock phase comparison circuit, 6a
1st selection circuit, 6b 2nd selection circuit, 7a 1st delay control circuit, 7b 2nd delay control circuit, 8 clock selection circuit, 9 data discrimination circuit, 11 discrimination clock, 12a first sampling circuit, 12b second sampling circuit, 13 storage circuit, 13a first storage circuit, 13b second storage circuit, 14 determination circuit, 1
4a first determination circuit, 14b second determination circuit, 17
a first synchronous clock, 17b second synchronous clock, 18a first synchronous circuit, 18b second synchronous circuit, 19a first system clock input inhibiting circuit (first circuit operation inhibiting means), 19b second Clock input inhibiting circuit (second circuit operation inhibiting means), 20a
A first synchronous clock input inhibiting circuit (first phase comparison inhibiting means), 20b a second synchronous clock input inhibiting circuit (second phase comparison inhibiting means);

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 7/033 H03L 7/081 H03L 7/087 H04L 7/04 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H04L 7/033 H03L 7/081 H03L 7/087 H04L 7/04

Claims (12)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 クロック源から供給されるシステムクロ
ックを遅延した第２の同期クロックに同期するか、入力
されたデータ信号に同期するかを選択して、選択した信
号に同期した第１の同期クロックを出力する第１の同期
回路と、 前記システムクロックを遅延した前記第１の同期クロッ
クに同期するか、前記データ信号に同期するかを選択し
て、選択した信号に同期した前記第２の同期クロックを
出力する第２の同期回路と、 前記第１の同期回路が前記データ信号に同期しているな
ら前記第１の同期回路が出力する第１の同期クロックを
選択し、前記第２の同期回路が前記データ信号に同期し
ているなら前記第２の同期回路が出力する前記第２の同
期クロックを選択し、それを識別クロックとして出力す
るクロック選択回路と、 前記クロック選択回路が出力する前記識別クロックで前
記データ信号のデータ識別を行うデータ識別回路とを有
し、 前記第１の同期回路は前記データ信号に同期していると
き、前記第１の同期クロックに対する前記データ信号の
位相遅れが所定限界値をこえたら、前記第２の同期回路
は前記第１の同期クロックより進んだ位相に同期するよ
うに前記第２の同期クロックを制御し、同期したら前記
第２の同期回路を前記データ信号に同期させるよう切り
換え、 前記第２の同期回路は前記データ信号に同期していると
き、前記第２の同期クロックに対する前記データ信号の
位相遅れが所定限界値をこえたら、前記第１の同期回路
は前記第２の同期クロックより進んだ位相に同期するよ
うに前記第１の同期クロックを制御し、同期したら前記
第１の同期回路を前記データ信号に同期させるよう切り
換えることを特徴とするディジタル位相同期回路。1. A method of selecting whether to synchronize a system clock supplied from a clock source with a delayed second synchronization clock or with an input data signal, and to synchronize with a selected signal. A first synchronization circuit for outputting a clock, and selecting whether to synchronize with the first synchronization clock or the data signal by delaying the system clock, and to select the second synchronization circuit with the data signal. A second synchronization circuit that outputs a synchronization clock; and a first synchronization clock that is output by the first synchronization circuit when the first synchronization circuit is synchronized with the data signal; A clock selection circuit that selects the second synchronization clock output by the second synchronization circuit if the synchronization circuit is synchronized with the data signal, and outputs the selected second synchronization clock as an identification clock; A data identification circuit for performing data identification of the data signal with the identification clock output by the clock selection circuit, wherein the first synchronization circuit is synchronized with the data signal when the first synchronization circuit is synchronized with the data signal. When the phase delay of the data signal exceeds a predetermined limit value, the second synchronization circuit controls the second synchronization clock so as to synchronize with a phase advanced from the first synchronization clock, and when synchronized, the second synchronization circuit controls the second synchronization clock. The second synchronization circuit switches to synchronize the data signal with the data signal. When the second synchronization circuit is synchronized with the data signal, the phase delay of the data signal with respect to the second synchronization clock exceeds a predetermined limit value. , The first synchronization circuit controls the first synchronization clock so as to synchronize with a phase advanced from the second synchronization clock. Digital phase locked loop circuit and wherein the switching as to synchronize with the data signal. 【請求項２】 クロック源から供給されるシステムクロ
ックを遅延した第２の同期クロックに同期するか、入力
されたデータ信号に同期するかを選択し、選択した信号
に同期した第１の同期クロックを出力する第１の同期回
路と、 前記システムクロックを遅延した前記第１の同期クロッ
クに同期するか、前記データ信号に同期するかを選択
し、選択した信号に同期した前記第２の同期クロックを
出力する第２の同期回路と、 前記第１の同期回路が前記データ信号に同期しているな
ら前記第１の同期回路が出力する第１の同期クロックを
選択し、前記第２の同期回路が前記データ信号に同期し
ているなら前記第２の同期回路が出力する前記第２の同
期クロックを選択し、それを識別クロックとして出力す
るクロック選択回路と、 前記クロック選択回路が出力する前記識別クロックで前
記データ信号のデータ識別を行うデータ識別回路とを有
し、 前記第１の同期回路は前記データ信号に同期していると
き、前記第１の同期クロックに対する前記データ信号の
位相進みが所定限界値をこえたら、前記第２の同期回路
は前記第１の同期クロックより遅れた位相に同期するよ
うに前記第２の同期クロックを制御し、同期したら前記
第２の同期回路を前記データ信号に同期させるよう切り
換え、 前記第２の同期回路は前記データ信号に同期していると
き、前記第２の同期クロックに対する前記データ信号の
位相進みが所定限界値をこえたら、前記第１の同期回路
は前記第２の同期クロックより遅れた位相に同期するよ
うに前記第１の同期クロックを制御し、同期したら前記
第１の同期回路を前記データ信号に同期させるよう切り
換えることを特徴とするディジタル位相同期回路。2. A method of selecting whether to synchronize a system clock supplied from a clock source with a delayed second synchronous clock or with an input data signal, and to synchronize the first synchronous clock with the selected signal. A first synchronizing circuit that outputs the first synchronizing clock and the second synchronizing clock synchronizing with the selected signal. A second synchronization circuit that outputs the first synchronization clock output from the first synchronization circuit if the first synchronization circuit is synchronized with the data signal; A clock selection circuit that selects the second synchronization clock output by the second synchronization circuit if the data is synchronized with the data signal, and outputs the selected second synchronization clock as an identification clock; A data identification circuit that performs data identification of the data signal with the identification clock output by the selection circuit, wherein the first synchronization circuit is synchronized with the data signal when the first synchronization circuit is synchronized with the data signal. When the phase advance of the data signal exceeds a predetermined limit value, the second synchronization circuit controls the second synchronization clock so as to synchronize with the phase delayed from the first synchronization clock, and when synchronized, the second synchronization circuit controls the second synchronization clock. The second synchronization circuit is synchronized with the data signal, and the phase advance of the data signal with respect to the second synchronization clock exceeds a predetermined limit value when the second synchronization circuit is synchronized with the data signal. , The first synchronization circuit controls the first synchronization clock so as to synchronize with a phase delayed from the second synchronization clock, and when synchronized, the first synchronization circuit is moved forward. Digital phase locked loop circuit and wherein the switching so as to synchronize the data signal. 【請求項３】 第１の同期回路は、システムクロックを
遅延させた第１の同期クロックを出力する第１の可変遅
延回路と、この第１の可変遅延回路が出力した第１の同
期クロックとデータ信号との位相を比較する第１のデー
タ位相比較回路と、第２の同期クロックに対する前記第
１の同期クロックとの位相を比較する第１のクロック位
相比較回路と、この第１のデータ位相比較回路の位相比
較結果と前記第１のクロック位相比較回路の位相比較結
果の選択を行う第１の選択回路と、この第１の選択回路
で選択し出力された位相比較結果をもとに前記第１の可
変遅延回路の遅延量を制御する第１の遅延制御回路とを
有し、 第２の同期回路は、前記システムクロックを遅延させた
前記第２の同期クロックを出力する第２の可変遅延回路
と、この第２の可変遅延回路が出力した前記第２の同期
クロックと前記データ信号との位相を比較する第２のデ
ータ位相比較回路と、前記第１の同期クロックに対する
前記第２の同期クロックとの位相を比較する第２のクロ
ック位相比較回路と、この第２のデータ位相比較回路の
位相比較結果と前記第２のクロック位相比較回路の位相
比較結果の選択を行う第２の選択回路と、この第２の選
択回路で選択された位相比較結果をもとに前記第２の可
変遅延回路の遅延量を制御する第２の遅延制御回路とを
有することを特徴とする請求項１または請求項２記載の
ディジタル位相同期回路。3. The first synchronization circuit includes: a first variable delay circuit that outputs a first synchronization clock obtained by delaying a system clock; and a first synchronization clock that is output by the first variable delay circuit. A first data phase comparison circuit for comparing the phase with the data signal, a first clock phase comparison circuit for comparing the phase of the second synchronization clock with the first synchronization clock, and the first data phase A first selection circuit for selecting a phase comparison result of the comparison circuit and a phase comparison result of the first clock phase comparison circuit; and a phase comparison result selected and output by the first selection circuit. A first delay control circuit for controlling a delay amount of the first variable delay circuit, wherein a second synchronous circuit outputs the second synchronous clock obtained by delaying the system clock. Delay circuit and this A second data phase comparison circuit that compares the phase of the data signal with the second synchronization clock output by the variable delay circuit, and compares the phase of the second synchronization clock with respect to the first synchronization clock A second clock phase comparator circuit, a second selector circuit for selecting a phase comparison result of the second data phase comparator circuit and a phase comparison result of the second clock phase comparator circuit, 3. The digital circuit according to claim 1, further comprising: a second delay control circuit that controls a delay amount of the second variable delay circuit based on a phase comparison result selected by the selection circuit. Phase synchronization circuit. 【請求項４】 第１の選択回路で選択された位相比較結
果をｎクロック周期（ｎは自然数）でサンプリングする
第１のサンプリング回路と、第２の選択回路で選択され
た位相比較結果をｎクロック周期でサンプリングする第
２のサンプリング回路とを有し、 第１の遅延制御回路は前記第１のサンプリング回路でサ
ンプリングされた位相比較結果をもとにｎクロック周期
に第１の可変遅延回路の遅延量を制御し、第２の遅延制
御回路は前記第２のサンプリング回路でサンプリングさ
れた位相比較結果をもとにｎクロック周期に第２の可変
遅延回路の遅延量を制御することを特徴とする請求項３
記載のディジタル位相同期回路。4. A first sampling circuit for sampling the phase comparison result selected by the first selection circuit at an n clock cycle (n is a natural number), and a phase comparison result selected by the second selection circuit as n A second sampling circuit for sampling at a clock cycle, wherein the first delay control circuit performs the first variable delay circuit at an n clock cycle based on the phase comparison result sampled at the first sampling circuit. Controlling the delay amount, wherein the second delay control circuit controls the delay amount of the second variable delay circuit in n clock cycles based on the phase comparison result sampled by the second sampling circuit. Claim 3
A digital phase-locked loop according to any of the preceding claims. 【請求項５】 第１のデータ位相比較回路における進み
／遅れの位相比較結果で、かつ０連続または１連続が生
じる前の結果を保存する第１の保存回路と、第２のデー
タ位相比較回路における進み／遅れの位相比較結果で、
かつ０連続または１連続が生じる前の結果を保存する第
２の保存回路を有し、 第１の選択回路は前記第１の保存回路で保存された位相
比較結果と第１のクロック位相比較回路の位相比較結果
の選択を行い、第２の選択回路は前記第２の保存回路で
保存された位相比較結果と第２のクロック位相比較回路
の位相比較結果の選択を行うことを特徴とする請求項４
記載のディジタル位相同期回路。5. A first storage circuit for storing a lead / lag phase comparison result in a first data phase comparison circuit and a result before zero or one continuation occurs, and a second data phase comparison circuit. In the lead / lag phase comparison result at
And a second storage circuit for storing a result before zero consecutive or one consecutive occurs, wherein the first selecting circuit includes a first clock phase comparing circuit and a phase comparison result stored in the first storing circuit. Wherein the second selection circuit selects the phase comparison result stored in the second storage circuit and the phase comparison result of the second clock phase comparison circuit. Item 4
A digital phase-locked loop according to any of the preceding claims. 【請求項６】 第１のデータ位相比較回路の位相比較結
果をｎクロック周期（ｎは自然数）で多数決判定する第
１の判定回路と、第２のデータ位相比較回路の位相比較
結果をｎクロック周期で多数決判定する第２の判定回路
とを有し、 第１の選択回路は前記第１の判定回路で判定された位相
比較結果と第１のクロック位相比較回路の位相比較結果
の選択を行い、第２の選択回路は前記第２の判定回路で
判定された位相比較結果と第２のクロック位相比較回路
の位相比較結果の選択を行うことを特徴とする請求項４
記載のディジタル位相同期回路。6. A first determination circuit for making a majority decision on the phase comparison result of the first data phase comparison circuit at an n clock cycle (n is a natural number), and an n clock comparison result of the second data phase comparison circuit. A second decision circuit for making a majority decision in a cycle, wherein the first selection circuit selects the phase comparison result determined by the first determination circuit and the phase comparison result of the first clock phase comparison circuit. 5. The apparatus according to claim 4, wherein the second selection circuit selects a phase comparison result determined by the second determination circuit and a phase comparison result of the second clock phase comparison circuit.
A digital phase-locked loop according to any of the preceding claims. 【請求項７】 第１の選択回路で選択された位相比較結
果をｎクロック周期（ｎは自然数）で多数決判定する第
１の判定回路と、前記第１の判定回路で判定された位相
比較結果をｎクロック周期でサンプリングする第１のサ
ンプリング回路と、第２の選択回路で選択された位相比
較結果をｎクロック周期で多数決判定する第２の判定回
路と、前記第２の判定回路で判定された位相比較結果を
ｎクロック周期でサンプリングする第２のサンプリング
回路とを有し、 第１の遅延制御回路は前記第１のサンプリング回路でサ
ンプリングされた位相比較結果をもとにｎクロック周期
に第１の可変遅延回路の遅延量を制御し、第２の遅延制
御回路は前記第２のサンプリング回路でサンプリングさ
れた位相比較結果をもとにｎクロック周期に第２の可変
遅延回路の遅延量を制御することを特徴とする請求項３
記載のディジタル位相同期回路。7. A first decision circuit for making a majority decision on a phase comparison result selected by a first selection circuit in n clock cycles (n is a natural number), and a phase comparison result decided by the first decision circuit , A second sampling circuit that determines a majority of the phase comparison results selected by the second selection circuit in an n clock cycle, and a second determination circuit that determines the phase comparison result selected by the second selection circuit. A second sampling circuit that samples the phase comparison result at an n clock cycle, and wherein the first delay control circuit performs a first delay control circuit at an n clock cycle based on the phase comparison result sampled at the first sampling circuit. The second delay control circuit controls the delay amount of the first variable delay circuit every n clock cycles based on the phase comparison result sampled by the second sampling circuit. Claim, characterized in that to control the delay amount of the circuit 3
A digital phase-locked loop according to any of the preceding claims. 【請求項８】 第１の同期回路は、システムクロックを
遅延させた第１の同期クロックを出力する第１の可変遅
延回路と、クロック選択回路が出力する識別クロックと
データ信号との位相を比較するデータ位相比較回路と、
第２の同期クロックに対する前記第１の同期クロックと
の位相を比較する第１のクロック位相比較回路と、前記
データ位相比較回路の位相比較結果と前記第１のクロッ
ク位相比較回路の位相比較結果の選択を行う第１の選択
回路と、この第１の選択回路で選択し出力した位相比較
結果をもとに前記第１の可変遅延回路の遅延量を制御す
る第１の遅延制御回路とを有し、 第２の同期回路は、前記システムクロックを遅延させた
前記第２の同期クロックを出力する第２の可変遅延回路
と、前記第１の同期クロックに対する前記第２の同期ク
ロックとの位相を比較する第２のクロック位相比較回路
と、前記データ位相比較回路の位相比較結果と前記第２
のクロック位相比較回路の位相比較結果の選択を行う第
２の選択回路と、この第２の選択回路で選択し出力した
位相比較結果をもとに前記第２の可変遅延回路の遅延量
を制御する第２の遅延制御回路とを有することを特徴と
する請求項１または請求項２記載のディジタル位相同期
回路。8. A first synchronization circuit compares a phase of a data signal with a first variable delay circuit that outputs a first synchronization clock obtained by delaying a system clock, and an identification clock output by a clock selection circuit. A data phase comparison circuit,
A first clock phase comparison circuit that compares a phase of the first synchronization clock with respect to a second synchronization clock; and a phase comparison result of the data phase comparison circuit and a phase comparison result of the first clock phase comparison circuit. A first selection circuit that performs selection, and a first delay control circuit that controls a delay amount of the first variable delay circuit based on a phase comparison result selected and output by the first selection circuit. A second synchronous circuit that outputs a second synchronous clock obtained by delaying the system clock, and a phase of the second synchronous clock with respect to the first synchronous clock. A second clock phase comparison circuit to be compared, a phase comparison result of the data phase comparison circuit, and a second
A second selecting circuit for selecting a phase comparison result of the clock phase comparing circuit, and controlling a delay amount of the second variable delay circuit based on the phase comparison result selected and output by the second selecting circuit. 3. The digital phase-locked loop according to claim 1, further comprising a second delay control circuit that performs the operation. 【請求項９】 データ位相比較回路における進み／遅れ
の位相比較結果で、かつ０連続または１連続が生じる前
の位相比較結果を保存する保存回路と、第１の選択回路
で選択された位相比較結果をｎクロック周期（ｎは自然
数）でサンプリングする第１のサンプリング回路と、第
２の選択回路で選択された位相比較結果をｎクロック周
期でサンプリングする第２のサンプリング回路とを有
し、 前記第１の選択回路は前記保存回路で保存された位相比
較結果と第１のクロック位相比較回路の位相比較結果の
選択を行い、第１の遅延制御回路は前記第１のサンプリ
ング回路でサンプリングされた位相比較結果をもとにｎ
クロック周期に第１の可変遅延回路の遅延量を制御し、 前記第２の選択回路は前記保存回路で保存された位相比
較結果と第２のクロック位相比較回路の位相比較結果の
選択を行い、第２の遅延制御回路は前記第２のサンプリ
ング回路でサンプリングされた位相比較結果をもとにｎ
クロック周期に第２の可変遅延回路の遅延量を制御する
ことを特徴とする請求項８記載のディジタル位相同期回
路。9. A storage circuit for storing a lead / lag phase comparison result in a data phase comparison circuit and a phase comparison result before zero consecutive or one consecutive occurs, and a phase comparison selected by the first selection circuit. A first sampling circuit that samples a result at an n clock cycle (n is a natural number); and a second sampling circuit that samples a phase comparison result selected by the second selection circuit at an n clock cycle. The first selection circuit selects the phase comparison result stored in the storage circuit and the phase comparison result of the first clock phase comparison circuit, and the first delay control circuit is sampled by the first sampling circuit. N based on the phase comparison result
Controlling a delay amount of a first variable delay circuit in a clock cycle, the second selection circuit selects a phase comparison result stored in the storage circuit and a phase comparison result of a second clock phase comparison circuit, The second delay control circuit calculates n based on the phase comparison result sampled by the second sampling circuit.
9. The digital phase-locked loop according to claim 8, wherein the amount of delay of the second variable delay circuit is controlled in a clock cycle. 【請求項１０】 データ位相比較回路の位相比較結果を
ｎクロック周期（ｎは自然数）で多数決判定する判定回
路と、第１の選択回路で選択された位相比較結果をｎク
ロック周期でサンプリングする第１のサンプリング回路
と、第２の選択回路で選択された位相比較結果をｎクロ
ック周期でサンプリングする第２のサンプリング回路と
を有し、 前記第１の選択回路は前記判定回路で判定された位相比
較結果と第１のクロック位相比較回路の位相比較結果の
選択を行い、第１の遅延制御回路は前記第１のサンプリ
ング回路でサンプリングされた位相比較結果をもとにｎ
クロック周期に第１の可変遅延回路の遅延量を制御し、 前記第２の選択回路は前記判定回路で判定された位相比
較結果と第２のクロック位相比較回路の位相比較結果の
選択を行い、第２の遅延制御回路は前記第２のサンプリ
ング回路でサンプリングされた位相比較結果をもとにｎ
クロック周期に第２の可変遅延回路の遅延量を制御する
ことを特徴とする請求項８記載のディジタル位相同期回
路。10. A decision circuit for making a majority decision on a phase comparison result of a data phase comparison circuit at an n clock cycle (n is a natural number), and a sampling circuit for sampling the phase comparison result selected at the first selection circuit at an n clock cycle. 1 sampling circuit, and a second sampling circuit that samples the phase comparison result selected by the second selection circuit at n clock cycles, wherein the first selection circuit determines the phase determined by the determination circuit. The comparison result and the phase comparison result of the first clock phase comparison circuit are selected, and the first delay control circuit selects n based on the phase comparison result sampled by the first sampling circuit.
Controlling the amount of delay of the first variable delay circuit in a clock cycle, the second selection circuit selects a phase comparison result determined by the determination circuit and a phase comparison result of the second clock phase comparison circuit, The second delay control circuit calculates n based on the phase comparison result sampled by the second sampling circuit.
9. The digital phase-locked loop according to claim 8, wherein the amount of delay of the second variable delay circuit is controlled in a clock cycle. 【請求項１１】 第１の同期回路は、当該第１の同期回
路の回路動作を禁止する第１の回路動作禁止手段を、 第２の同期回路は、当該第２の同期回路の回路動作を禁
止する第２の回路動作禁止手段を有し、 前記第２の同期回路がデータ信号に同期するように制御
を開始してから、第２の同期クロックに対する前記デー
タ信号の位相進み／位相遅れが所定限界値をこえ、前記
第１の同期回路が前記第２の同期クロックより進んだ／
遅れた位相に同期するように制御を開始するまでの間、
前記第１の回路動作禁止手段によって前記第１の同期回
路の動作を禁止し、 前記第１の同期回路が前記データ信号に同期するように
制御を開始してから、第１の同期クロックに対する前記
データ信号の位相進み／位相遅れが所定限界値をこえ、
前記第２の同期回路が前記第１の同期クロックより進ん
だ／遅れた位相に同期するように制御を開始するまでの
間、前記第２の回路動作禁止手段によって前記第２の同
期回路の動作を禁止することを特徴とする請求項１から
請求項１０のうちのいずれか１項記載のディジタル位相
同期回路。11. The first synchronous circuit includes a first circuit operation inhibiting unit that inhibits a circuit operation of the first synchronous circuit, and the second synchronous circuit performs a circuit operation of the second synchronous circuit. A second circuit operation prohibiting means for prohibiting the second synchronous circuit from starting control so as to synchronize with the data signal; Beyond a predetermined limit value, the first synchronization circuit leads / advances the second synchronization clock.
Until control is started to synchronize with the delayed phase,
The first circuit operation prohibiting means prohibits the operation of the first synchronous circuit, and starts the control so that the first synchronous circuit is synchronized with the data signal. The phase lead / phase lag of the data signal exceeds a predetermined limit value,
Until the second synchronous circuit starts controlling so as to synchronize with a phase advanced / lagged from the first synchronous clock, the operation of the second synchronous circuit is performed by the second circuit operation inhibiting means. 11. The digital phase locked loop circuit according to claim 1, wherein the digital phase locked loop is prohibited. 【請求項１２】 第１の同期回路は、当該第１の同期回
路の回路動作を禁止する第１の回路動作禁止手段と、第
１のデータ位相比較回路の動作を禁止する第１の位相比
較禁止手段を、 第２の同期回路は、当該第２の同期回路の回路動作を禁
止する第１の回路動作禁止手段と、第２のデータ位相比
較回路の動作を禁止する第２の位相比較禁止手段を有
し、 前記第２の同期回路がデータ信号に同期するように制御
を開始してから、第２の同期クロックに対する前記デー
タ信号の位相進み／位相遅れが所定限界値をこえ、前記
第１の同期回路が前記第２の同期クロックより進んだ／
遅れた位相に同期するように制御を開始するまでの間、
前記第１の回路動作禁止手段にて前記第１の同期回路の
動作を禁止し、さらに、前記第１の同期回路が前記第２
の同期クロックに同期するように第１の同期クロックを
制御している期間は、前記第１の位相比較禁止手段にて
前記第１のデータ比較回路の動作を禁止し、 前記第１の同期回路がデータ信号に同期するように制御
を開始してから、前記第１の同期クロックに対する前記
データ信号の位相進み／位相遅れが所定限界値をこえ、
前記第２の同期回路が前記第１の同期クロックより進ん
だ／遅れた位相に同期するように制御を開始するまでの
間、前記第２の回路動作禁止手段にて前記第２の同期回
路の動作を禁止し、さらに、前記第２の同期回路が前記
第１の同期クロックに同期するように前記第２の同期ク
ロックを制御している期間は、前記第２の位相比較禁止
手段にて前記第２のデータ比較回路の動作を禁止するこ
とを特徴とする請求項３から請求項７のうちのいずれか
１項記載のディジタル位相同期回路。12. A first synchronous circuit, comprising: a first circuit operation inhibiting means for inhibiting a circuit operation of the first synchronous circuit; and a first phase comparing means for inhibiting an operation of the first data phase comparing circuit. The second synchronizing circuit includes a first circuit operation prohibiting unit that prohibits a circuit operation of the second synchronous circuit, and a second phase comparison prohibiting unit that prohibits the operation of the second data phase comparing circuit. Means for controlling the second synchronization circuit to synchronize with the data signal, and thereafter, the phase advance / phase delay of the data signal with respect to a second synchronization clock exceeds a predetermined limit value, 1 synchronous circuit is ahead of the second synchronous clock /
Until control is started to synchronize with the delayed phase,
The operation of the first synchronization circuit is inhibited by the first circuit operation inhibition means, and the first synchronization circuit
During the period in which the first synchronization clock is controlled to synchronize with the first synchronization clock, the operation of the first data comparison circuit is inhibited by the first phase comparison inhibition means, Starts control to synchronize with the data signal, and then the phase advance / phase lag of the data signal with respect to the first synchronization clock exceeds a predetermined limit value,
Until the second synchronization circuit starts control so as to synchronize with a phase advanced / lagged from the first synchronization clock, the second circuit operation prohibiting means controls the operation of the second synchronization circuit. During the period in which the operation is prohibited and the second synchronous circuit controls the second synchronous clock so as to synchronize with the first synchronous clock, the second phase comparison inhibiting means controls the second synchronous circuit. 8. The digital phase-locked loop according to claim 3, wherein the operation of the second data comparison circuit is inhibited.