JP3000360U

JP3000360U - 通信機器用基準信号生成回路

Info

Publication number: JP3000360U
Application number: JP83294U
Authority: JP
Inventors: 橋久博松
Original assignee: 株式会社船井電機研究所
Priority date: 1994-01-21
Filing date: 1994-01-21
Publication date: 1994-08-09
Anticipated expiration: 2000-01-21

Abstract

(57)【要約】【目的】通信機器の基準周波数発振子を１個にして基
板上への実装面積を小さくすることができると共に、水
晶発振子間の干渉により生ずる複雑なスプリアスによる
障害を防止する。【構成】基準周波数発生用発振子により、複数の各種
基準信号を生成する通信機器用基準信号生成回路におい
て、前記発振子は１個だけ備え、前記各種基準信号はそ
れぞれ単一の前記発振子による基準周波数信号位相を基
に生成する基準信号生成手段を備えた通信機器用基準信
号生成回路である。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

この考案は、例えばポケットベルなどの小型通信機器に用いて好適な単一の基準発振子から出力される周波数の信号から複数の必要とする所定の周波数の信号を生成する基準信号生成回路に関するものである。

【０００２】

【従来の技術】

従来のＰＯＣＳＡＧ（ポクサグ）コードを使用するポケットベルでは、その受信機のＰＬＬ（フェーズロックドループ）回路には３２．７６８ＫＨｚのＣＰＵ計時用の低速クロックや２ＭＨｚ帯のＣＰＵ高速クロックや６００Ｈｚ（１２００ｂｐｓ）および２５６Ｈｚ（５１２ｂｐｓ）などの異なった周波数の基準クロックが必要である。そのため夫々の周波数の基準クロックを生成するための複数の水晶などの基準発振子が必要となる。図４は、このポケットベルに用いられている複数の異なった周波数の基準クロック信号を生成する基準信号生成回路の構成を示すブロック図である。この基準信号生成回路１００は、第１のオシレータ１と第２のオシレータ２と第３のオシレータ３など複数のオシレータを備えている。１ａはオシレータ１に用いられる水晶発振子であり、ＣＰＵ計時用の３２．７６８ＫＨｚの低速クロック生成用の水晶発振子である。２ａはオシレータ２に用いられる水晶発振子であり、２ＭＨｚ帯のＣＰＵ高速クロック用の水晶発振子である。３ａは６００Ｈｚのクロック用の水晶発振子である。４は第１のオシレータ１から出力されるＣＰＵ計時用の３２．７６８ＫＨｚの低速クロック出力端子、７は３２．７６８ＫＨｚを分周器８で分周した２５６Ｈｚの出力端子、５は２ＭＨｚ帯のＣＰＵ高速クロック出力端子、６は６００Ｈｚのクロック信号が出力される出力端子である。これら低速クロック出力端子４やＣＰＵ高速クロック出力端子５や出力端子６および７から出力されるクロック信号は、夫々の周波数のクロック信号で動作するＰＬＬ回路ブロックに供給される。

【０００３】

【考案が解決しようとする課題】従来の基準信号生成回路は以上のように構成されているので、夫々異なった周波数のクロック信号を生成するためには夫々異なった固有振動周波数を有した水晶発振子を備えたオシレータを独立して設ける必要があり、このため基板上での実装面積が必要となり、また夫々の水晶発振子間の干渉により複雑なスプリアスが発生し受信障害の原因となる問題点があった。

【０００４】本考案は上記のような問題点を解消するためになされたもので、発振子を単一にして基板上への実装面積を小さくすることができると共に、水晶発振子間の干渉により生ずる複雑なスプリアス発生による障害を防止できる基準信号生成回路を提供することである。

【０００５】また、さらに消費電力を抑制できる基準信号生成回路を提供することである。

【０００６】

【課題を解決するための手段】

本考案に係る通信機器用基準信号生成回路は、基準周波数発生用発振子により、複数の各種基準信号を生成する通信機器用基準信号生成回路において、前記発振子は１個だけ備え、前記各種基準信号はそれぞれ単一の前記発振子による基準周波数信号位相を基に生成する基準信号生成手段を備えたものである。

【０００７】また、複数のＰＬＬ（フェーズロックドループ）回路を備え、該ＰＬＬ回路はそれぞれ、目的の周波数信号を出力する電圧制御発振器と該電圧制御発振器の信号を分周器で分周した信号と前記発振子による基準周波数信号との位相を比較する位相比較器と該位相比較器の位相差に応じたパルス信号を直流電圧変換して前記電圧制御発振器の制御電圧に印加する制御電圧発生回路とから構成されていることを特徴とするものである。

【０００８】また、目的とする複数の各種周波数を生成するそれぞれの前記ＰＬＬ回路が動作する際、前記各種周波数の中で現時刻で必要でない周波数があれば、それに対応した前記ＰＬＬ回路の電力供給を必要としない時間だけ遮断する電源制御手段を備えたことを特徴とするものである。

【０００９】また、前記ＰＬＬ回路の中の前記分周器はその分周比が制御信号により可変される可変分周器であることを特徴とするものである。

【００１０】また、前記可変分周回路の分周比を制御する前記制御信号が目的とする出力周波数データと分周比データとが対応して格納されたデータテーブルの記憶装置から読みだされる制御手段を有することを特徴とするものである。

【００１１】

【作用】

本考案における通信機器用基準信号生成回路は、単一の発振子による基準発振器から出力される所定周波数の信号と、複数の電圧制御発振器の夫々の分周された出力とを基に位相比較を行ない、夫々の位相比較結果を基に前記複数の電圧制御発振器の夫々の出力信号周波数が夫々設定された周波数値にＰＬＬ制御され、単一の基準発振器から出力される所定周波数の信号から複数の異なった目的とする通信機器用基準周波数の信号を生成するので、発振子、例えば単一の水晶発振子による基準発振器を１つ設ければよく、基板上への実装面積を小さくすることができると共に、複数発振子による基準発振器間の干渉により生ずる複雑なスプリアスによる障害の発生を回避することが可能となる。

【００１２】また本考案における通信機器用の基準信号生成回路は、目的とする出力信号周波数が設定された周波数値に夫々ＰＬＬ制御される複数のＰＬＬ回路の中で、現時刻で必要としない電圧制御発信器を含むＰＬＬ回路への電力供給を遮断することで、消費電力を必要となる時刻まで抑制するように作用する。

【００１３】また本考案における通信機器用基準信号生成回路は、出力周波数データと分周比データとが対応して記憶装置に格納されたデータテーブルからマイクロコンピュータなどの制御回路が読み出した分周比データを基に生成された制御信号によりＰＬＬ制御されるので、単一発振子による基準発振器を１つ設ければよく、基板上への実装面積を小さくすることができると共に、複数の水晶発振子による基準発振器間の干渉により生ずる複雑なスプリアスによる障害の発生を回避することが可能となる。

【００１４】

【実施例】

以下、本考案の通信機器用基準信号生成回路の第１の実施例を図について説明する。図１は、本実施例の基準信号生成回路の構成を示すブロック図である。図において、１１は基準周波数Ｆｒｅｆ（例えば３２．７６８ＫＨｚ）のＣＰＵ計時用低速クロック信号を生成し出力する基準発振器、１１ａは基準発振器１１に接続された前記基準周波数Ｆｒｅｆの固有振動周波数を有した水晶発振子、１２は分周比１／ａ（例えば１／２⁷とする）に設定されている第１の分周回路、１３は発振周波数Ｆ１（例えば１９．２ＫＨｚ）のクロック信号を生成し出力する第１の電圧制御発振発振器（以下、ＶＣＯという）、１４は分周比１／ｂ（例えば１／７５とする）に設定されている第２の分周回路、１５は第１の分周回路１２の分周出力と第２の分周回路１４の分周出力間の位相を比較し、その位相差に応じたパルス幅のパルス信号を出力する位相比較回路である。１６は位相比較回路１５から出力されるパルス信号を積分し直流電圧信号を生成する制御電圧発生回路である。

【００１５】１７は発振周波数Ｆ２（例えば２ＭＨｚ帯）の高速クロック信号を生成し出力する第２のＶＣＯ、１８は分周比１／ｃ（例えば１／７０００〜１／８０００とする）に設定されている第３の分周回路、１９は第１の分周回路１２の分周出力と第３の分周回路１８の分周出力間の位相を比較し、その位相差に応じたパルス幅のパルス信号を出力する位相比較回路である。２０は位相比較回路１９から出力されるパルス信号を積分し直流電圧信号を生成する制御電圧発生回路である。

【００１６】２１は第１電源供給ブロックであり、第１のＶＣＯ１３と第２の分周回路１４と位相比較回路１５と分周比１／ｄ（例えば１／２⁵とする）の第４の分周回路２３の電源供給ブロックであり、これら第１のＶＣＯ１３と第２の分周回路１４と位相比較回路１５と第４の分周回路２３への電力供給が次に述べる第２電源供給ブロックに対して独立して行なわれる。２２は第２電源供給ブロックであり、第２のＶＣＯ１７と第３の分周回路１８と位相比較回路１９の電源供給ブロックであり、これら第２のＶＣＯ１７と第３の分周回路１８と位相比較回路１９への電力供給が前記の第１電源供給ブロックに対して独立して行なわれる。

【００１７】２４は２５６Ｈｚ（５１２ｂｐｓ）のクロック信号出力端子、２５は６００Ｈｚ（Ｆ１／ｄであり１２００ｂｐｓ）のクロック信号の出力端子、２６はＦｒｅｆ（３２．７６８ＫＨｚ）のＣＰＵ計時用低速クロック信号の出力端子、２７は発振周波数Ｆ２の高速クロック信号の出力端子である。２８は電源制御手段であり、電源２９から第１電源供給ブロック２１と第２電源供給ブロック２２へ電力を夫々独立して供給する回路である。

【００１８】次に動作について説明する。この通信機器用基準信号生成回路では、基準発振器１１で生成され出力される基準周波数Ｆｒｅｆ３２．７６８ＫＨｚのＣＰＵ計時用低速クロック信号は、出力端子２６へＣＰＵ計時用の低速クロック信号として出力されると共に、第１の分周回路１２においてＦｒｅｆ／ａに分周され位相比較回路１５に供給され、また、その信号２５６Ｈｚは端子２４に出力される。一方、第１のＶＣＯ１３から出力される周波数Ｆ１のクロック信号は、Ｆ１／ｂに分周され位相比較回路１５に供給される。位相比較回路１５では、Ｆｒｅｆ／ａに分周されたクロック信号とＦ１／ｂに分周されたクロック信号間の位相比較が行なわれ、その位相差に応じたパルス信号が制御電圧発生回路１６により直流電圧信号に変換され、第１のＶＣＯ１３の周波数制御端子に供給され、第１のＶＣＯ１３は出力する信号周波数を、位相比較回路１５において第１の分周回路１２と第２の分周回路１４から出力されるクロック信号間の位相差が零になるようにＰＬＬ制御する。従って、第１のＶＣＯ１３から出力されるクロック信号の周波数Ｆ１は基準周波数Ｆｒｅｘと同相となりさらに第４の分周回路２３において１／ｄに分周されて周波数６００Ｈｚ（１２００ｂｐｓ）のクロック信号として出力端子２５に出力される。また、第２のＶＣＯ１７から出力されるクロック信号の周波数Ｆ２も同様にＰＬＬ制御され、位相を合せた２ＭＨｚ帯の高速クロック信号として出力端子２７に出力される。

【００１９】また、ポケットベルでは同時刻に上記４種の周波数が必要でない状態が多いので、その場合、２ＭＨｚ帯の高速クロック信号が不要であるときには、電源制御手段２８は第２電源ブロック２２への電力供給を停止し、この結果、電源２９からは第１電源ブロック２１の第１のＶＣＯ１３と第２の分周回路１４と位相比較回路１５と分周比１／ｄの第４の分周回路２３への電力供給が行なわれ（ただし第１電源ブロック２１と第２電源ブロック２２以外には常時電力が供給されている）、不要な回路による消費電力が抑制される。

【００２０】また、基準発振器１１に用いられる水晶発振子１１ａは１つでよいことから基板上のスペースの有効利用が可能となり、さらに固有振動周波数の異なる複数の水晶発振子を用いるときのように複雑なスプリアスが発生することもなく、ポケットベルに限らず通信機器に用いて受信障害などの発生を回避できる。

【００２１】次に、本考案の通信機器用基準信号生成回路の高速クロック信号生成の第２実施例を図について説明する。図２は、本実施例の通信機器用基準信号生成回路の構成を示すブロック図である。図において、３１は基準周波数Ｆｒｅｆ（例えば３２．７６８ＫＨｚとする）のＣＰＵ計時用低速クロック信号を生成し出力する基準発振器、３１ａは基準発振器３１に接続された前記基準周波数Ｆｒｅｆの固有振動周波数を有した水晶発振子、３２はマイクロコンピュータ（ＣＰＵ）、３３は図３に示すように出力周波数データと分周比データとが対応して格納されている出力周波数／分周比対応テーブルを記憶している記憶装置、３４は分周比を制御信号により可変することの出来るプログラマブルな可変分周回路、３５は可変分周回路３４から出力される分周出力と基準発振器３１から出力されるＣＰＵ計時用低速クロック信号との位相差を検出し、検出した位相差に応じたパルス幅のパルス信号を出力する位相比較回路、３６は位相比較回路３５から出力されるパルス信号を直流電圧信号に変換する制御電圧発生回路、３７は直流電圧信号により出力信号周波数が制御されるＶＣＯである。３８はＶＣＯ３７からの出力信号が供給される出力端子である。

【００２２】次に、動作について説明する。この通信機器用基準信号生成回路の高速クロック信号の生成回路では、出力端子３８から取り出すべき出力信号周波数が設定されると、ＣＰＵ３２は設定された出力周波数を基に出力周波数／分周比対応テーブル記憶装置３３を参照して対応する分周比データを読み出す。そして、読み出した分周比データを基に制御信号を生成し可変分周回路３４に出力する。可変分周回路３４はＣＰＵ３２から送られてきた制御信号を基に分周比を設定する。従って、可変分周回路３４に設定された分周比が１／ｍであるときには、出力端子３８から取り出される信号周波数はｍ・Ｆｒｅｆとなり、可変分周回路３４に設定される分周比に応じた信号周波数を出力端子３８から取り出すことが可能となる。

【００２３】また、基準発振器３１に用いられる水晶発振子３１ａは１つでよいことから基板上のスペースの有効利用が可能となり、さらに固有振動周波数の異なる複数の水晶発振子を用いるときのように複雑なスプリアスが発生することもなく、通信機器に用いても受信障害などの発生を回避できる。

【００２４】また、本実施例では、出力周波数を基に分周比が出力周波数／分周比対応テーブル記憶装置３３から読み出されるように構成したが、分周比を基に出力周波数が読み出され、読み出された出力周波数に応じた制御信号が可変分周回路３４に出力されるようにしてもよく、さらにマイクロコンピュータを用いることなく論理回路により構成してもよい。

【００２５】

【考案の効果】

以上のように本考案によれば、基準周波数発生用の単一水晶発振子を基に通信機器が必要とする複数各種基準信号を生成するようにしたので、基板上への実装面積を小さくすることができると共に、水晶発振子間の干渉により生ずる複雑なスプリアスによる障害を防止できる効果がある。また、前記各種基準信号は単一の発振子を基にして複数のＰＬＬ回路で構成しているので、それぞれの生成する基準信号が不要である時間帯はそのＰＬＬ回路の電源を一時停止しておくことができるので消費電力を制御できる効果がある。また、前記ＰＬＬ分周器を可変ＰＬＬ分周器とすれば、基準信号生成周波数の変更や調整が効率的となり効果がある。

【図面の簡単な説明】

【図１】本考案の第１実施例による通信機器用基準信号
生成回路の構成を示す回路図である。

【図２】本考案の第２実施例による通信機器用基準信号
生成回路の高速クロック生成の構成を示す回路図であ
る。

【図３】本考案の第２実施例による通信機器用基準信号
生成回路の高速クロック生成における出力周波数／分周
比対応テーブルの構成を示す説明図である。

【図４】従来の通信機器用基準信号生成回路の構成を示
す回路図である。

【符号の説明】

１１基準発振器１３第１のＶＣＯ１７第２のＶＣＯ２８電源制御手段３２ＣＰＵ（マイクロコンピュータ）３３出力周波数／分周比対応テーブル（データテーブ
ル）３４可変分周回路３７ＶＣＯ

Claims

【実用新案登録請求の範囲】

【請求項１】基準周波数発生用発振子により、複数の
各種基準信号を生成する通信機器用基準信号生成回路に
おいて、前記発振子は１個だけ備え、前記各種基準信号
はそれぞれ単一の前記発振子による基準周波数信号位相
を基に生成する基準信号生成手段を備えた通信機器用基
準信号生成回路。
【請求項２】請求項１記載の通信機器用基準信号生成
回路において、複数のＰＬＬ（フェーズロックドルー
プ）回路を備え、該ＰＬＬ回路はそれぞれ、目的の周波
数信号を出力する電圧制御発振器と該電圧制御発振器の
信号を分周器で分周した信号と前記発振子による基準周
波数信号との位相を比較する位相比較器と該位相比較器
の位相差に応じたパルス信号を直流電圧変換して前記電
圧制御発振器の制御電圧に印加する制御電圧発生回路と
から構成されていることを特徴とする通信機器用基準信
号生成回路。
【請求項３】請求項１又は２記載の通信機器用基準信
号生成回路において、目的とする複数の各種周波数を生
成するそれぞれの前記ＰＬＬ回路が動作する際、前記各
種周波数の中で現時刻で必要でない周波数があれば、そ
れに対応した前記ＰＬＬ回路の電力供給を必要としない
時間だけ遮断する電源制御手段を備えたことを特徴とす
る通信機器用基準信号生成回路。
【請求項４】請求項１，２又は３記載の通信機器用基
準信号生成回路において、前記ＰＬＬ回路の中の前記分
周器はその分周比が制御信号により可変される可変分周
器であることを特徴とする通信機器用基準信号生成回
路。
【請求項５】請求項４記載の通信機器用基準信号生成
回路において、前記可変分周回路の分周比を制御する前
記制御信号が目的とする出力周波数データと分周比デー
タとが対応して格納されたデータテーブルの記憶装置か
ら読みだされる制御手段を有することを特徴とする通信
機器用基準信号生成回路。