JPH1132359A - ページャ - Google Patents
ページャInfo
- Publication number
- JPH1132359A JPH1132359A JP9183737A JP18373797A JPH1132359A JP H1132359 A JPH1132359 A JP H1132359A JP 9183737 A JP9183737 A JP 9183737A JP 18373797 A JP18373797 A JP 18373797A JP H1132359 A JPH1132359 A JP H1132359A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- pager
- crystal oscillator
- local oscillation
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Circuits Of Receivers In General (AREA)
- Mobile Radio Communication Systems (AREA)
Abstract
(57)【要約】
【課題】 基準クロック信号を生成する発振器を１つに
することで、小型化、原価低減化を図ることができるペ
ージャを得る。 【解決手段】 局部発振用クロック信号と基地局から送
出される信号と同期するための同期クロック信号とを用
いるページャにおいて、基準クロック信号を生成する１
つの水晶発振器５１と、水晶発振器５１より出力された
基準クロック信号Ｃｒ１より局部発振用クロック信号を
形成するための第１ＰＬＬシンセサイザ５２と、水晶発
振器５１より出力された基準クロック信号Ｃｒ１より、
同期クロック信号を形成するための第２ＰＬＬシンセサ
イザ６０を備えた。
することで、小型化、原価低減化を図ることができるペ
ージャを得る。 【解決手段】 局部発振用クロック信号と基地局から送
出される信号と同期するための同期クロック信号とを用
いるページャにおいて、基準クロック信号を生成する１
つの水晶発振器５１と、水晶発振器５１より出力された
基準クロック信号Ｃｒ１より局部発振用クロック信号を
形成するための第１ＰＬＬシンセサイザ５２と、水晶発
振器５１より出力された基準クロック信号Ｃｒ１より、
同期クロック信号を形成するための第２ＰＬＬシンセサ
イザ６０を備えた。
Description
【０００１】
【発明の属する技術分野】この発明は、ページャに関
し、特に、１つの水晶発振器を用いて構成されるページ
ャに関するものである。
し、特に、１つの水晶発振器を用いて構成されるページ
ャに関するものである。
【０００２】
【従来の技術】図３は従来のダイレクトコンバージョン
方式を用いたページャを示すブロック図である。このペ
ージャは、アンテナ１と、アンテナ１に接続された高周
波増幅器２と、高周波増幅器２に接続されたダイレクト
コンバージョン部３と、ダイレクトコンバージョン部３
により復調されたデータを受けるＣＰＵ４と、ＣＰＵ４
に接続された入出力インターフェイス５と、入出力イン
ターフェイス５に接続されたスピーカ６、バイブモータ
７、およびＬＣＤ表示部８とを備える。
方式を用いたページャを示すブロック図である。このペ
ージャは、アンテナ１と、アンテナ１に接続された高周
波増幅器２と、高周波増幅器２に接続されたダイレクト
コンバージョン部３と、ダイレクトコンバージョン部３
により復調されたデータを受けるＣＰＵ４と、ＣＰＵ４
に接続された入出力インターフェイス５と、入出力イン
ターフェイス５に接続されたスピーカ６、バイブモータ
７、およびＬＣＤ表示部８とを備える。
【０００３】ダイレクトコンバージョン部３は、周波数
変換部９と、フィルタ部１０と、リミタ部１１と、復調
器であるデコーダ１２と、局部発振用クロック信号を生
成するための局部発振用クロック信号生成部１３と、同
期クロックを生成するための同期クロック信号生成部１
４とを備える。
変換部９と、フィルタ部１０と、リミタ部１１と、復調
器であるデコーダ１２と、局部発振用クロック信号を生
成するための局部発振用クロック信号生成部１３と、同
期クロックを生成するための同期クロック信号生成部１
４とを備える。
【０００４】周波数変換部９は、局部発振用クロック信
号生成部１３により生成された局部発振用クロック信号
Ｃ１が入力され、５倍の周波数に変換する逓倍器１５
と、逓倍器１５の出力信号をプラス／マイナス４５度ず
つ移相する移相器１６と、移相器１５によりそれぞれ出
力される、互いに４５度ずつ逆移相に移相された信号が
入力されるミキサ１７、１８とを備えている。フィルタ
部１０は２つのミキサ１７、１８にそれぞれ接続された
２つのバンドパスフィルタ１９、２０を備え、リミタ部
１１は２つのバンドパスフィルタ１９、２０にそれぞれ
接続された２つのリミタ２１、２２を備えている。
号生成部１３により生成された局部発振用クロック信号
Ｃ１が入力され、５倍の周波数に変換する逓倍器１５
と、逓倍器１５の出力信号をプラス／マイナス４５度ず
つ移相する移相器１６と、移相器１５によりそれぞれ出
力される、互いに４５度ずつ逆移相に移相された信号が
入力されるミキサ１７、１８とを備えている。フィルタ
部１０は２つのミキサ１７、１８にそれぞれ接続された
２つのバンドパスフィルタ１９、２０を備え、リミタ部
１１は２つのバンドパスフィルタ１９、２０にそれぞれ
接続された２つのリミタ２１、２２を備えている。
【０００５】局部発振用クロック信号生成部１３は、局
部発振基準クロックを発振する局部発振基準クロック信
号生成部２３と、局部発振基準クロック信号生成部２３
から出力された局部発振基準クロック信号周波数に基づ
いて、安定した別の周波数信号を得るＰＬＬシンセサイ
ザ（ＰＬＬ周波数シンセサイザ）２４とを備えて構成さ
れている。局部発振基準クロック信号生成部２３は、水
晶振動子２５を備え、１２．８ＭＨｚのクロックを発振
する水晶発振器２６で構成される。ＰＬＬシンセサイザ
２４は、水晶発振器２６に接続され、基準クロック信号
Ｃｒが入力される基準分周器２７と、局部発振用クロッ
ク信号を形成するためのＰＬＬシンセサイザ出力Ｃ１が
入力される比較分周器２８と、これら基準分周器２７と
比較分周器２８の出力信号が入力される位相比較器２９
とを備え、さらに、位相比較器２９の出力が入力される
低域フィルタ（ループフィルタ）３０と、低域フィルタ
３０の出力が入力される電圧制御発振器３１とを備えて
いる。
部発振基準クロックを発振する局部発振基準クロック信
号生成部２３と、局部発振基準クロック信号生成部２３
から出力された局部発振基準クロック信号周波数に基づ
いて、安定した別の周波数信号を得るＰＬＬシンセサイ
ザ（ＰＬＬ周波数シンセサイザ）２４とを備えて構成さ
れている。局部発振基準クロック信号生成部２３は、水
晶振動子２５を備え、１２．８ＭＨｚのクロックを発振
する水晶発振器２６で構成される。ＰＬＬシンセサイザ
２４は、水晶発振器２６に接続され、基準クロック信号
Ｃｒが入力される基準分周器２７と、局部発振用クロッ
ク信号を形成するためのＰＬＬシンセサイザ出力Ｃ１が
入力される比較分周器２８と、これら基準分周器２７と
比較分周器２８の出力信号が入力される位相比較器２９
とを備え、さらに、位相比較器２９の出力が入力される
低域フィルタ（ループフィルタ）３０と、低域フィルタ
３０の出力が入力される電圧制御発振器３１とを備えて
いる。
【０００６】同期クロック信号生成部１４は、水晶振動
子３２を備え、１０２．４ｋＨｚのクロックを発振する
水晶発振器３３で構成されている。
子３２を備え、１０２．４ｋＨｚのクロックを発振する
水晶発振器３３で構成されている。
【０００７】以下に、従来のページャの動作を簡単に説
明すると、アンテナ１で受信された電波信号は、高周波
増幅器２により増幅され、周波数変換器９で周波数変換
された後、フィルタ部１０、リミタ部１１を介してデコ
ーダ１２で復調される。
明すると、アンテナ１で受信された電波信号は、高周波
増幅器２により増幅され、周波数変換器９で周波数変換
された後、フィルタ部１０、リミタ部１１を介してデコ
ーダ１２で復調される。
【０００８】
【発明が解決しようとする課題】従来のページャには、
上述したように、高精度が要求される基準クロック信号
として、局部発振基準クロック信号と、基地局から送出
される信号に同期するための同期クロック信号の２つが
ある。局部発振基準クロック信号は、無線チャネルの周
波数ステップ１２．５ｋＨｚの５分の１である２．５ｋ
Ｈｚの整数倍でなければならない。また、温度変化に対
する周波数変動が少ないことが条件として要求される。
これらの要因により局部発振基準クロック信号は、一般
的に図３に示したように１２．８ＭＨｚ（あるいは１
４．４ＭＨｚ）のものが使用されている。一方、同期ク
ロック信号はＦＬＥＸ−ＴＤ方式の場合、伝送速度は最
大３２００ｂａｕｄで、１シンボル長当たり３２クロッ
ク必要なので、３２００×１６＝１０２．４ｋＨｚの整
数倍でなければならない。また、この同期クロック信号
はバッテリーセービング間も発振されている必要がある
ため、消費電力を低く抑えるためになるべく低い周波数
を選ぶべきである。現状は図３に示したように、１０
２．４ｋＨｚが使用されている。これら、２つのクロッ
クを１つの基準発振器から供給するためには、上述の例
では２．５ｋＨｚと１０２．４ｋＨｚの最小公倍数であ
る２．５６ＭＨｚから分周する方法が考えられる。しか
し、この基準クロック信号はバッテリーセービング間も
常に発振していなければならず、２．５６ＭＨｚの発振
器は１０２．４ｋＨｚの発振器に比べて消費電力が３倍
になることから実用的ではない。このようなことから、
従来のページャでは、２つの基準クロック信号を別々の
水晶発振器２６と３３から作っているのが現状である。
しかしながら、このように、１つのページャ内に２つの
異なる水晶発振器を用いることは、ページャの小型化、
コスト低減化に大きな障害となるという問題点がある。
上述したように、高精度が要求される基準クロック信号
として、局部発振基準クロック信号と、基地局から送出
される信号に同期するための同期クロック信号の２つが
ある。局部発振基準クロック信号は、無線チャネルの周
波数ステップ１２．５ｋＨｚの５分の１である２．５ｋ
Ｈｚの整数倍でなければならない。また、温度変化に対
する周波数変動が少ないことが条件として要求される。
これらの要因により局部発振基準クロック信号は、一般
的に図３に示したように１２．８ＭＨｚ（あるいは１
４．４ＭＨｚ）のものが使用されている。一方、同期ク
ロック信号はＦＬＥＸ−ＴＤ方式の場合、伝送速度は最
大３２００ｂａｕｄで、１シンボル長当たり３２クロッ
ク必要なので、３２００×１６＝１０２．４ｋＨｚの整
数倍でなければならない。また、この同期クロック信号
はバッテリーセービング間も発振されている必要がある
ため、消費電力を低く抑えるためになるべく低い周波数
を選ぶべきである。現状は図３に示したように、１０
２．４ｋＨｚが使用されている。これら、２つのクロッ
クを１つの基準発振器から供給するためには、上述の例
では２．５ｋＨｚと１０２．４ｋＨｚの最小公倍数であ
る２．５６ＭＨｚから分周する方法が考えられる。しか
し、この基準クロック信号はバッテリーセービング間も
常に発振していなければならず、２．５６ＭＨｚの発振
器は１０２．４ｋＨｚの発振器に比べて消費電力が３倍
になることから実用的ではない。このようなことから、
従来のページャでは、２つの基準クロック信号を別々の
水晶発振器２６と３３から作っているのが現状である。
しかしながら、このように、１つのページャ内に２つの
異なる水晶発振器を用いることは、ページャの小型化、
コスト低減化に大きな障害となるという問題点がある。
【０００９】この発明は、このような課題を解決するた
めなされたもので、基準クロック信号を生成する発振器
を１つにすることにより、小型化、原価低減化を図るこ
とができるページャを得ることを目的としている。
めなされたもので、基準クロック信号を生成する発振器
を１つにすることにより、小型化、原価低減化を図るこ
とができるページャを得ることを目的としている。
【００１０】
【課題を解決するための手段】上述した課題を解決する
ため、この発明は、局部発振用クロック信号と、基地局
から送出される信号と同期するための同期クロック信号
とを用いるページャにおいて、基準クロック信号を生成
する１つの水晶発振器と、周波数切換機能を有する複数
のＰＬＬシンセサイザとを組み合わせて、上記局部発振
用クロック信号と同期クロック信号を形成するようにし
たものである。
ため、この発明は、局部発振用クロック信号と、基地局
から送出される信号と同期するための同期クロック信号
とを用いるページャにおいて、基準クロック信号を生成
する１つの水晶発振器と、周波数切換機能を有する複数
のＰＬＬシンセサイザとを組み合わせて、上記局部発振
用クロック信号と同期クロック信号を形成するようにし
たものである。
【００１１】ここで水晶発振器とＰＬＬシンセサイザと
の組み合わせは任意であり、例えば、ダイレクトコンバ
ージョン方式を用いたページャにおいては、図２に示す
ように、水晶発振器の出力する基準クロック信号を直接
同期クロック信号として使用し、一方、局部発振用クロ
ック信号をＰＬＬシンセサイザを介して生成するように
してもよい。また、スーパーヘテロダイン方式を用いた
ページャにおいては、第１、第２の局部発振用クロック
信号をそれぞれ異なるＰＬＬシンセサイザを用いて、共
通である１つの水晶発振器の基準クロック信号から生成
し、また同期クロック信号は、これらＰＬＬシンセサイ
ザのいずれかの出力信号、あるいは更に別に設けられ、
同じ水晶発振器の基準クロック信号を用いるＰＬＬシン
セサイザの出力信号に基づいて生成するようにしてもよ
い。
の組み合わせは任意であり、例えば、ダイレクトコンバ
ージョン方式を用いたページャにおいては、図２に示す
ように、水晶発振器の出力する基準クロック信号を直接
同期クロック信号として使用し、一方、局部発振用クロ
ック信号をＰＬＬシンセサイザを介して生成するように
してもよい。また、スーパーヘテロダイン方式を用いた
ページャにおいては、第１、第２の局部発振用クロック
信号をそれぞれ異なるＰＬＬシンセサイザを用いて、共
通である１つの水晶発振器の基準クロック信号から生成
し、また同期クロック信号は、これらＰＬＬシンセサイ
ザのいずれかの出力信号、あるいは更に別に設けられ、
同じ水晶発振器の基準クロック信号を用いるＰＬＬシン
セサイザの出力信号に基づいて生成するようにしてもよ
い。
【００１２】また、この発明は、例えば図１に示される
ように、局部発振用クロック信号と基地局から送出され
る信号と同期するための同期クロック信号とを用いるペ
ージャにおいて、基準クロック信号Ｃｒ１を生成する１
つの水晶発振器５１と、水晶発振器５１より出力された
基準クロック信号Ｃｒ１より局部発振用クロック信号を
形成するための第１ＰＬＬシンセサイザ５２と、水晶発
振器５１より出力された基準クロック信号Ｃｒ１より、
同期クロック信号ＣＬを形成するための第２ＰＬＬシン
セサイザ６０を備えたものである。
ように、局部発振用クロック信号と基地局から送出され
る信号と同期するための同期クロック信号とを用いるペ
ージャにおいて、基準クロック信号Ｃｒ１を生成する１
つの水晶発振器５１と、水晶発振器５１より出力された
基準クロック信号Ｃｒ１より局部発振用クロック信号を
形成するための第１ＰＬＬシンセサイザ５２と、水晶発
振器５１より出力された基準クロック信号Ｃｒ１より、
同期クロック信号ＣＬを形成するための第２ＰＬＬシン
セサイザ６０を備えたものである。
【００１３】さらに、この発明は、図１に示されるよう
に、同期クロック信号ＣＬが入力されるデコーダ１２の
入力信号を、バッテリのセービング間には、同期クロッ
ク信号ＣＬから基準クロック信号Ｃｒ１に切替える切替
器６６を備えたものである。
に、同期クロック信号ＣＬが入力されるデコーダ１２の
入力信号を、バッテリのセービング間には、同期クロッ
ク信号ＣＬから基準クロック信号Ｃｒ１に切替える切替
器６６を備えたものである。
【００１４】このような構成によれば、バッテリーセー
ビング間は電力消費を最小限に抑えることができる。
ビング間は電力消費を最小限に抑えることができる。
【００１５】また、この発明は、局部発振用クロック信
号と、基地局から送出される信号と同期するための同期
クロック信号とを用いるページャにおいて、同期クロッ
ク信号を形成するための基準クロック信号Ｃｒ２を生成
する１つの水晶発振器８１と、水晶発振器８１に接続さ
れ、第１のクロック信号Ｃ２を形成する第３ＰＬＬシン
セサイザ８２と、第３ＰＬＬシンセサイザ８２の出力側
に接続され、第１のクロック信号Ｃ２に基づいて局部発
振用クロック信号（逓倍器１５に入力される信号Ｃ１）
を形成するための第４ＰＬＬシンセサイザ８３とを備え
たものである。
号と、基地局から送出される信号と同期するための同期
クロック信号とを用いるページャにおいて、同期クロッ
ク信号を形成するための基準クロック信号Ｃｒ２を生成
する１つの水晶発振器８１と、水晶発振器８１に接続さ
れ、第１のクロック信号Ｃ２を形成する第３ＰＬＬシン
セサイザ８２と、第３ＰＬＬシンセサイザ８２の出力側
に接続され、第１のクロック信号Ｃ２に基づいて局部発
振用クロック信号（逓倍器１５に入力される信号Ｃ１）
を形成するための第４ＰＬＬシンセサイザ８３とを備え
たものである。
【００１６】以上のような構成によれば、基準クロック
信号を生成する発振器を１つにすることができ、ページ
ャの小型化、コスト低減化を図ることができる。
信号を生成する発振器を１つにすることができ、ページ
ャの小型化、コスト低減化を図ることができる。
【００１７】
【発明の実施の形態】以下に、この発明の実施の形態を
図に従って説明する。 実施の形態１．図１は実施の形態１に係るページャを示
すブロック図である。図１において、従来技術で示した
図３と同一符号は図３と同一物または相当物を示してお
り、ここでの説明を省略する。実施の形態１におけるペ
ージャは、１つの基準クロック信号を２つのＰＬＬシン
セサイザの位相基準信号として用いたものである。図３
に示したページャに比較して、局部発振用クロック信号
生成部５０（図３の１３に対応）および同期クロック信
号生成部７０（図３の１４に対応）に大きな相違点があ
る。
図に従って説明する。 実施の形態１．図１は実施の形態１に係るページャを示
すブロック図である。図１において、従来技術で示した
図３と同一符号は図３と同一物または相当物を示してお
り、ここでの説明を省略する。実施の形態１におけるペ
ージャは、１つの基準クロック信号を２つのＰＬＬシン
セサイザの位相基準信号として用いたものである。図３
に示したページャに比較して、局部発振用クロック信号
生成部５０（図３の１３に対応）および同期クロック信
号生成部７０（図３の１４に対応）に大きな相違点があ
る。
【００１８】局部発振用クロック信号生成部５０は、８
０ｋＨｚの基準クロック信号Ｃｒを生成し、同期クロッ
ク信号生成部７０とで共用される基準クロック信号生成
部５８における水晶発振器５１と、この水晶発振器５１
に接続された第１ＰＬＬシンセサイザ５２とを備える。
０ｋＨｚの基準クロック信号Ｃｒを生成し、同期クロッ
ク信号生成部７０とで共用される基準クロック信号生成
部５８における水晶発振器５１と、この水晶発振器５１
に接続された第１ＰＬＬシンセサイザ５２とを備える。
【００１９】第１ＰＬＬシンセサイザ５２は、基準クロ
ック信号Ｃｒ１が入力され、この周波数を３２分周して
２．５ｋＨｚの位相基準信号を得る基準分周器５３と、
基準分周器５３の出力側に接続され、位相基準信号が入
力される位相比較器５４と、位相比較器５４の出力側に
接続された低域フィルタ５５と、低域フィルタ５５の出
力側に接続された電圧制御発振器５６と、電圧制御発振
器５６の出力側に接続された比較分周器５７とを備え
る。電圧制御発振器５６の出力側はまた逓倍器１５に接
続されている。
ック信号Ｃｒ１が入力され、この周波数を３２分周して
２．５ｋＨｚの位相基準信号を得る基準分周器５３と、
基準分周器５３の出力側に接続され、位相基準信号が入
力される位相比較器５４と、位相比較器５４の出力側に
接続された低域フィルタ５５と、低域フィルタ５５の出
力側に接続された電圧制御発振器５６と、電圧制御発振
器５６の出力側に接続された比較分周器５７とを備え
る。電圧制御発振器５６の出力側はまた逓倍器１５に接
続されている。
【００２０】同期クロック信号生成部７０は、上述の局
部発振用クロック信号生成部５０とで共用される水晶発
振器５１と、この水晶発振器５１に接続された第２ＰＬ
Ｌシンセサイザ６０と、第２ＰＬＬシンセサイザ６０の
出力側に接続され、第２ＰＬＬシンセサイザ６０の出力
周波数を２５分周する分周器６５と、この分周器６５の
出力側とデコーダ１２との間に接続された切替器６６と
を備える。切替器６６はデコーダ１２からの制御信号に
より、通常時はデコーダ１２と分周器６５とを接続する
が、バッテリーセービング間は、デコーダ１２を水晶発
振器５１の出力側に切替接続する。
部発振用クロック信号生成部５０とで共用される水晶発
振器５１と、この水晶発振器５１に接続された第２ＰＬ
Ｌシンセサイザ６０と、第２ＰＬＬシンセサイザ６０の
出力側に接続され、第２ＰＬＬシンセサイザ６０の出力
周波数を２５分周する分周器６５と、この分周器６５の
出力側とデコーダ１２との間に接続された切替器６６と
を備える。切替器６６はデコーダ１２からの制御信号に
より、通常時はデコーダ１２と分周器６５とを接続する
が、バッテリーセービング間は、デコーダ１２を水晶発
振器５１の出力側に切替接続する。
【００２１】第２ＰＬＬシンセサイザ６０は、基準クロ
ック信号Ｃｒ１が位相基準信号として入力される位相比
較器６１と、位相比較器６１の出力側に接続された低域
フィルタ６２と、低域フィルタ６２の出力側に接続され
た電圧制御発振器６３と、電圧制御発振器６３の出力側
に接続された比較分周器６４とを備える。なお、水晶発
振器５１の出力側は切替器６６に接続されている。
ック信号Ｃｒ１が位相基準信号として入力される位相比
較器６１と、位相比較器６１の出力側に接続された低域
フィルタ６２と、低域フィルタ６２の出力側に接続され
た電圧制御発振器６３と、電圧制御発振器６３の出力側
に接続された比較分周器６４とを備える。なお、水晶発
振器５１の出力側は切替器６６に接続されている。
【００２２】以下に、実施の形態１の動作について説明
する。第１ＰＬＬシンセサイザ５２は、８０ｋＨｚの基
準クロック信号Ｃｒ１を３２分周することにより、２．
５ｋＨｚの位相基準信号を得る。比較分周器５７の分周
数をＮとすると、逓倍器１５により、局部発振周波数
は、２．５（ｋＨｚ）×Ｎ×５となる。ここで、例えば
Ｎ＝２２０８１〜２３０３９とすると、局部発振周波数
は、１２．５ｋＨｚステップで２７６．０１２５〜２８
７．９８７５（ＭＨｚ）となる。
する。第１ＰＬＬシンセサイザ５２は、８０ｋＨｚの基
準クロック信号Ｃｒ１を３２分周することにより、２．
５ｋＨｚの位相基準信号を得る。比較分周器５７の分周
数をＮとすると、逓倍器１５により、局部発振周波数
は、２．５（ｋＨｚ）×Ｎ×５となる。ここで、例えば
Ｎ＝２２０８１〜２３０３９とすると、局部発振周波数
は、１２．５ｋＨｚステップで２７６．０１２５〜２８
７．９８７５（ＭＨｚ）となる。
【００２３】一方、第２ＰＬＬシンセサイザ６０では、
８０ｋＨｚの基準クロック信号Ｃｒ１がそのまま位相基
準信号として使用される。電圧制御発振器６３の出力周
波数を３２分周して位相比較することにより、２．５６
ＭＨｚの出力周波数が得られる。この周波数を分周器６
５により２５分周することにより、１０２．４ｋＨｚの
同期クロック信号が得られる。
８０ｋＨｚの基準クロック信号Ｃｒ１がそのまま位相基
準信号として使用される。電圧制御発振器６３の出力周
波数を３２分周して位相比較することにより、２．５６
ＭＨｚの出力周波数が得られる。この周波数を分周器６
５により２５分周することにより、１０２．４ｋＨｚの
同期クロック信号が得られる。
【００２４】バッテリーセービング間は、第２ＰＬＬシ
ンセサイザ６０を休止させ、切替器６６がデコーダ１２
を水晶発振器５１側に切替え接続する。この時、デコー
ダ１２は８０ｋＨｚの基準クロック信号Ｃｒによってセ
ービング時間のカウントのみを行う。このように、切替
器６６により同期クロックの切替えを行うことにより、
バッテリーセービング間の消費電力を従来程度に落とす
ことができる。
ンセサイザ６０を休止させ、切替器６６がデコーダ１２
を水晶発振器５１側に切替え接続する。この時、デコー
ダ１２は８０ｋＨｚの基準クロック信号Ｃｒによってセ
ービング時間のカウントのみを行う。このように、切替
器６６により同期クロックの切替えを行うことにより、
バッテリーセービング間の消費電力を従来程度に落とす
ことができる。
【００２５】実施の形態２．図２は実施の形態２に係る
ページャを示すブロック図である。図２において、従来
技術で示した図３と同一符号は図３と同一物または相当
物を示しており、ここでの説明を省略する。実施の形態
１におけるページャは、１つの基準クロック信号を２つ
のＰＬＬシンセサイザの位相基準信号として用いたもの
であるが、実施の形態２は、１つの水晶発振器の基準ク
ロック信号Ｃｒ２をデコーダ１２の同期クロック信号
（ＣＬ）として用いると共に、２つのＰＬＬシンセサイ
ザのうち、一方のＰＬＬシンセサイザ出力を他方のＰＬ
Ｌシンセサイザの位相基準信号として用い、この他方の
ＰＬＬシンセサイザの出力周波数信号を用いて、局部発
振用クロック信号を生成するようにしたものである。
ページャを示すブロック図である。図２において、従来
技術で示した図３と同一符号は図３と同一物または相当
物を示しており、ここでの説明を省略する。実施の形態
１におけるページャは、１つの基準クロック信号を２つ
のＰＬＬシンセサイザの位相基準信号として用いたもの
であるが、実施の形態２は、１つの水晶発振器の基準ク
ロック信号Ｃｒ２をデコーダ１２の同期クロック信号
（ＣＬ）として用いると共に、２つのＰＬＬシンセサイ
ザのうち、一方のＰＬＬシンセサイザ出力を他方のＰＬ
Ｌシンセサイザの位相基準信号として用い、この他方の
ＰＬＬシンセサイザの出力周波数信号を用いて、局部発
振用クロック信号を生成するようにしたものである。
【００２６】図２において、局部発振用クロック信号生
成部８０は、１０２．４ｋＨｚの基準クロック信号Ｃｒ
２を生成する基準クロック信号生成部５８Ａにおける水
晶発振器８１と、この水晶発振器８１に接続され、基準
クロック信号Ｃｒ２を位相基準信号として用いる第３Ｐ
ＬＬシンセサイザ８２と、この第３ＰＬＬシンセサイザ
８２の出力側に接続され、第３ＰＬＬシンセサイザの出
力周波数信号Ｃ２を位相基準信号に用いる第４ＰＬＬシ
ンセサイザ８３とを備える。
成部８０は、１０２．４ｋＨｚの基準クロック信号Ｃｒ
２を生成する基準クロック信号生成部５８Ａにおける水
晶発振器８１と、この水晶発振器８１に接続され、基準
クロック信号Ｃｒ２を位相基準信号として用いる第３Ｐ
ＬＬシンセサイザ８２と、この第３ＰＬＬシンセサイザ
８２の出力側に接続され、第３ＰＬＬシンセサイザの出
力周波数信号Ｃ２を位相基準信号に用いる第４ＰＬＬシ
ンセサイザ８３とを備える。
【００２７】第３ＰＬＬシンセサイザ８２は、基準クロ
ック信号Ｃｒ２が位相基準信号として入力される位相比
較器８４と、位相比較器８４の出力側に接続された低域
フィルタ８５と、低域フィルタ８５の出力側に接続され
た電圧制御発振器８６と、電圧制御発振器８６の出力側
に接続された比較分周器８７とを備える。電圧制御発振
器８６の出力側はまた第４ＰＬＬシンセサイザ８３に接
続されている。
ック信号Ｃｒ２が位相基準信号として入力される位相比
較器８４と、位相比較器８４の出力側に接続された低域
フィルタ８５と、低域フィルタ８５の出力側に接続され
た電圧制御発振器８６と、電圧制御発振器８６の出力側
に接続された比較分周器８７とを備える。電圧制御発振
器８６の出力側はまた第４ＰＬＬシンセサイザ８３に接
続されている。
【００２８】第４ＰＬＬシンセサイザ８３は、第３ＰＬ
Ｌシンセサイザ８２の出力周波数信号Ｃ２が入力され、
この周波数を１０２４分周して２．５ｋＨｚの位相基準
信号を得る基準分周器８８と、基準分周器８８の出力側
に接続され、位相基準信号が入力される位相比較器８９
と、位相比較器８９の出力側に接続された低域フィルタ
９０と、低域フィルタ９０の出力側に接続された電圧制
御発振器９１と、電圧制御発振器９１の出力側に接続さ
れた比較分周器９２とを備える。電圧制御発振器９１の
出力側はまた逓倍器１５に接続されている。なお、水晶
発振器８１の出力は、また直接にデコーダ１２に同期ク
ロック信号ＣＬとして入力される。
Ｌシンセサイザ８２の出力周波数信号Ｃ２が入力され、
この周波数を１０２４分周して２．５ｋＨｚの位相基準
信号を得る基準分周器８８と、基準分周器８８の出力側
に接続され、位相基準信号が入力される位相比較器８９
と、位相比較器８９の出力側に接続された低域フィルタ
９０と、低域フィルタ９０の出力側に接続された電圧制
御発振器９１と、電圧制御発振器９１の出力側に接続さ
れた比較分周器９２とを備える。電圧制御発振器９１の
出力側はまた逓倍器１５に接続されている。なお、水晶
発振器８１の出力は、また直接にデコーダ１２に同期ク
ロック信号ＣＬとして入力される。
【００２９】以下に、実施の形態２における動作を説明
する。水晶発振器８１より生成された１０２．４ｋＨｚ
の基準クロック信号Ｃｒ２は、同期クロック信号ＣＬと
して用いられる一方、第３ＰＬＬシンセサイザ８２の位
相基準信号として用いられる。この場合、電圧制御発振
器８６の出力周波数を比較分周器８７で２５分周して位
相比較することにより、２．５６ＭＨｚの出力周波数が
得られる。
する。水晶発振器８１より生成された１０２．４ｋＨｚ
の基準クロック信号Ｃｒ２は、同期クロック信号ＣＬと
して用いられる一方、第３ＰＬＬシンセサイザ８２の位
相基準信号として用いられる。この場合、電圧制御発振
器８６の出力周波数を比較分周器８７で２５分周して位
相比較することにより、２．５６ＭＨｚの出力周波数が
得られる。
【００３０】第４ＰＬＬシンセサイザ８３では、第３Ｐ
ＬＬシンセサイザ８２の出力周波数信号を基準分周器８
８により１０２４分周し、２．５ｋＨｚとして位相比較
器８９の位相基準信号とする。この場合、実施の形態１
と同じく、比較分周器９２の分周数をＮとすると、逓倍
器１５により、局部発振周波数は、２．５（ｋＨｚ）×
Ｎ×５となる。すなわち、例えばＮ＝２２０８１〜２３
０３９とすると、局部発振周波数は、１２．５ｋＨｚス
テップで２７６．０１２５〜２８７．９８７５（ＭＨ
ｚ）となる。
ＬＬシンセサイザ８２の出力周波数信号を基準分周器８
８により１０２４分周し、２．５ｋＨｚとして位相比較
器８９の位相基準信号とする。この場合、実施の形態１
と同じく、比較分周器９２の分周数をＮとすると、逓倍
器１５により、局部発振周波数は、２．５（ｋＨｚ）×
Ｎ×５となる。すなわち、例えばＮ＝２２０８１〜２３
０３９とすると、局部発振周波数は、１２．５ｋＨｚス
テップで２７６．０１２５〜２８７．９８７５（ＭＨ
ｚ）となる。
【００３１】以上に説明した実施の形態は、全てダイレ
クトコンバージョン方式を用いたページャについてのも
のであるが、ダブルスーパーヘテロダイン方式を用いる
場合でも、この発明は適用できることは明らかである。
この場合、第１の局部発振用クロック信号は、上述した
実施の形態に示したように生成でき、第２の局部発振用
クロック信号は、共通の水晶発振器の基準クロック信号
が入力される他のＰＬＬシンセサイザを用いて生成する
ことができる。
クトコンバージョン方式を用いたページャについてのも
のであるが、ダブルスーパーヘテロダイン方式を用いる
場合でも、この発明は適用できることは明らかである。
この場合、第１の局部発振用クロック信号は、上述した
実施の形態に示したように生成でき、第２の局部発振用
クロック信号は、共通の水晶発振器の基準クロック信号
が入力される他のＰＬＬシンセサイザを用いて生成する
ことができる。
【００３２】
【発明の効果】以上の説明より明らかなように、この発
明は、局部発振用クロック信号と基地局から送出される
信号と同期するための同期クロック信号とを用いるペー
ジャにおいて、基準クロック信号を生成する１つの水晶
発振器と、周波数切換機能を有する複数のＰＬＬシンセ
サイザとを組み合わせて、上記局部発振用クロック信号
と同期クロック信号を形成するようにしたため、基準ク
ロック信号を生成する発振器を１つにすることができ、
もって、ページャの小型化、コスト低減化を図ることが
できるという効果を奏する。
明は、局部発振用クロック信号と基地局から送出される
信号と同期するための同期クロック信号とを用いるペー
ジャにおいて、基準クロック信号を生成する１つの水晶
発振器と、周波数切換機能を有する複数のＰＬＬシンセ
サイザとを組み合わせて、上記局部発振用クロック信号
と同期クロック信号を形成するようにしたため、基準ク
ロック信号を生成する発振器を１つにすることができ、
もって、ページャの小型化、コスト低減化を図ることが
できるという効果を奏する。
【図１】この発明の実施の形態１に係るページャを示す
ブロック図である。
ブロック図である。
【図２】この発明の実施の形態２に係るページャを示す
ブロック図である。
ブロック図である。
【図３】従来のページャを示すブロック図である。
９ 周波数変換部 １２ デコーダ １５ 逓倍器 １６ 移相器 １７、１８ ミキサ ５１、８１ 水晶発振器 ５２ 第１ＰＬＬシンセサイザ ６０ 第２ＰＬＬシンセサイザ ６６ 切替器 ８２ 第３ＰＬＬシンセサイザ ８３ 第４ＰＬＬシンセサイザ
Claims (4)
- 【請求項１】 局部発振用クロック信号と、基地局から
送出される信号と同期するための同期クロック信号とを
用いるページャにおいて、 基準クロック信号を生成する１つの水晶発振器と、周波
数切換機能を有する複数のＰＬＬシンセサイザとを組み
合わせて、上記局部発振用クロック信号と同期クロック
信号を形成するようにしたことを特徴とするページャ。 - 【請求項２】 局部発振用クロック信号と、基地局から
送出される信号と同期するための同期クロック信号とを
用いるページャにおいて、 基準クロック信号を生成する１つの水晶発振器と、該水
晶発振器より出力された基準クロック信号より上記局部
発振用クロック信号を形成するための第１ＰＬＬシンセ
サイザと、上記水晶発振器より出力された基準クロック
信号より、上記同期クロック信号を形成するための第２
のＰＬＬシンセサイザを備えたことを特徴とするページ
ャ。 - 【請求項３】 上記同期クロック信号が入力されるデコ
ーダの入力信号を、バッテリのセービング間には、上記
同期クロック信号から上記基準クロック信号に切替える
切替器を備えたことを特徴とする請求項２に記載のペー
ジャ。 - 【請求項４】 局部発振用クロック信号と、基地局から
送出される信号と同期するための同期クロック信号とを
用いるページャにおいて、 上記同期クロック信号を形成するための基準クロック信
号を生成する１つの水晶発振器と、該水晶発振器に接続
され、第１のクロック信号を形成する第３ＰＬＬシンセ
サイザと、該第３ＰＬＬシンセサイザの出力側に接続さ
れ、上記第１のクロック信号に基づいて上記局部発振用
クロック信号を形成するための第４ＰＬＬシンセサイザ
とを備えたことを特徴とするページャ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9183737A JPH1132359A (ja) | 1997-07-09 | 1997-07-09 | ページャ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9183737A JPH1132359A (ja) | 1997-07-09 | 1997-07-09 | ページャ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1132359A true JPH1132359A (ja) | 1999-02-02 |
Family
ID=16141100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9183737A Withdrawn JPH1132359A (ja) | 1997-07-09 | 1997-07-09 | ページャ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1132359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050963A (ja) * | 2000-06-28 | 2002-02-15 | Stmicroelectronics Nv | デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置 |
| WO2009069263A1 (ja) * | 2007-11-28 | 2009-06-04 | Panasonic Corporation | 復調装置及び受信装置、並びに復調方法 |
-
1997
- 1997-07-09 JP JP9183737A patent/JPH1132359A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050963A (ja) * | 2000-06-28 | 2002-02-15 | Stmicroelectronics Nv | デジタル情報送受信装置の電気消費量を減少させるプロセスおよび装置 |
| WO2009069263A1 (ja) * | 2007-11-28 | 2009-06-04 | Panasonic Corporation | 復調装置及び受信装置、並びに復調方法 |
| JP5525262B2 (ja) * | 2007-11-28 | 2014-06-18 | パナソニック株式会社 | 復調装置及び受信装置、並びに復調方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5734970A (en) | Single oscillator transceiver with multiple frequency converters | |
| US6040738A (en) | Direct conversion receiver using single reference clock signal | |
| JPH09186727A (ja) | Ｆｓｋ変調回路 | |
| JP3070442B2 (ja) | ディジタル変復調回路 | |
| EP0766404A2 (en) | Clock generator utilizing phase locked loop circuit | |
| JPH1132359A (ja) | ページャ | |
| JPH09130291A (ja) | デュアルモード携帯電話端末のクロック分配方式 | |
| KR970055815A (ko) | 감소된 위상동기루프를 가지는 디지털 무선통신시스템 및 그 동기화 방법 | |
| JP4076558B2 (ja) | Ａｍ／ｆｍラジオ受信機およびこれに用いる局部発振回路 | |
| JP2002076889A (ja) | 周波数シンセサイザ | |
| JP2005051428A (ja) | 周波数シンセサイザおよび通信装置 | |
| JPH11205138A (ja) | ルビジウム原子発振器 | |
| JP3105381B2 (ja) | Ｑｐｓｋ変調装置およびｑｐｓｋ復調装置 | |
| JP2829548B2 (ja) | ローカル信号発生回路 | |
| JP2752850B2 (ja) | 受信機 | |
| JPH11355161A (ja) | 通信装置のクロック制御回路 | |
| JP3248453B2 (ja) | 発振装置 | |
| JPH1041833A (ja) | 送信機及び通信機 | |
| JPH09289448A (ja) | 受信装置 | |
| JP2000353953A (ja) | デュアルｐｌｌ周波数シンセサイザ回路 | |
| JPH10224217A (ja) | 周波数シンセサイザ | |
| JP2000349632A (ja) | 周波数信号生成回路 | |
| JPH09232949A (ja) | Ｐｌｌ回路 | |
| JP2002164784A (ja) | 周波数発生回路 | |
| JPH09284132A (ja) | Ｐｌｌ回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20041005 |