JP2990773B2 - 選択回路 - Google Patents
選択回路Info
- Publication number
- JP2990773B2 JP2990773B2 JP2248239A JP24823990A JP2990773B2 JP 2990773 B2 JP2990773 B2 JP 2990773B2 JP 2248239 A JP2248239 A JP 2248239A JP 24823990 A JP24823990 A JP 24823990A JP 2990773 B2 JP2990773 B2 JP 2990773B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- input
- drain
- source
- gate input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に選択回路に関す
る。
る。
従来、この種の選択回路は２種類の論理ゲートの出力
信号を選択信号でマルチプレクスしていた。
信号を選択信号でマルチプレクスしていた。
第３図は従来の選択回路の一例を示す接続図で、入力
信号B1,C1のNAND論理出力信号とNOR論理出力信号とを選
択信号A1でマルチプレクスした場合の接続回路図であ
る。第３図において、11〜17はｐ−MOSトランジスタ、1
8〜24はｎ−MOSトランジスタである。また、第４図はこ
の選択回路の真理値である。両図から明らかなように、
選択信号A1が０のときにはNAND論理出力信号が、かつ選
択信号A1が１のときにはNOR論理出力信号が選択され
る。
信号B1,C1のNAND論理出力信号とNOR論理出力信号とを選
択信号A1でマルチプレクスした場合の接続回路図であ
る。第３図において、11〜17はｐ−MOSトランジスタ、1
8〜24はｎ−MOSトランジスタである。また、第４図はこ
の選択回路の真理値である。両図から明らかなように、
選択信号A1が０のときにはNAND論理出力信号が、かつ選
択信号A1が１のときにはNOR論理出力信号が選択され
る。
上述した従来の選択回路は、２種類の論理ゲートの出
力信号を選択するためにマルチプレクサ回路が必要にな
るため、回路が大きくなるうえに、低速になるという欠
点がある。
力信号を選択するためにマルチプレクサ回路が必要にな
るため、回路が大きくなるうえに、低速になるという欠
点がある。
本発明の選択回路は、電源をソースに入力し第一のゲ
ート入力をもつ第一のｐ−MOSトランジスタと、前記第
一のｐ−MOSトランジスタのドレインをソースに入力し
第二のゲート入力をもつ第二のｐ−MOSトランジスタ
と、電源をソースに入力し第三のゲート入力をもつ第三
のｐ−MOSトランジスタと、前記第三のｐ−MOSトランジ
スタのドレインをソースに入力し前記第二のｐ−MOSト
ランジスタとドレインを共有し前記第二のゲート入力を
もつ第四のｐ−MOSトランジスタと、前記第三のｐ−MOS
トランジスタのドレインをソースに入力し前記第四のｐ
−MOSトランジスタとドレインを共有し前記第一のゲー
ト入力をもつ第五のｐ−MOSトランジスタと、接地をソ
ースに入力し前記第三のゲート入力をもつ第六のｎ−MO
Sトランジスタと、前記第六のｎ−MOSトランジスタのド
レインをソースに入力し前記第二のゲート入力をもつ第
七のｎ−MOSトランジスタと、接地をソースに入力し前
記第一のゲート入力をもつ第八のｎ−MOSトランジスタ
と、前記第八のｎ−MOSトランジスタのドレインをソー
スに入力し前記第七のｎ−MOSトランジスタとドレイン
を共有し前記第二のゲート入力をもつ第九のｎ−MOSト
ランジスタと、前記第八のｎ−MOSトランジスタのドレ
インをソースに入力し前記第九のｎ−MOSトランジスタ
とドレインを共有し前記第三のゲート入力をもつ第十の
ｎ−MOSトランジスタとを備え、前記第五のｐ−MOSトラ
ンジスタと前記第十のｎ−MOSトランジスタとの共有の
ドレインを出力する構成である。
ート入力をもつ第一のｐ−MOSトランジスタと、前記第
一のｐ−MOSトランジスタのドレインをソースに入力し
第二のゲート入力をもつ第二のｐ−MOSトランジスタ
と、電源をソースに入力し第三のゲート入力をもつ第三
のｐ−MOSトランジスタと、前記第三のｐ−MOSトランジ
スタのドレインをソースに入力し前記第二のｐ−MOSト
ランジスタとドレインを共有し前記第二のゲート入力を
もつ第四のｐ−MOSトランジスタと、前記第三のｐ−MOS
トランジスタのドレインをソースに入力し前記第四のｐ
−MOSトランジスタとドレインを共有し前記第一のゲー
ト入力をもつ第五のｐ−MOSトランジスタと、接地をソ
ースに入力し前記第三のゲート入力をもつ第六のｎ−MO
Sトランジスタと、前記第六のｎ−MOSトランジスタのド
レインをソースに入力し前記第二のゲート入力をもつ第
七のｎ−MOSトランジスタと、接地をソースに入力し前
記第一のゲート入力をもつ第八のｎ−MOSトランジスタ
と、前記第八のｎ−MOSトランジスタのドレインをソー
スに入力し前記第七のｎ−MOSトランジスタとドレイン
を共有し前記第二のゲート入力をもつ第九のｎ−MOSト
ランジスタと、前記第八のｎ−MOSトランジスタのドレ
インをソースに入力し前記第九のｎ−MOSトランジスタ
とドレインを共有し前記第三のゲート入力をもつ第十の
ｎ−MOSトランジスタとを備え、前記第五のｐ−MOSトラ
ンジスタと前記第十のｎ−MOSトランジスタとの共有の
ドレインを出力する構成である。
また、前記第十のｎ−MOSトランジスタが前記第三の
ゲート入力に代替えして前記第一のゲート入力をもつ構
成であってもよい。
ゲート入力に代替えして前記第一のゲート入力をもつ構
成であってもよい。
次に、本発明について図面を参照して説明する。
本発明の一実施例を示す第１図を参照すると、選択信
号Ａにより入力信号B,CのNAND論理かNOR論理かを選択出
力する回路に実施した場合であり、Ｃを第一のゲート入
力に、Ａを第二のゲート入力に、Ｂを第三のゲート入力
に、１〜５のｐ−MOSトランジスタをそぞれ第一〜第五
のｐ−MOSトランジスタに、６〜10のｎ−MOSトランジス
タをそれぞれ第六〜第十のｎ−MOSトランジスタにした
場合である。この選択回路の真理値を第２図に示す。
号Ａにより入力信号B,CのNAND論理かNOR論理かを選択出
力する回路に実施した場合であり、Ｃを第一のゲート入
力に、Ａを第二のゲート入力に、Ｂを第三のゲート入力
に、１〜５のｐ−MOSトランジスタをそぞれ第一〜第五
のｐ−MOSトランジスタに、６〜10のｎ−MOSトランジス
タをそれぞれ第六〜第十のｎ−MOSトランジスタにした
場合である。この選択回路の真理値を第２図に示す。
動作について説明すると、Ａ＝０の時、Ｂ＝Ｃ＝０な
らば、１→２または３→４（、→５）のｐ−MOSトラン
ジスタを通して出力Ｄは１に、Ｂ＝０、Ｃ＝１ならば、
３→４のｐ−MOSトランジスタを通して出力Ｄは１に、
Ｂ＝１、Ｃ＝０ならば、１→２（→４→５）のｐ−MOS
トランジスタを通して出力Ｄは１に、Ｂ＝Ｃ＝１なら
ば、８→10のｎ−MOSトランジスタを通して出力Ｄは０
となり、Ａ＝０の時、出力ＤはNAND論理となる。
らば、１→２または３→４（、→５）のｐ−MOSトラン
ジスタを通して出力Ｄは１に、Ｂ＝０、Ｃ＝１ならば、
３→４のｐ−MOSトランジスタを通して出力Ｄは１に、
Ｂ＝１、Ｃ＝０ならば、１→２（→４→５）のｐ−MOS
トランジスタを通して出力Ｄは１に、Ｂ＝Ｃ＝１なら
ば、８→10のｎ−MOSトランジスタを通して出力Ｄは０
となり、Ａ＝０の時、出力ＤはNAND論理となる。
また、Ａ＝１の時、Ｂ＝Ｃ＝０ならば、３→５のｐ−
MOSトランジスタを通して出力Ｄは１に、Ｂ＝０、Ｃ＝
１ならば、８→９のｎ−MOSトランジスタを通して出力
Ｄは０に、Ｂ＝１、Ｃ＝０ならば、６→７（→９→10）
のｎ−MOSトランジスタを通して出力Ｄは０に、Ｂ＝Ｃ
＝１ならば、６→７または８→９（、→10）のｎ−MOS
トランジスタを通し出力Ｄは０となり、Ａ＝１の時、出
力ＤはNOR論理となる。
MOSトランジスタを通して出力Ｄは１に、Ｂ＝０、Ｃ＝
１ならば、８→９のｎ−MOSトランジスタを通して出力
Ｄは０に、Ｂ＝１、Ｃ＝０ならば、６→７（→９→10）
のｎ−MOSトランジスタを通して出力Ｄは０に、Ｂ＝Ｃ
＝１ならば、６→７または８→９（、→10）のｎ−MOS
トランジスタを通し出力Ｄは０となり、Ａ＝１の時、出
力ＤはNOR論理となる。
上記実施例においては、第十のｎ−MOSトランジスタ1
0のゲートに第三のゲート入力を接続した場合について
述べたが、代わりに第一のゲート入力を接続しても同様
に実施できる。この場合、Ａ＝０の時の動作は全く同一
であり、出力ＤはNAND論理となる。一方、Ａ＝１の時、
Ｂ＝Ｃ＝０ならば、３→５のｐ−MOSトランジスタを通
して出力Ｄは１に、Ｂ＝０、Ｃ＝１ならば、６→７（→
９→10）のｎ−MOSトランジスタを通して出力Ｄは０
に、Ｂ＝１、Ｃ＝０ならば、８→９のｎ−MOSトランジ
スタを通して出力Ｄは０に、Ｂ＝Ｃ＝１ならば、６→７
または８→９（、→10）のｎ−MOSトランジスタを通し
て出力Ｄは０となり、Ａ＝１の時、出力ＤはNOR論理と
なる。
0のゲートに第三のゲート入力を接続した場合について
述べたが、代わりに第一のゲート入力を接続しても同様
に実施できる。この場合、Ａ＝０の時の動作は全く同一
であり、出力ＤはNAND論理となる。一方、Ａ＝１の時、
Ｂ＝Ｃ＝０ならば、３→５のｐ−MOSトランジスタを通
して出力Ｄは１に、Ｂ＝０、Ｃ＝１ならば、６→７（→
９→10）のｎ−MOSトランジスタを通して出力Ｄは０
に、Ｂ＝１、Ｃ＝０ならば、８→９のｎ−MOSトランジ
スタを通して出力Ｄは０に、Ｂ＝Ｃ＝１ならば、６→７
または８→９（、→10）のｎ−MOSトランジスタを通し
て出力Ｄは０となり、Ａ＝１の時、出力ＤはNOR論理と
なる。
以上説明したように、本発明によれば、非論理ゲート
構成とすることにより、より少ない回路構成素子数で高
速な選択回路を構成できる。
構成とすることにより、より少ない回路構成素子数で高
速な選択回路を構成できる。
このような本発明の選択回路は、UP−DOWNカウンタ回
路のキャリー部に利用すると効果がある。
路のキャリー部に利用すると効果がある。
第１図は本発明の選択回路の一実施例を示す回路図、第
２図は第１図の選択回路の真理値を表わした図、第３図
及び第４図は従来の選択回路を示す図である。 １〜５……ｐ−MOSトランジスタ、６〜10……ｎ−MOSト
ランジスタ。
２図は第１図の選択回路の真理値を表わした図、第３図
及び第４図は従来の選択回路を示す図である。 １〜５……ｐ−MOSトランジスタ、６〜10……ｎ−MOSト
ランジスタ。
Claims (2)
- 【請求項１】電源をソースに入力し第一のゲート入力を
もつ第一のｐ−MOSトランジスタと、前記第一のｐ−MOS
トランジスタのドレインをソースに入力し第二のゲート
入力をもつ第二のｐ−MOSトランジスタと、電源をソー
スに入力し第三のゲート入力をもつ第三のｐ−MOSトラ
ンジスタと、前記第三のｐ−MOSトランジスタのドレイ
ンをソースに入力し前記第二のｐ−MOSトランジスタと
ドレインを共有し前記第二のゲート入力をもつ第四のｐ
−MOSトランジスタと、前記第三のｐ−MOSトランジスタ
のドレインをソースに入力し前記第四のｐ−MOSトラン
ジスタとドレインを共有し前記第一のゲート入力をもつ
第五のｐ−MOSトランジスタと、接地をソースに入力し
前記第三のゲート入力をもつ第六のｎ−MOSトランジス
タと、前記第六のｎ−MOSトランジスタのドレインをソ
ースに入力し前記第二のゲート入力をもつ第七のｎ−MO
Sトランジスタと、接地をソースに入力し前記第一のゲ
ート入力をもつ第八のｎ−MOSトランジスタと、前記第
八のｎ−MOSトランジスタのドレインをソースに入力し
前記第七のｎ−MOSトランジスタとドレインを共有し前
記第二のゲート入力をもつ第九のｎ−MOSトランジスタ
と、前記第八のｎ−MOSトランジスタのドレインをソー
スに入力し前記第九のｎ−MOSトランジスタとドレイン
を共有し前記第三のゲート入力をもつ第十のｎ−MOSト
ランジスタとを備え、前記第五のｐ−MOSトランジスタ
と前記第十のｎ−MOSトランジスタとの共有のドレイン
を出力することを特徴とする選択回路。 - 【請求項２】前記第十のｎ−MOSトランジスタが前記第
三のゲート入力に代替えして前記第一のゲート入力をも
つことを特徴とする請求項１記載の選択回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248239A JP2990773B2 (ja) | 1990-09-18 | 1990-09-18 | 選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248239A JP2990773B2 (ja) | 1990-09-18 | 1990-09-18 | 選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127615A JPH04127615A (ja) | 1992-04-28 |
| JP2990773B2 true JP2990773B2 (ja) | 1999-12-13 |
Family
ID=17175231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248239A Expired - Lifetime JP2990773B2 (ja) | 1990-09-18 | 1990-09-18 | 選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2990773B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8779799B2 (en) | 2011-05-19 | 2014-07-15 | Semiconductor Energy Laboratory Co., Ltd. | Logic circuit |
-
1990
- 1990-09-18 JP JP2248239A patent/JP2990773B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04127615A (ja) | 1992-04-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0270219A2 (en) | Reduced parallel EXCLUSIVE OR and EXCLUSIVE NOR gate | |
| US4689763A (en) | CMOS full adder circuit | |
| JPH05101674A (ja) | 半導体メモリ | |
| JP2990773B2 (ja) | 選択回路 | |
| JP2749185B2 (ja) | 複合論理回路 | |
| KR930007567B1 (ko) | 다입력 디코더회로 | |
| KR100314490B1 (ko) | 패스트랜지스터회로 | |
| JP2830244B2 (ja) | トライステートバッファ回路 | |
| JPS60261216A (ja) | マルチプレクサ | |
| SU1287147A1 (ru) | Узел формировани переноса в сумматоре | |
| JP2845665B2 (ja) | 出力バッファ回路 | |
| JPH0377537B2 (ja) | ||
| US4621370A (en) | Binary synchronous count and clear bit-slice module | |
| KR930002077Y1 (ko) | 논리소자 집적회로 | |
| JP2574756B2 (ja) | 相補形ｍｏｓ集積回路 | |
| JP2674910B2 (ja) | スリーステートバッファ回路 | |
| JPH0431630Y2 (ja) | ||
| JPH0127612B2 (ja) | ||
| SU1177809A1 (ru) | Узел формирования переноса в сумматоре | |
| JPH08116252A (ja) | 排他的論理和回路および排他的論理和の否定回路 | |
| JPH0821845B2 (ja) | ３−ステ−ト回路 | |
| JPS59149426A (ja) | 半導体集積回路装置 | |
| JPH03291016A (ja) | 論理回路 | |
| JPS6130808A (ja) | ラツチ回路 | |
| JPH02271714A (ja) | 論理回路 |