JP2574756B2 - 相補形ｍｏｓ集積回路 - Google Patents
相補形ｍｏｓ集積回路Info
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- JP2574756B2 JP2574756B2 JP61094552A JP9455286A JP2574756B2 JP 2574756 B2 JP2574756 B2 JP 2574756B2 JP 61094552 A JP61094552 A JP 61094552A JP 9455286 A JP9455286 A JP 9455286A JP 2574756 B2 JP2574756 B2 JP 2574756B2
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- JP
- Japan
- Prior art keywords
- matrix
- signal lines
- pmos
- nmos
- input signal
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- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、規則構造をした論理回路に係り、特にスタ
テイツク形のPLA,デコーダを構成するのに好適な相補形
MOS集積回路に関する。
テイツク形のPLA,デコーダを構成するのに好適な相補形
MOS集積回路に関する。
第１図に示すような規則構造論理回路をＰチャネルMO
Sトランジスタ（以下、PMOSと言う）とＮチャネルMOSト
ランジスタ（以下、NMOSと言う）とからなる相補形MOS
集積回路で実現するには、従来第２に示す方法がとられ
ている。この回路はPMOSマトリクス13、NMOSマトリクス
14および配線領域15より構成される。この例は、相補形
MOS,NAND論理でありPMOSは並列接続され、NMOSは直列に
接続されている。この場合PMOSマトリクスとNMOSマトリ
クスを接続する配線領域15が必要でありこの回路をレイ
アウトする際、面積が大きくなるという欠点があつた。
Sトランジスタ（以下、PMOSと言う）とＮチャネルMOSト
ランジスタ（以下、NMOSと言う）とからなる相補形MOS
集積回路で実現するには、従来第２に示す方法がとられ
ている。この回路はPMOSマトリクス13、NMOSマトリクス
14および配線領域15より構成される。この例は、相補形
MOS,NAND論理でありPMOSは並列接続され、NMOSは直列に
接続されている。この場合PMOSマトリクスとNMOSマトリ
クスを接続する配線領域15が必要でありこの回路をレイ
アウトする際、面積が大きくなるという欠点があつた。
なおこの種の記憶素子マトリクスに関連するものには
例えば、特開昭60−37764号が挙げられる。
例えば、特開昭60−37764号が挙げられる。
本発明の目的は、高集積なスタテイツクPLAあるいは
スタテイツクデコーダを提供することにある。
スタテイツクデコーダを提供することにある。
PMOSマトリクスとNMOSマトリクスを接続する配線領域
を縮小化するために、 １）配線の接続を入力信号線において行なう、 もしくは、 ２）出力信号の配線の接続を各々のマトリクスの上空に
おいて行なう、 ようにする。
を縮小化するために、 １）配線の接続を入力信号線において行なう、 もしくは、 ２）出力信号の配線の接続を各々のマトリクスの上空に
おいて行なう、 ようにする。
以下本発明を実施例を参照して説明する。第１図は規
則構造論理回路を示したものである。入力信号線１より
信号がマトリクスに入力される。駆動線A1〜A5に入つた
信号が論理素子３〜５によつて論理がとられ出力線２に
出力される。この論理回路を相補形MOS、NAND論理、ス
タテイツクで実現した従来例を第２図に示す。これはPM
OSマトリクス13、NMOSマトリクス14および配線領域15よ
り構成される。次にこのNAND論理回路を簡単に説明す
る。駆動線A1〜A5の中で、A1,A3,A5が“H"レベルである
とPMOS7〜９が“OFF"となりNMOS10〜12が“ON"となり出
力線６に“L"を出力する。次に駆動線A1,A3,A5のいずれ
か１つ以上が“H"から“L"に変わるとPMOS7〜９のどれ
かが“ON"になり出力線６は“H"レベルになる。以上の
ように入力信号線１の入力パターンに対応したNAND論理
がとられて出力２に信号が出力される。
則構造論理回路を示したものである。入力信号線１より
信号がマトリクスに入力される。駆動線A1〜A5に入つた
信号が論理素子３〜５によつて論理がとられ出力線２に
出力される。この論理回路を相補形MOS、NAND論理、ス
タテイツクで実現した従来例を第２図に示す。これはPM
OSマトリクス13、NMOSマトリクス14および配線領域15よ
り構成される。次にこのNAND論理回路を簡単に説明す
る。駆動線A1〜A5の中で、A1,A3,A5が“H"レベルである
とPMOS7〜９が“OFF"となりNMOS10〜12が“ON"となり出
力線６に“L"を出力する。次に駆動線A1,A3,A5のいずれ
か１つ以上が“H"から“L"に変わるとPMOS7〜９のどれ
かが“ON"になり出力線６は“H"レベルになる。以上の
ように入力信号線１の入力パターンに対応したNAND論理
がとられて出力２に信号が出力される。
ところで出力線２の数が多くなると配線領域15の面積
が大きくなつてしまう。ここでPMOSマトリクスとNMOSマ
トリクスの出力を接続する配線17にはAl上層配線を利用
している。この問題を解決するための１実施例を第３図
に示す。第３図では、PMOSマトリクスとNMOSマトリクス
の出力を一直線上に接続しその配線領域を排除してい
る。そのかわり駆動線A1〜A5を接続する配線領域16が必
要となる。この実施例が有効となるのは、出力線２の数
に対して入力線１の数が大幅に少ない場合である。駆動
線A1〜A5を接続する配線18はAl下層配線を利用してい
る。次に入力線の数が出力線の数と同程度かそれ以上の
場合、実施例の第３図に示す配線領域16の面積が第２図
の配線領域15より大きくなつてしまうので面積上不利と
なる。このような条件（入力数が出力数に比べ同等が大
きい場合）のもとで第２図に示す配線領域15を削減する
ための１実施例を第４図に示す。PMOSマトリクス内のPM
OS7〜９とNMOSマトリクス内のNMOS12を接続する配線17
をAl上層配線を利用することにより各マトリクスの上空
に配線する。以上のように出力線を接続する配線を各マ
トリクス上空に配置することにより第２図の配線領域15
は各マトリクス内に吸収される。その結果十分高集積な
規則構造論理回路を実現することができる。なお第４図
に示した実施例においては、PMOSマトリクスとNMOSマト
リクスのトランジスタの配線が各々のマトリクスの境界
を軸に線対称となつている。しかしこのことは回路構成
やレイアウトについて何ら障害となるものではない。
が大きくなつてしまう。ここでPMOSマトリクスとNMOSマ
トリクスの出力を接続する配線17にはAl上層配線を利用
している。この問題を解決するための１実施例を第３図
に示す。第３図では、PMOSマトリクスとNMOSマトリクス
の出力を一直線上に接続しその配線領域を排除してい
る。そのかわり駆動線A1〜A5を接続する配線領域16が必
要となる。この実施例が有効となるのは、出力線２の数
に対して入力線１の数が大幅に少ない場合である。駆動
線A1〜A5を接続する配線18はAl下層配線を利用してい
る。次に入力線の数が出力線の数と同程度かそれ以上の
場合、実施例の第３図に示す配線領域16の面積が第２図
の配線領域15より大きくなつてしまうので面積上不利と
なる。このような条件（入力数が出力数に比べ同等が大
きい場合）のもとで第２図に示す配線領域15を削減する
ための１実施例を第４図に示す。PMOSマトリクス内のPM
OS7〜９とNMOSマトリクス内のNMOS12を接続する配線17
をAl上層配線を利用することにより各マトリクスの上空
に配線する。以上のように出力線を接続する配線を各マ
トリクス上空に配置することにより第２図の配線領域15
は各マトリクス内に吸収される。その結果十分高集積な
規則構造論理回路を実現することができる。なお第４図
に示した実施例においては、PMOSマトリクスとNMOSマト
リクスのトランジスタの配線が各々のマトリクスの境界
を軸に線対称となつている。しかしこのことは回路構成
やレイアウトについて何ら障害となるものではない。
本発明によれば、規則構造論理回路においてPMOSマト
リクスとNMOSマトリクスを接続する配線の領域を大幅に
縮小することができる。その結果この論理回路全体の面
積を30％から50％小さくすることが可能となる。
リクスとNMOSマトリクスを接続する配線の領域を大幅に
縮小することができる。その結果この論理回路全体の面
積を30％から50％小さくすることが可能となる。
なお、本発明は実施例で示したNAND論理以外において
も適用可能である。例えばNOR論理にも適用できる。ま
た実施例では１個の規則構造論理回路について述べた
が、これを複数個組み合せたPLA等にも適用可能であ
る。
も適用可能である。例えばNOR論理にも適用できる。ま
た実施例では１個の規則構造論理回路について述べた
が、これを複数個組み合せたPLA等にも適用可能であ
る。
第１図は規則構造論理図、第２図は第１図を実現する従
来の回路図、第３図および第４図は第１図の論理を実現
する本発明の実施例の回路図である。 １……入力信号、２……出力信号、３〜５……論理素
子、７〜９……Ｐ−MOST、10〜12……Ｎ−MOST、13……
PMOSマトリクス、14……NMOSマトリクス、15〜16……配
線領域。
来の回路図、第３図および第４図は第１図の論理を実現
する本発明の実施例の回路図である。 １……入力信号、２……出力信号、３〜５……論理素
子、７〜９……Ｐ−MOST、10〜12……Ｎ−MOST、13……
PMOSマトリクス、14……NMOSマトリクス、15〜16……配
線領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀島 成弘 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 杵渕 豊 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (72)発明者 高取 浩孝 小平市上水本町1479番地 日立マイクロ コンピュータエンジニアリング株式会社 内 (56)参考文献 特開 昭50−153877（ＪＰ，Ａ) 特開 昭60−37764（ＪＰ，Ａ) 特開 昭62−252161（ＪＰ，Ａ) 特開 昭61−2342（ＪＰ，Ａ)
Claims (4)
- 【請求項１】複数の入力信号線と複数の出力信号線とを
有し、第１動作電位点と上記複数の出力信号線の各々と
の間に複数のＰチャネルMOSトランジスタのソース・ド
レイン経路が並列接続され、 該複数のＰチャネルMOSトランジスタのゲートが上記複
数の入力信号線に接続されたPMOSマトリクスと、複数の
入力信号線と複数の出力端子とを有し、 第２動作電位点と上記複数の出力端子の各々との間に複
数のＮチャネルMOSトランジスタのソース・ドレイン経
路が直列接続され、 該複数のＮチャネルMOSトランジスタのゲートが上記複
数の入力信号線に接続されたNMOSマトリクスとを具備し
てなり、 上記PMOSマトリクスと上記NMOSマトリクスとの間で上記
PMOSマトリクスの上記複数の出力信号線と上記NMOSマト
リクスの上記複数の出力端子とが一直線上に接続され、 上記PMOSマトリクスの上記複数の入力信号線と上記NMOS
マトリクスの上記複数の入力信号線とは複数の入力相互
接続線を介して相互に接続され、上記PMOSマトリクスの
上記複数のＰチャネルMOSトランジスタのソース・ドレ
イン経路と上記NMOSマトリクスの上記複数のＮチャネル
MOSトランジスタのソース・ドレイン経路とは、それぞ
れのマトリクス内で上記PMOSマトリクスの上記複数の出
力信号線の方向と実質的に平行に配置され、 上記複数の入力相互接続線は上記PMOSマトリクスと上記
NMOSマトリクスの外部で上記PMOSマトリクスの上記複数
の出力信号線の上記方向と実質的に平行に配置されてな
ることを特徴とする相補形MOS集積回路。 - 【請求項２】上記相互に接続された上記PMOSマトリクス
と上記NMOSマトリクスの上記複数の入力信号線の数は、 上記相互に接続された上記PMOSマトリクスの上記複数の
出力信号線および上記NMOSマトリクスの上記複数の出力
端子の数より少ないことを特徴とする特許請求の範囲第
１項に記載の相補形MOS集積回路。 - 【請求項３】複数の入力信号線と複数の出力信号線とを
有し、第１動作電位点と上記複数の出力信号線の各々と
の間に複数のＰチャネルMOSトランジスタのソース・ド
レイン経路が並列接続され、 該複数のＰチャネルMOSトランジスタのゲートが上記複
数の入力信号線に接続されたPMOSマトリクスと、複数の
入力信号線と複数の出力端子とを有し、 第２動作電位点と上記複数の出力端子の各々との間に複
数のＮチャネルMOSトランジスタのソース・ドレイン経
路が直列接続され、 該複数のＮチャネルMOSトランジスタのゲートが上記複
数の入力信号線に接続されたNMOSマトリクスとを具備し
てなり、 上記PMOSマトリクスと上記NMOSマトリクスとの間で上記
PMOSマトリクスの上記複数の入力信号線と上記NMOSマト
リクスの上記複数の入力信号線とが一直線上に接続さ
れ、 上記PMOSマトリクスの上記複数の入力信号線と上記NMOS
マトリクスの上記複数の出力信号線とは複数の出力相互
接続線を介して相互に接続され、 上記PMOSマトリクスの上記複数のＰチャネルMOSトラン
ジスタのソース・ドレイン経路と、上記NMOSマトリクス
の上記複数のＮチャネルMOSトランジスタのソース・ド
レイン経路とは、それぞれのマトリクス内で上記複数の
入力信号線の方向と直交する方向と実質的に平行に配置
され、 上記複数の出力相互接続線は上記PMOSマトリクスと上記
NMOSマトリクスとの内部に配置されてなることを特徴と
する相補形MOS集積回路。 - 【請求項４】上記相互に接続された上記PMOSマトリクス
と、 上記NMOSマトリクスの上記複数の入力信号線の数は、 上記相互に接続された上記PMOSマトリクスの上記複数の
出力信号線および上記NMOSマトリクスの上記複数の出力
端子の数と同程度かそれ以上であることを特徴とする特
許請求の範囲第３項に記載の相補形MOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094552A JP2574756B2 (ja) | 1986-04-25 | 1986-04-25 | 相補形ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61094552A JP2574756B2 (ja) | 1986-04-25 | 1986-04-25 | 相補形ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62252161A JPS62252161A (ja) | 1987-11-02 |
| JP2574756B2 true JP2574756B2 (ja) | 1997-01-22 |
Family
ID=14113477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61094552A Expired - Fee Related JP2574756B2 (ja) | 1986-04-25 | 1986-04-25 | 相補形ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2574756B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5851419B2 (ja) * | 1974-05-30 | 1983-11-16 | 株式会社東芝 | ハンドウタイシユウセキカイロソウチ |
-
1986
- 1986-04-25 JP JP61094552A patent/JP2574756B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62252161A (ja) | 1987-11-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
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| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |