JPH0127612B2 - - Google Patents
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- JPH0127612B2 JPH0127612B2 JP1565580A JP1565580A JPH0127612B2 JP H0127612 B2 JPH0127612 B2 JP H0127612B2 JP 1565580 A JP1565580 A JP 1565580A JP 1565580 A JP1565580 A JP 1565580A JP H0127612 B2 JPH0127612 B2 JP H0127612B2
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- Japan
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- control signal
- mos transistor
- circuit
- whose gate
- transistor whose
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- 238000001514 detection method Methods 0.000 description 17
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000002195 synergetic effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
- H03K19/215—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical using field-effect transistors
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は集積化された論理回路に関し、MOS
―FET(Metal Oxide Semiconductor Field
Effect Transistor)を使用した排他的論理和回
路とそれを応用した一致検出回路の改良に関する
ものである。
―FET(Metal Oxide Semiconductor Field
Effect Transistor)を使用した排他的論理和回
路とそれを応用した一致検出回路の改良に関する
ものである。
周知のごとく一致検出回路とはその全ての入力
が同一の論理レベルにあるとき論理“1”を、少
くとも1つの入力が他の入力と異なつた論理レベ
ルにあるとき論理“0”を発生する回路である。
つまり1例として3ビツトで構成される2入力の
場合を考えると、2つの入力をA(A1,A2,A3)
およびB(B1,B2,B3)としそのビツトごとの排
他的論理和出力をC1,C2,C3とし総合の一致出
力をC0とすれば C0=C1+C2+C3=(A1・1+1・B1) +(A2・2+2・B2)+(A3・3+3・
B3) で示される。第1図は、この3ビツト2入力の一
致検出回路をN型MOSFETで構成した従来回路
の例である。第1図の回路例では各ビツトごとの
排他的論理和出力C1,C2,C3を3入力の論理和
回路に入力して最終的な一致出力C0を得るため
に3本の結合線(以下結合線と称する)が必要で
ある。第1図では3ビツトの入力データについて
示してあるが、一般にNビツトの入力データをも
つ一致検出回路では入力データのビツト数Nと同
数の結合線が論理回路中に必要となる。また、入
力データのビツト数の増加にしたがつて結合線の
長さも増加する。これらの相乗作用により結合線
の占有する面積は入力データのビツト数の増加に
対して急激に増加し、集積回路上での回路配線領
域の増大を招き、論理回路の効率的な集積化を妨
げていた。
が同一の論理レベルにあるとき論理“1”を、少
くとも1つの入力が他の入力と異なつた論理レベ
ルにあるとき論理“0”を発生する回路である。
つまり1例として3ビツトで構成される2入力の
場合を考えると、2つの入力をA(A1,A2,A3)
およびB(B1,B2,B3)としそのビツトごとの排
他的論理和出力をC1,C2,C3とし総合の一致出
力をC0とすれば C0=C1+C2+C3=(A1・1+1・B1) +(A2・2+2・B2)+(A3・3+3・
B3) で示される。第1図は、この3ビツト2入力の一
致検出回路をN型MOSFETで構成した従来回路
の例である。第1図の回路例では各ビツトごとの
排他的論理和出力C1,C2,C3を3入力の論理和
回路に入力して最終的な一致出力C0を得るため
に3本の結合線(以下結合線と称する)が必要で
ある。第1図では3ビツトの入力データについて
示してあるが、一般にNビツトの入力データをも
つ一致検出回路では入力データのビツト数Nと同
数の結合線が論理回路中に必要となる。また、入
力データのビツト数の増加にしたがつて結合線の
長さも増加する。これらの相乗作用により結合線
の占有する面積は入力データのビツト数の増加に
対して急激に増加し、集積回路上での回路配線領
域の増大を招き、論理回路の効率的な集積化を妨
げていた。
本発明の主な目的は結合線による有効面積の損
失を減らし集積度を上げ得るように改良した排他
的論理和回路を提供することにある。
失を減らし集積度を上げ得るように改良した排他
的論理和回路を提供することにある。
本発明の排他的論理和回路は、第1制御信号が
そのゲートに入力される第1、第2のMOSトラ
ンジスタと、前記第1制御信号を反転した信号が
そのゲートに入力される第3・第4のMOSトラ
ンジスタと、第2制御信号がそのゲートに入力さ
れる第5、第6のMOSトランジスタと、前記第
2制御信号を反転した信号がそのゲートに入力さ
れる第7、第8のMOSトランジスタを備え、前
記第1および第7のMOSトランジスタの直列接
続と、前記第3および第5のMOSトランジスタ
の直列接続とを並列に接続して第1の論理回路を
構成し、前記第2および第6のMOSトランジス
タの直列接続と、前記第4および第8のMOSト
ランジスタの直列接続とを並列に接続して第2の
論理回路を構成し、前記第1の論理回路の一端を
前記第2の論理回路の一端に接続した箇所から一
致出力を得ることを特徴とする。
そのゲートに入力される第1、第2のMOSトラ
ンジスタと、前記第1制御信号を反転した信号が
そのゲートに入力される第3・第4のMOSトラ
ンジスタと、第2制御信号がそのゲートに入力さ
れる第5、第6のMOSトランジスタと、前記第
2制御信号を反転した信号がそのゲートに入力さ
れる第7、第8のMOSトランジスタを備え、前
記第1および第7のMOSトランジスタの直列接
続と、前記第3および第5のMOSトランジスタ
の直列接続とを並列に接続して第1の論理回路を
構成し、前記第2および第6のMOSトランジス
タの直列接続と、前記第4および第8のMOSト
ランジスタの直列接続とを並列に接続して第2の
論理回路を構成し、前記第1の論理回路の一端を
前記第2の論理回路の一端に接続した箇所から一
致出力を得ることを特徴とする。
本発明によれば従来Nビツト入力データのとき
に回路上にN本の結合線が必要であつたのが排他
的論理和回路をNビツト直列接続するだけで済
み、結合線はほとんど不要になる。
に回路上にN本の結合線が必要であつたのが排他
的論理和回路をNビツト直列接続するだけで済
み、結合線はほとんど不要になる。
以下本発明の排他的論理和回路を使用した一致
検出回路の1実施例について第2図により詳細に
説明する。
検出回路の1実施例について第2図により詳細に
説明する。
本発明にはP型MOSFET、N型MOSFET、
CMOS(Complementary MOS)FETの任意の素
子を使用できるが、説明ではN型MOFETを例に
して説明する。
CMOS(Complementary MOS)FETの任意の素
子を使用できるが、説明ではN型MOFETを例に
して説明する。
第2図は本発明による3ビツト2入力一致検出
回路の場合を示したものである。
回路の場合を示したものである。
第2図において、MOSFET1〜24はN型、
A1,A2,A3およびB1,B2,B3は3ビツト2入
力一致検出回路への2種類の3ビツト入力、1,
A2,3および1,2,3はおのおの前記3ビ
ツト2入力の補入力、0は3ビツト2入力一致
検出回路の出力、P1は第1のブランチ、P2は第
2のブランチ、P3は第3のブランチ、VHは第1
の電位すなわち高電位、VLは第2の電位すなわ
ち低電位を示す。
A1,A2,A3およびB1,B2,B3は3ビツト2入
力一致検出回路への2種類の3ビツト入力、1,
A2,3および1,2,3はおのおの前記3ビ
ツト2入力の補入力、0は3ビツト2入力一致
検出回路の出力、P1は第1のブランチ、P2は第
2のブランチ、P3は第3のブランチ、VHは第1
の電位すなわち高電位、VLは第2の電位すなわ
ち低電位を示す。
第2図の回路においてMOSFET1〜8によつ
て構成される論理回路の出力P1は2つの論理入
力を(A1,A2,A3)(B1,B2,B3)として A1・1+1・B1 であり、ブランチP2の論理出力は2つの論理入
力を(A1,A2,A3)(B1,B2,B3)として (A1・1+1・B1)+(A2・2+2・B2) であり、同様にブランチP3の論理出力は (A1・1+1・B1)+(A2・2+2・B2) +(A3・3+3・B3) であり、これは同時に出力0である。
て構成される論理回路の出力P1は2つの論理入
力を(A1,A2,A3)(B1,B2,B3)として A1・1+1・B1 であり、ブランチP2の論理出力は2つの論理入
力を(A1,A2,A3)(B1,B2,B3)として (A1・1+1・B1)+(A2・2+2・B2) であり、同様にブランチP3の論理出力は (A1・1+1・B1)+(A2・2+2・B2) +(A3・3+3・B3) であり、これは同時に出力0である。
これをさらに具体的に説明するならば、入力が
論理レベルで (A1、A2、A3)≡(0、0、0) (B1、B2、B3)≡(0、0、0) の場合N型MOSFET7,8,15,16,2
3,24が導通することにより出力C0には低電
位VLが伝達され、入力が論理レベルで (A1、A2、A3)≡(1、1、1) (B1、B2、B3)≡(1、1、1) の場合N型MOSFET5,6,13,14,2
1,22がともに導通して出力0にはやはり低
電位VLが伝達される。従つて入力が (A1、A2、A3)≡(B1、B2、B3) の場合は出力0には論理レベル“0”を発生す
る。この場合各ブランチP1,P2およびP3から前
記高電位VHに達するパスは存在しない。
論理レベルで (A1、A2、A3)≡(0、0、0) (B1、B2、B3)≡(0、0、0) の場合N型MOSFET7,8,15,16,2
3,24が導通することにより出力C0には低電
位VLが伝達され、入力が論理レベルで (A1、A2、A3)≡(1、1、1) (B1、B2、B3)≡(1、1、1) の場合N型MOSFET5,6,13,14,2
1,22がともに導通して出力0にはやはり低
電位VLが伝達される。従つて入力が (A1、A2、A3)≡(B1、B2、B3) の場合は出力0には論理レベル“0”を発生す
る。この場合各ブランチP1,P2およびP3から前
記高電位VHに達するパスは存在しない。
他方、入力(A1,A2,A3)(B1,B2,B3)が
(A1、A2、A3)≡\(B1、B2、B3)
の場合には前記低電位VLから各ブランチP1,P2
およびP3へのパスは存在せず逆にN型MOSFET
1と2、MOSFET3と4、MOSFET9と10、
MOSFET11と12、MOSFET17と18、
MOSFET19と20のうち少なくとも1組が同
時に導通状態となり前記高電位VHへのパスが存
在しているから出力0には論理レベル“1”が
発生する。したがつて第2図の回路は論理的に満
足な一致検出回路を構成していることがわかる。
およびP3へのパスは存在せず逆にN型MOSFET
1と2、MOSFET3と4、MOSFET9と10、
MOSFET11と12、MOSFET17と18、
MOSFET19と20のうち少なくとも1組が同
時に導通状態となり前記高電位VHへのパスが存
在しているから出力0には論理レベル“1”が
発生する。したがつて第2図の回路は論理的に満
足な一致検出回路を構成していることがわかる。
上記説明では第2図を参照して3ビツト2入力
一致検出回路でその動作を説明したがNビツト2
入力の一致検出回路の場合にも容易に本発明を拡
張することができる。その場合各ビツトの入力信
号が互いに一致していると出力0には論理レベ
ル“0”が、入力信号のその他の組合せの時は出
力0には論理レベル“1”が発生することは明
らかである。
一致検出回路でその動作を説明したがNビツト2
入力の一致検出回路の場合にも容易に本発明を拡
張することができる。その場合各ビツトの入力信
号が互いに一致していると出力0には論理レベ
ル“0”が、入力信号のその他の組合せの時は出
力0には論理レベル“1”が発生することは明
らかである。
以上説明したように本発明による回路の特徴は
2〜Nビツト目の排他的論理和回路が同一な構成
をしていることであり、従つて接続される論理回
路を増加させるならば容易にさらに多ビツト入力
に拡張され得る。
2〜Nビツト目の排他的論理和回路が同一な構成
をしていることであり、従つて接続される論理回
路を増加させるならば容易にさらに多ビツト入力
に拡張され得る。
この特徴はNビツト2入力一致検出回路を集積
回路上に形成する場合に、その占有面積を少なく
するのに大きく貢献する。本発明によるNビツト
2入力一致検出回路では第1図の従来回路例に見
られるような結合線を特に設ける必要はなく、各
ビツトの排他的論理和回路を縦続接続することに
より最終的な一致検出回路出力が得られる。
回路上に形成する場合に、その占有面積を少なく
するのに大きく貢献する。本発明によるNビツト
2入力一致検出回路では第1図の従来回路例に見
られるような結合線を特に設ける必要はなく、各
ビツトの排他的論理和回路を縦続接続することに
より最終的な一致検出回路出力が得られる。
以上詳細に説明したように、本発明の排他的論
理和回路を使用すれば、多ビツト2入力一致検出
回路を従来の回路方式に比較して、より高集積度
に集積回路上に実現することができるので、その
効果は大である。
理和回路を使用すれば、多ビツト2入力一致検出
回路を従来の回路方式に比較して、より高集積度
に集積回路上に実現することができるので、その
効果は大である。
第1図は従来の一致検出回路の一例であり、第
2図は本発明の排他的論理和回路を使用した一致
検出回路の一実施例を示す図である。 1〜24……N型MOSFET、A1,1,A2,
A2,A3,3,B1,1,B3,2,B3,3……
入力データ、0……一致出力、VH……第1の電
位、VL……第2の電位、P1……第1のブランチ、
P2……第2のブランチ、P3……第3のブランチ。
2図は本発明の排他的論理和回路を使用した一致
検出回路の一実施例を示す図である。 1〜24……N型MOSFET、A1,1,A2,
A2,A3,3,B1,1,B3,2,B3,3……
入力データ、0……一致出力、VH……第1の電
位、VL……第2の電位、P1……第1のブランチ、
P2……第2のブランチ、P3……第3のブランチ。
Claims (1)
- 1 第1の電源端子と第1の出力端との間に、第
1の制御信号をゲートにうけるMOSトランジス
タと第2の制御信号をゲートにうけるMOSトラ
ンジスタとを含む第1の直列回路と、前記第1の
制御信号の反転信号をゲートにうけるMOSトラ
ンジスタと前記第2の制御信号の反転信号をゲー
トにうけるMOSトランジスタとを含む第2の直
列回路とを並列に接続し、第2の電源端子と前記
第1の出力端との間に前記第1の制御信号をゲー
トにうけるMOSトランジスタと前記第2の制御
信号の反転信号をゲートにうけるMOSトランジ
スタとを含む第3の直列回路と、前記第1の制御
信号の反転信号をゲートにうけるMOSトランジ
スタと前記第2の制御信号をゲートにうける
MOSトランジスタとを含む第4の直列回路とを
並列に接続した第1の排他的論理和回路と、前記
第1の出力端子と第2の出力端子との間に第3の
制御信号をゲートにうけるMOSトランジスタと
第4の制御信号をゲートにうけるMOSトランジ
スタとを含む第5の直列回路と、前記第3の制御
信号の反転信号をゲートにうけるMOSトランジ
スタと前記第4の制御信号の反転信号をゲートに
うけるMOSトランジスタとを含む第6の直列回
路とを並列に接続し、第2の電源端子と前記第2
の出力端子との間に前記第3の制御信号をゲート
にうけるMOSトランジスタと前記第4の制御信
号の反転信号をゲートにうけるMOSトランジス
タとを含む第7の直列回路と、前記第3の制御信
号の反転信号をゲートにうけるMOSトランジス
タと前記第4の制御信号をゲートにうけるMOS
トランジスタとを含む第8の直列回路とを並列接
続した第2の排他的論理和回路とを含み、前記第
2の出力端子から論理出力をうることを特徴とす
る論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1565580A JPS56112125A (en) | 1980-02-12 | 1980-02-12 | Logical circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1565580A JPS56112125A (en) | 1980-02-12 | 1980-02-12 | Logical circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56112125A JPS56112125A (en) | 1981-09-04 |
JPH0127612B2 true JPH0127612B2 (ja) | 1989-05-30 |
Family
ID=11894730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1565580A Granted JPS56112125A (en) | 1980-02-12 | 1980-02-12 | Logical circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS56112125A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4451922A (en) * | 1981-12-21 | 1984-05-29 | Ibm Corporation | Transmission logic parity circuit |
JPS62293426A (ja) * | 1986-06-12 | 1987-12-21 | Matsushita Electric Ind Co Ltd | 一致検出回路 |
-
1980
- 1980-02-12 JP JP1565580A patent/JPS56112125A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS56112125A (en) | 1981-09-04 |
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