JPS63258112A - 逓倍回路 - Google Patents
逓倍回路Info
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- JPS63258112A JPS63258112A JP62092329A JP9232987A JPS63258112A JP S63258112 A JPS63258112 A JP S63258112A JP 62092329 A JP62092329 A JP 62092329A JP 9232987 A JP9232987 A JP 9232987A JP S63258112 A JPS63258112 A JP S63258112A
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- clock
- delay
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Links
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- 230000003111 delayed effect Effects 0.000 claims description 35
- 239000006185 dispersion Substances 0.000 abstract 1
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- 230000000694 effects Effects 0.000 description 2
- 101100328360 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr1 gene Proteins 0.000 description 1
- 101100328361 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr2 gene Proteins 0.000 description 1
- 101100328362 Schizosaccharomyces pombe (strain 972 / ATCC 24843) clr3 gene Proteins 0.000 description 1
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- 230000001186 cumulative effect Effects 0.000 description 1
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Landscapes
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
遅延素子を用いた遅延回路と排他的論理和回路とを用い
て2倍の周波数のクロックを発生させる集積回路の逓倍
回路において、?j[数個の遅延クロックを得る遅延回
路部と、該遅延クロックと入力クロックとから2倍の周
波数を生成する排他的論連相回路部と、遅延回路部を構
成する遅延用ゲート回路の動作時間を検出する遅延時間
検出部と。
て2倍の周波数のクロックを発生させる集積回路の逓倍
回路において、?j[数個の遅延クロックを得る遅延回
路部と、該遅延クロックと入力クロックとから2倍の周
波数を生成する排他的論連相回路部と、遅延回路部を構
成する遅延用ゲート回路の動作時間を検出する遅延時間
検出部と。
遅延回路部の遅延用ゲート回路の遅延時間に応じ。
生成された2倍の周波数のクロックを選択するセレクタ
とを設け、遅延用ゲート回路の動作速度のばらつきによ
る2逓倍クロフクのデユーティを改善するようにしたも
のである。
とを設け、遅延用ゲート回路の動作速度のばらつきによ
る2逓倍クロフクのデユーティを改善するようにしたも
のである。
本発明は、逓倍回路、特に大集積回路向けの逓倍回路に
関するものである。
関するものである。
通信の分野では、入力するクロックの周波数を2倍上げ
て2例えばCM I (Code Mark Inve
rsion)符号回路に使用している。この場合、クロ
ックを遅延させるためにディレィ・ラインを用いる場合
もあるが、コスト、小型化の観点からすると、この方法
は得策ではなく、製造容易な遅延素子となり得る2例え
ばインバータ等を集積回路上に実現することが要求され
る。
て2例えばCM I (Code Mark Inve
rsion)符号回路に使用している。この場合、クロ
ックを遅延させるためにディレィ・ラインを用いる場合
もあるが、コスト、小型化の観点からすると、この方法
は得策ではなく、製造容易な遅延素子となり得る2例え
ばインバータ等を集積回路上に実現することが要求され
る。
第4閏、第5図は従来の逓倍回路構成とそのタイムチャ
ートを示しており、第4図において。
ートを示しており、第4図において。
1−1.1−2.・・・・・・、1−2’Nはインバー
タ。
タ。
2は排他的論理和回路、3は入力端子、4は出力端子、
5はフリップ・フロップ回路を表している。
5はフリップ・フロップ回路を表している。
入力端子3に入力された入力クロックCKは。
偶数個のインバータ1−1ないし1−2Nによって第5
図(ii)図示の如く遅延され、該遅延クロックCKD
と元の入力クロックCKとが排他的論理和回路2で排他
的論理和がとられると、第5図(iii )図示の如く
入力クロックGKの2倍の周波数のクロックCK2Fが
出力端子4へ出力される。
図(ii)図示の如く遅延され、該遅延クロックCKD
と元の入力クロックCKとが排他的論理和回路2で排他
的論理和がとられると、第5図(iii )図示の如く
入力クロックGKの2倍の周波数のクロックCK2Fが
出力端子4へ出力される。
第4図に図示された様な回路構成では、インバータ1−
1ないし!−2Nによる伝搬遅延時間がインバータ1個
の標準動作時間を基に、入力クロックCKの周期の17
4の位相分遅延させるインバータの個数で構成されてい
るので(インバータの接続数はその動作上偶数個が選ば
れる)1個々のインバータの動作時間が規格値内に製造
されても。
1ないし!−2Nによる伝搬遅延時間がインバータ1個
の標準動作時間を基に、入力クロックCKの周期の17
4の位相分遅延させるインバータの個数で構成されてい
るので(インバータの接続数はその動作上偶数個が選ば
れる)1個々のインバータの動作時間が規格値内に製造
されても。
そのばらつきのためインバータ1−1ないし1−2Nの
累積遅延時間が第5図(ii )図示の標準遅延時間に
対し1例えば1.5倍或いは0.5倍になることがあり
、得られた2逓倍クロンクGK2Fが次段のフリップ・
フロツブ回路5等を動作させるクロックを得られない欠
点があった。
累積遅延時間が第5図(ii )図示の標準遅延時間に
対し1例えば1.5倍或いは0.5倍になることがあり
、得られた2逓倍クロンクGK2Fが次段のフリップ・
フロツブ回路5等を動作させるクロックを得られない欠
点があった。
第5図(iv )はインバータ1−1ないし1−2Nの
遅延時間が第5図(ii )図示の標準遅延時間に比べ
1.5倍遅れているときの2逓倍クロックCK2Fのタ
イムチャートであり、′L″レベルのパルス幅が狭(な
り1次段のフリップ・フロップ回路5を動作させるに必
要な“L″側の最小パルス幅以下になり、。該フリップ
・フロップ回路5が動作しなくなる限界を例示している
。
遅延時間が第5図(ii )図示の標準遅延時間に比べ
1.5倍遅れているときの2逓倍クロックCK2Fのタ
イムチャートであり、′L″レベルのパルス幅が狭(な
り1次段のフリップ・フロップ回路5を動作させるに必
要な“L″側の最小パルス幅以下になり、。該フリップ
・フロップ回路5が動作しなくなる限界を例示している
。
また逆に、第5図(V)はインバータ1.−1ないし1
−2Nの遅延時間が第5図(ii )図示の標準遅延時
間に比べ0.5倍速いときの2逓倍クロックCK2Fの
タイムチャートであり、“Hルーベルのパルス幅が狭く
なり1次段のフリップ・フロップ回路5を動作させるに
必要な“H”側の最小パルス幅以下になり、該フリップ
・フロップ回路5が動作しな(なる限界を示している。
−2Nの遅延時間が第5図(ii )図示の標準遅延時
間に比べ0.5倍速いときの2逓倍クロックCK2Fの
タイムチャートであり、“Hルーベルのパルス幅が狭く
なり1次段のフリップ・フロップ回路5を動作させるに
必要な“H”側の最小パルス幅以下になり、該フリップ
・フロップ回路5が動作しな(なる限界を示している。
そのため、各インバータ1−1ないし1−2Nの伝搬遅
延時間が標準値に対し作動限界の±50%以上のずれを
生じたときにも集積回路を不良品とすることがないよう
にフリップ・フロップ回路5等を作動させることのでき
るデユーティの優れた2逓倍クロックを発生させ、製造
上のばらつきによる不良品発生を回避可能な逓倍回路が
望まれる。
延時間が標準値に対し作動限界の±50%以上のずれを
生じたときにも集積回路を不良品とすることがないよう
にフリップ・フロップ回路5等を作動させることのでき
るデユーティの優れた2逓倍クロックを発生させ、製造
上のばらつきによる不良品発生を回避可能な逓倍回路が
望まれる。
C問題点を解決するための手段〕
第1図は本発明に係る逓倍回路の原理構成図を示してお
り、1は遅延回路部、6は2逓倍クロック発生回路部、
6−1ないし6−3は排他的論理和回路、7は遅延時間
検出部、8はセレクタを表している。符号3.4は第4
図のものに対応している。
り、1は遅延回路部、6は2逓倍クロック発生回路部、
6−1ないし6−3は排他的論理和回路、7は遅延時間
検出部、8はセレクタを表している。符号3.4は第4
図のものに対応している。
遅延回路部1は集積回路上で製造容易なゲート回路1例
えばインバータで入力端子3に入力された入力クロック
CKを遅延させる回路であり、直列に接続されたインバ
ータの偶数個の位置から遅延クロックGKDI、CKD
2.CKD3がそれぞれ抽出される構成となっている。
えばインバータで入力端子3に入力された入力クロック
CKを遅延させる回路であり、直列に接続されたインバ
ータの偶数個の位置から遅延クロックGKDI、CKD
2.CKD3がそれぞれ抽出される構成となっている。
遅延クロックCKD2は入力端子3に入力される入力ク
ロック周期の論理上1/4周期分の位相遅れとされる偶
数個のインバータの位置から抽出され、遅延クロックC
KD1は該遅延クロックCKD2の0.5倍の位置から
抽出され、また遅延クロックCKD3は該遅延クロック
CKD2の1.5倍の位置から抽出されるようになって
いる。これらの遅延クロックCKDI、CKD3は、第
4図で説明したフリップ・フロップ回路5がそれぞれ作
動する臨界パルス幅となる理論上の遅延クロックと考え
てよい。
ロック周期の論理上1/4周期分の位相遅れとされる偶
数個のインバータの位置から抽出され、遅延クロックC
KD1は該遅延クロックCKD2の0.5倍の位置から
抽出され、また遅延クロックCKD3は該遅延クロック
CKD2の1.5倍の位置から抽出されるようになって
いる。これらの遅延クロックCKDI、CKD3は、第
4図で説明したフリップ・フロップ回路5がそれぞれ作
動する臨界パルス幅となる理論上の遅延クロックと考え
てよい。
逓倍クロック発生回路部6は排他的論理和回路6−1な
いし6−3から成り、入力端子3に入力される元の入力
クロックCKと、上記遅延回路部1から抽出された遅延
クロックCKD 1ないしCKD3とからデユーティを
異にする2i!i倍のクロックをそれぞれ発生させる回
路である。
いし6−3から成り、入力端子3に入力される元の入力
クロックCKと、上記遅延回路部1から抽出された遅延
クロックCKD 1ないしCKD3とからデユーティを
異にする2i!i倍のクロックをそれぞれ発生させる回
路である。
遅延時間検出部7は集積回路で作られた遅延回路部lの
各インバータの実遅延時間を検出し、上記逓倍クロック
発生回路部6で発生している2i1倍クロックのどのク
ロックを選定するかを定める回路である。
各インバータの実遅延時間を検出し、上記逓倍クロック
発生回路部6で発生している2i1倍クロックのどのク
ロックを選定するかを定める回路である。
セレクタ8は遅延時間検出部7で検出された遅延回路部
1の遅延クロックCKD1ないしCKD3実遅延時遅延
時間、2逓倍クロック発生回路部6で発生している2逓
倍クロックの出力経路を定める回路である。
1の遅延クロックCKD1ないしCKD3実遅延時遅延
時間、2逓倍クロック発生回路部6で発生している2逓
倍クロックの出力経路を定める回路である。
入力端子3に入力された入力クロックCKは遅延回路部
1で遅延され、遅延クロックCKD1ないしCKD3が
出力される。これらの遅延クロックCKD1ないしCK
D3は、2逓倍クロック発生回路部6内の排他的論理和
回路6−1ないし6=3で元の入力クロックCKと排他
的論理和がそれぞれとられ、パルス幅、すなわちデユー
ティを異にする入力クロックCKの2倍の周波数のクロ
ックCK2F1ないしCK2F3が、該2逓倍クロンク
発生回路部6で生成される。
1で遅延され、遅延クロックCKD1ないしCKD3が
出力される。これらの遅延クロックCKD1ないしCK
D3は、2逓倍クロック発生回路部6内の排他的論理和
回路6−1ないし6=3で元の入力クロックCKと排他
的論理和がそれぞれとられ、パルス幅、すなわちデユー
ティを異にする入力クロックCKの2倍の周波数のクロ
ックCK2F1ないしCK2F3が、該2逓倍クロンク
発生回路部6で生成される。
一方遅延時間検出部7では、遅延回路部を構成するイン
バータの動作速度を検出しており、該遅延回路部1に作
られたインバータの動作速度が標準値であれば、排他的
論理和回路6−2で生成された2逓倍クロックCK2F
2を選択するセレクタ制御信号をセレクタ8へ出力する
。また遅延回路部1に作られたインバータの動作速度が
標準値より速くなっているときには、遅延時間検出部7
は、排他的論理和回路6−3で生成された2逓倍のクロ
ックCK2F3を選択するセレクト制御信号をセレクタ
8へ出力し、遅延回路部1に作られたインバータの動作
速度が標準値より遅くなっているときには、遅延時間検
出部7は、排他的論理和回路6−1で生成された2逓倍
のクロックGK2F1を選択するセレクト制御信号をセ
レクタ8へ出力する。
バータの動作速度を検出しており、該遅延回路部1に作
られたインバータの動作速度が標準値であれば、排他的
論理和回路6−2で生成された2逓倍クロックCK2F
2を選択するセレクタ制御信号をセレクタ8へ出力する
。また遅延回路部1に作られたインバータの動作速度が
標準値より速くなっているときには、遅延時間検出部7
は、排他的論理和回路6−3で生成された2逓倍のクロ
ックCK2F3を選択するセレクト制御信号をセレクタ
8へ出力し、遅延回路部1に作られたインバータの動作
速度が標準値より遅くなっているときには、遅延時間検
出部7は、排他的論理和回路6−1で生成された2逓倍
のクロックGK2F1を選択するセレクト制御信号をセ
レクタ8へ出力する。
従って遅延回路部1に作られるインバータの伝搬遅延時
間のバラツキがあっても、遅延時間検出部7で実際のそ
の伝搬遅延時間を検出し、その遅延時間に応じて2週倍
クロック発生回路部6で生、成された2逓倍クロックC
K2F1ないしGK2F3の中から最適のクロックが選
択され、出力端子4にはデユーティの改善された2倍の
周波数のクロックCK2Fが出力される。
間のバラツキがあっても、遅延時間検出部7で実際のそ
の伝搬遅延時間を検出し、その遅延時間に応じて2週倍
クロック発生回路部6で生、成された2逓倍クロックC
K2F1ないしGK2F3の中から最適のクロックが選
択され、出力端子4にはデユーティの改善された2倍の
周波数のクロックCK2Fが出力される。
以下図面を参照しつつ本発明の一実施例を説明する。
第2図は本発明に係る逓倍回路の一実施例構成。
第3図はそのタイムチャートを示している。
第2図において、符号1.6−1ないし6−3゜8は第
1図のものに対応し、3,4は第4図のものに対応して
いる。符号9ないし17はフリップ・フロップ回路、1
8ないし26はナンド・ゲートを表している。
1図のものに対応し、3,4は第4図のものに対応して
いる。符号9ないし17はフリップ・フロップ回路、1
8ないし26はナンド・ゲートを表している。
遅延回路部1には、入力端子3に入力される入力クロッ
クCKの周期に対し論理上1/4の位相分遅延するイン
バータの偶数個の位置■から抽出された遅延クロックC
KD2.該遅延クロックCKD2に対し更に+50%遅
延するインバータの偶数個の位置■から抽出された遅延
クロックCKD3、及び該遅延クロックCKD2に対し
一50%遅延が少ないインバータの偶数個の位置■から
抽出された遅延クロックCKD1が出力されるようにな
っている。
クCKの周期に対し論理上1/4の位相分遅延するイン
バータの偶数個の位置■から抽出された遅延クロックC
KD2.該遅延クロックCKD2に対し更に+50%遅
延するインバータの偶数個の位置■から抽出された遅延
クロックCKD3、及び該遅延クロックCKD2に対し
一50%遅延が少ないインバータの偶数個の位置■から
抽出された遅延クロックCKD1が出力されるようにな
っている。
入力端子3に入力された周波数【の入力クロックCKは
、遅延回路部l内の直列に接続されたインバータを伝搬
してゆく。このとき偶数個のインバータの位置■、■、
■からそれぞれ抽出された遅延クロックCKDI、CK
D2.CKD3と。
、遅延回路部l内の直列に接続されたインバータを伝搬
してゆく。このとき偶数個のインバータの位置■、■、
■からそれぞれ抽出された遅延クロックCKDI、CK
D2.CKD3と。
元の入力クロックCKとが排他的論理和回路6−1.6
−2.6−3にそれぞれ入力し、第3図図示の如くパル
ス幅を異にする2逓倍クロックCK2F1.CK2F2
.CK2F3が作成される。
−2.6−3にそれぞれ入力し、第3図図示の如くパル
ス幅を異にする2逓倍クロックCK2F1.CK2F2
.CK2F3が作成される。
これらの2逓倍クロックGK2Fl、CK2F2゜CK
2F3はセレクタ8にそれぞれ入力される。
2F3はセレクタ8にそれぞれ入力される。
遅延回路部lを構成する各インバータが標準の動作速度
で作動するとき、ナンド・ゲート21ないし23とフリ
ップ・フロップ回路11,12.16の回路系統が作動
し、セレクタ8は排他的論理和回路6−2の2逓倍クロ
フクCK2F2を選択する。すなわち、第3図(A)図
示のタイムチャートにおいて、ナンド・ゲート22の出
力CLR2により、フリップ・フロップ回路11.12
がそれぞれリセットされる。その後ナンド・ゲート21
を介して得られるクロックCK2により、フリップ・フ
ロップ回路11のデータが次段のフリップ・フロップ回
路12へ転送され、フリップ・フロップ回路11に“H
”のデータが入れられる。
で作動するとき、ナンド・ゲート21ないし23とフリ
ップ・フロップ回路11,12.16の回路系統が作動
し、セレクタ8は排他的論理和回路6−2の2逓倍クロ
フクCK2F2を選択する。すなわち、第3図(A)図
示のタイムチャートにおいて、ナンド・ゲート22の出
力CLR2により、フリップ・フロップ回路11.12
がそれぞれリセットされる。その後ナンド・ゲート21
を介して得られるクロックCK2により、フリップ・フ
ロップ回路11のデータが次段のフリップ・フロップ回
路12へ転送され、フリップ・フロップ回路11に“H
”のデータが入れられる。
フリップ・フロップ回路11に“H”のデータが入れら
れ、かつフリップ・フロップ回路12に“L”のデータ
が入れられたとき、ナンド・ゲート23を介してフリッ
プ・フロップ回路16に“L”が入力され、これにより
セレクタ8は排他的論理和回路6−2の2逓倍クロフク
CK2F2を選択する。
れ、かつフリップ・フロップ回路12に“L”のデータ
が入れられたとき、ナンド・ゲート23を介してフリッ
プ・フロップ回路16に“L”が入力され、これにより
セレクタ8は排他的論理和回路6−2の2逓倍クロフク
CK2F2を選択する。
遅延回路部1を構成する各インバータが標準の動作速度
より遅(その最大遅延動作速度で作動するとき、第3図
(B)図示の如くナンド・ゲート19の出力CLR3の
“L”側のパルス幅が広がり、フリップ・フロップ回路
9.lOに対しリセットを掛けている時間が長くなると
共に、ナンド −・ゲート18を介してフリップ・フロ
ップ回路9゜10に入力されるクロックCK3の“L”
側のパルス幅がこれらのフリップ・フロップ回路9.1
0を動作させるのに必要な最小パルス幅より小さくなる
。このとき該フリップ・フロップ回路9゜10は常に“
し”となる。この状態を検出するナンド・ゲート20の
出力によってはフリップ・フロップ回路15に“L′の
データが入れられる。
より遅(その最大遅延動作速度で作動するとき、第3図
(B)図示の如くナンド・ゲート19の出力CLR3の
“L”側のパルス幅が広がり、フリップ・フロップ回路
9.lOに対しリセットを掛けている時間が長くなると
共に、ナンド −・ゲート18を介してフリップ・フロ
ップ回路9゜10に入力されるクロックCK3の“L”
側のパルス幅がこれらのフリップ・フロップ回路9.1
0を動作させるのに必要な最小パルス幅より小さくなる
。このとき該フリップ・フロップ回路9゜10は常に“
し”となる。この状態を検出するナンド・ゲート20の
出力によってはフリップ・フロップ回路15に“L′の
データが入れられる。
該フリップ・フロップ回路15が′″L”でフリップ・
フロップ回路16が“H”の条件で、セレクタ8は排他
的論理和回路6−1の出力を選択する。
フロップ回路16が“H”の条件で、セレクタ8は排他
的論理和回路6−1の出力を選択する。
すなわち遅延回路部1の遅延時間の小さい位置■から抽
出された遅延クロックCKD 1を基に作成される2逓
倍クロックCK2F1を出力する。
出された遅延クロックCKD 1を基に作成される2逓
倍クロックCK2F1を出力する。
遅延回路部1を構成する各インバータが標準の動作速度
より速くその最小遅延動作速度で作動するとき、第3図
(C)図示の如く、ナンド・ゲート25の出力CLR1
の“L′″側のパルス幅は狭くなり、ナンド・ゲート2
4を介してフリップ・フロップ回路13.14に入力さ
れるクロックCK1の6L″側のパルス幅は広くなる。
より速くその最小遅延動作速度で作動するとき、第3図
(C)図示の如く、ナンド・ゲート25の出力CLR1
の“L′″側のパルス幅は狭くなり、ナンド・ゲート2
4を介してフリップ・フロップ回路13.14に入力さ
れるクロックCK1の6L″側のパルス幅は広くなる。
このCLRlの“L″側のパルス幅がフリップ・フロッ
プ回路13.14に対しリセットを掛けるに必要な最小
パルス幅より小さくなるため、該フリップ・フロップ回
路13.14は常にH″の状態となる。この状態を検出
するナンド・ゲート26の出力によって、フリップ・フ
ロップ回路17にL′のデータが入れられる。該フリッ
プ・フロップ回路17が“L″でフリップ・フロップ回
路16が“H”の条件でセレクタ8は排他的論理和回路
6−3の出力を選択する。すなわち遅延回路部1の遅延
時間の大きい位置■から抽出された遅延クロックCKD
3を基に作成される2逓倍クロックCに2F3を出力す
る。
プ回路13.14に対しリセットを掛けるに必要な最小
パルス幅より小さくなるため、該フリップ・フロップ回
路13.14は常にH″の状態となる。この状態を検出
するナンド・ゲート26の出力によって、フリップ・フ
ロップ回路17にL′のデータが入れられる。該フリッ
プ・フロップ回路17が“L″でフリップ・フロップ回
路16が“H”の条件でセレクタ8は排他的論理和回路
6−3の出力を選択する。すなわち遅延回路部1の遅延
時間の大きい位置■から抽出された遅延クロックCKD
3を基に作成される2逓倍クロックCに2F3を出力す
る。
遅延回路部1の遅延素子として入出力反転回路のインバ
ータを2個単位で取扱っているが、該2個単位のインバ
ータに換え、入出力が同一信号となるバッファを遅延素
子として用いることができる。このときには入出力が同
一信号であるので。
ータを2個単位で取扱っているが、該2個単位のインバ
ータに換え、入出力が同一信号となるバッファを遅延素
子として用いることができる。このときには入出力が同
一信号であるので。
インバータのときと異なり任意の位置から遅延クロック
を抽出することができる。
を抽出することができる。
以上説明した如く2本発明によれば、遅延回路部を構成
する遅延用ゲート回路の実動作速度に応じて、パルス幅
の異なった2逓倍クロフクをセレクタで適宜選択するよ
うに構成したので、製造される遅延用ゲート回路の遅延
時間が標準値から+50%または一50%にばらついて
も、フリップ・フロップ回路等信の回路を駆動可能なパ
ルス幅の2逓倍クロックを得ることができ、集積回路の
動作不良を救済することができる。
する遅延用ゲート回路の実動作速度に応じて、パルス幅
の異なった2逓倍クロフクをセレクタで適宜選択するよ
うに構成したので、製造される遅延用ゲート回路の遅延
時間が標準値から+50%または一50%にばらついて
も、フリップ・フロップ回路等信の回路を駆動可能なパ
ルス幅の2逓倍クロックを得ることができ、集積回路の
動作不良を救済することができる。
第1図は本発明に係る逓倍回路の原理構成図。
第2図は本発明に係る逓倍回路の一実施例回路構成、第
3V!Jはそのタイムチャート、第4図は従来の回路構
成、第5図はそのタイムチャートを示している。 図中、1は遅延回路部、2は排他的論理和回路。 6は2逓倍クロック発生回路部、6−1.6−2゜6−
3は排他的論理和回路、7は遅延時間検出部。 8はセレクタ、9ないし17はフリップ・フロップ回路
、18ないし26はナンド・ゲートを表している。
3V!Jはそのタイムチャート、第4図は従来の回路構
成、第5図はそのタイムチャートを示している。 図中、1は遅延回路部、2は排他的論理和回路。 6は2逓倍クロック発生回路部、6−1.6−2゜6−
3は排他的論理和回路、7は遅延時間検出部。 8はセレクタ、9ないし17はフリップ・フロップ回路
、18ないし26はナンド・ゲートを表している。
Claims (1)
- 【特許請求の範囲】 遅延用ゲート回路を直列接続し、その動作時間を利用し
て入力クロックを遅延させ、この遅延された遅延クロッ
クと元の入力クロックとから2倍の周波数のクロックを
生成する集積回路の逓倍回路において、 遅延用ゲート回路で構成された該遅延用ゲート回路の複
数の位置から抽出し、入力クロックを遅延させた遅延ク
ロックを複数個出力する遅延回路部(1)と、 該遅延回路部(1)から抽出された上記遅延クロック毎
に元の入力クロックとそれぞれ排他的論理和をとり、入
力クロックの2倍の周波数のクロックをそれぞれ出力す
る2逓倍クロック発生回路部(6)と、 該遅延回路部(1)で抽出された各遅延クロックと元の
入力クロックとから該遅延回路部(1)を構成する遅延
用ゲート回路の遅延時間を検出する遅延時間検出部(7
)と 該遅延時間検出部(7)で検出された遅延用ゲート回路
の遅延時間に応じて、上記2逓倍クロック発生回路部(
6)で生成された2倍の周波数のクロックを選択するセ
レクタ(8) とを備え、各遅延用ゲート回路の動作時間のばらつきの
如何にかかわらず、2逓倍クロックのデューティを改善
するようにしたことを特徴とする逓倍回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62092329A JPS63258112A (ja) | 1987-04-15 | 1987-04-15 | 逓倍回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62092329A JPS63258112A (ja) | 1987-04-15 | 1987-04-15 | 逓倍回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63258112A true JPS63258112A (ja) | 1988-10-25 |
Family
ID=14051351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62092329A Pending JPS63258112A (ja) | 1987-04-15 | 1987-04-15 | 逓倍回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63258112A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05275988A (ja) * | 1992-01-31 | 1993-10-22 | Konica Corp | 信号遅延方法、信号遅延装置及び信号遅延装置用回路 |
US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
-
1987
- 1987-04-15 JP JP62092329A patent/JPS63258112A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5838178A (en) * | 1990-02-06 | 1998-11-17 | Bull S.A. | Phase-locked loop and resulting frequency multiplier |
JPH05275988A (ja) * | 1992-01-31 | 1993-10-22 | Konica Corp | 信号遅延方法、信号遅延装置及び信号遅延装置用回路 |
US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
US6918050B2 (en) | 2000-02-04 | 2005-07-12 | Nec Corporation | Delay adjustment circuit and a clock generating circuit using the same |
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