JP3467936B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3467936B2 JP3467936B2 JP28771595A JP28771595A JP3467936B2 JP 3467936 B2 JP3467936 B2 JP 3467936B2 JP 28771595 A JP28771595 A JP 28771595A JP 28771595 A JP28771595 A JP 28771595A JP 3467936 B2 JP3467936 B2 JP 3467936B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に、入力あるいは出力端子の電位を保持するラッ
チ回路を備えた半導体装置に関するものである。
し、特に、入力あるいは出力端子の電位を保持するラッ
チ回路を備えた半導体装置に関するものである。
【０００２】
【従来の技術】図５に、通常の入力端子、出力端子、双
方向端子の回路図の一例を示し、図６に通常のプルアッ
プ・プルダウン素子付き入力端子、出力端子、双方向端
子の回路図の一例を示す。
方向端子の回路図の一例を示し、図６に通常のプルアッ
プ・プルダウン素子付き入力端子、出力端子、双方向端
子の回路図の一例を示す。
【０００３】図中、ＩＮ１・ＩＮ２・ＩＮ３・ＩＮ４は
インバータ素子であり、ＢＵＦはバッファ素子、ＰＲは
プルアップ素子、ＮＲはプルダウン素子を示している。
また、図中ＧＰ・ＧＮは、プルアップ素子・プルダウン
素子のオン・オフををコントロールする制御信号を示し
ている。また、図７に、これらの端子に、ラッチ回路
（ＩＮ３・ＩＮ４で構成されている）を付加した回路図
の一例を示す。このラッチ回路を付加することにより、
入力（あるいは出力、双方向）端子では、前のサイクル
でのデータを保持することが可能である。
インバータ素子であり、ＢＵＦはバッファ素子、ＰＲは
プルアップ素子、ＮＲはプルダウン素子を示している。
また、図中ＧＰ・ＧＮは、プルアップ素子・プルダウン
素子のオン・オフををコントロールする制御信号を示し
ている。また、図７に、これらの端子に、ラッチ回路
（ＩＮ３・ＩＮ４で構成されている）を付加した回路図
の一例を示す。このラッチ回路を付加することにより、
入力（あるいは出力、双方向）端子では、前のサイクル
でのデータを保持することが可能である。
【０００４】
【発明が解決しようとする課題】このような、図７に示
す従来の入力（あるいは出力、双方向）端子の構成で
は、ラッチ回路を形成するインバータＩＮ３・ＩＮ４
は、通常あらかじめレイアウト上にそれらの領域が確保
されており、必要に応じてその領域のトランジスタが使
用される。さらに、図７（ａ）〜図７（ｃ）上のインバ
ータ素子ＩＮ４については、外部からラッチされている
データに対して反転のデータが入力されてきた場合に
も、確実にラッチデータが反転するように、通常、トラ
ンジスタ能力は十分低い値に設定されている。したがっ
て、このインバータを構成しているトランジスタは、チ
ャネル長が通常のトランジスタよりも大きな値に設定さ
れされるのが普通である。すなわちこの場合、通常のト
ランジスタよりもそのレイアウトに要するレイアウト面
積は大きくなり、集積度を向上するうえで傷害となって
しまうという問題がある。特に、ゲートアレイでは、入
出力インターフェイスを構成する領域が大きくなった場
合、実際のランダムロジックを構成する領域が小さくな
り、チップに搭載するロジック数が減少するか、もしく
は、チップサイズの増大を引き起こしてしまう。
す従来の入力（あるいは出力、双方向）端子の構成で
は、ラッチ回路を形成するインバータＩＮ３・ＩＮ４
は、通常あらかじめレイアウト上にそれらの領域が確保
されており、必要に応じてその領域のトランジスタが使
用される。さらに、図７（ａ）〜図７（ｃ）上のインバ
ータ素子ＩＮ４については、外部からラッチされている
データに対して反転のデータが入力されてきた場合に
も、確実にラッチデータが反転するように、通常、トラ
ンジスタ能力は十分低い値に設定されている。したがっ
て、このインバータを構成しているトランジスタは、チ
ャネル長が通常のトランジスタよりも大きな値に設定さ
れされるのが普通である。すなわちこの場合、通常のト
ランジスタよりもそのレイアウトに要するレイアウト面
積は大きくなり、集積度を向上するうえで傷害となって
しまうという問題がある。特に、ゲートアレイでは、入
出力インターフェイスを構成する領域が大きくなった場
合、実際のランダムロジックを構成する領域が小さくな
り、チップに搭載するロジック数が減少するか、もしく
は、チップサイズの増大を引き起こしてしまう。
【０００５】
【課題を解決するための手段】上記目的は、少なくと
も、外部からの入力信号を内部回路に伝達する第１・第
２の反転素子と、外部から信号が入力されない場合に、
前記第１の反転素子の入力を高レベルに固定するプルア
ップ素子、あるいは、前記第１の反転素子の入力を低レ
ベルに固定するプルダウン素子を備えた半導体装置にお
いて、前記外部からの入力信号を入力とする第３の反転
素子の出力を、少なくとも、前記プルアップ素子とプル
ダウン素子とを電源間に直列に接続することにより構成
された第４の反転素子の入力端に接続し、さらに、その
第４の反転素子の出力を前記外部からの入力端子に接続
することにより達成できる。また、第３の反転素子を第
１の反転素子で併用することにより、その目的はさらに
効果的に達成される。また、これらの構成を入力端子だ
けでなく、出力端子、双方向端子にも適用することによ
り、全ての端子において上記目的を達成することができ
る。
も、外部からの入力信号を内部回路に伝達する第１・第
２の反転素子と、外部から信号が入力されない場合に、
前記第１の反転素子の入力を高レベルに固定するプルア
ップ素子、あるいは、前記第１の反転素子の入力を低レ
ベルに固定するプルダウン素子を備えた半導体装置にお
いて、前記外部からの入力信号を入力とする第３の反転
素子の出力を、少なくとも、前記プルアップ素子とプル
ダウン素子とを電源間に直列に接続することにより構成
された第４の反転素子の入力端に接続し、さらに、その
第４の反転素子の出力を前記外部からの入力端子に接続
することにより達成できる。また、第３の反転素子を第
１の反転素子で併用することにより、その目的はさらに
効果的に達成される。また、これらの構成を入力端子だ
けでなく、出力端子、双方向端子にも適用することによ
り、全ての端子において上記目的を達成することができ
る。
【０００６】
【作用】本発明の上記構成によれば、新たに素子を設け
ることなく、従来のレイアウトを利用するだけで、入力
あるいは出力端子にラッチ回路を付加することが可能と
なる。
ることなく、従来のレイアウトを利用するだけで、入力
あるいは出力端子にラッチ回路を付加することが可能と
なる。
【０００７】
【発明の実施の形態】図１に本発明の実施例を示す。図
１（ａ）では入力端子に、図１（ｂ）では出力端子に、
図１（ｃ）では双方向端子に本発明を実施した一実施例
を示している。それぞれの端子には、ＩＮ３と、プルア
ップ素子ＰＲとプルダウン素子ＮＲによって構成された
インバータ素子（従来例でＩＮ４に相当する）によって
構成されたラッチ回路が接続されている。従来例で述べ
たように、ＩＮ４に相当する素子のレイアウト領域を専
用に設定した場合、この領域は通常のインバータ素子の
領域よりも大きく設定する必要があり、高集積の半導体
装置を実現するするうえで傷害となる。しかし、通常ゲ
ートアレイといったＡＳＩＣ製品では、端子の電位を電
源電圧、あるいは、接地電圧に固定するためのプルアッ
プ、あるいは、プルダウン素子が用意されており、その
領域が確保されている。端子にラッチ回路を付加する場
合、これらの素子は使用されることはないため、通常で
は未使用のまま放置されることになる。図１の本発明で
は、この点に注目し、これらのプルアップ・プルダウン
素子を用いてラッチ回路の一部に使用することにより、
追加するレイアウト領域を最小限に抑えた、高集積の半
導体装置を実現することができる。特に、通常プルアッ
プ・プルダウン素子については、そのトランジスタ自体
のオン抵抗は数ＫΩ〜数百ＫΩであり、ＩＮ４を構成す
るするには最適なトランジスタであり、非常に効率の良
い高集積な半導体装置を提供できる。
１（ａ）では入力端子に、図１（ｂ）では出力端子に、
図１（ｃ）では双方向端子に本発明を実施した一実施例
を示している。それぞれの端子には、ＩＮ３と、プルア
ップ素子ＰＲとプルダウン素子ＮＲによって構成された
インバータ素子（従来例でＩＮ４に相当する）によって
構成されたラッチ回路が接続されている。従来例で述べ
たように、ＩＮ４に相当する素子のレイアウト領域を専
用に設定した場合、この領域は通常のインバータ素子の
領域よりも大きく設定する必要があり、高集積の半導体
装置を実現するするうえで傷害となる。しかし、通常ゲ
ートアレイといったＡＳＩＣ製品では、端子の電位を電
源電圧、あるいは、接地電圧に固定するためのプルアッ
プ、あるいは、プルダウン素子が用意されており、その
領域が確保されている。端子にラッチ回路を付加する場
合、これらの素子は使用されることはないため、通常で
は未使用のまま放置されることになる。図１の本発明で
は、この点に注目し、これらのプルアップ・プルダウン
素子を用いてラッチ回路の一部に使用することにより、
追加するレイアウト領域を最小限に抑えた、高集積の半
導体装置を実現することができる。特に、通常プルアッ
プ・プルダウン素子については、そのトランジスタ自体
のオン抵抗は数ＫΩ〜数百ＫΩであり、ＩＮ４を構成す
るするには最適なトランジスタであり、非常に効率の良
い高集積な半導体装置を提供できる。
【０００８】図２は本発明の、図１とはまた別の実施例
で、図２（ａ）では入力端子に、図２（ｂ）では出力端
子に、図２（ｃ）では双方向端子に本発明を実施した一
実施例を示している。この実施例では、ＩＮ４の構成は
図１の実施例と全く同じであるが、さらに、ラッチ回路
を構成しているもう一方のＩＮ３を、入力論理を構成し
ているＩＮ１で共有している。このことにより、ラッチ
回路を構成する場合、あらたにレイアウト領域を増加す
る必要は全くなくなり、より高集積な半導体装置を実現
することができる。
で、図２（ａ）では入力端子に、図２（ｂ）では出力端
子に、図２（ｃ）では双方向端子に本発明を実施した一
実施例を示している。この実施例では、ＩＮ４の構成は
図１の実施例と全く同じであるが、さらに、ラッチ回路
を構成しているもう一方のＩＮ３を、入力論理を構成し
ているＩＮ１で共有している。このことにより、ラッチ
回路を構成する場合、あらたにレイアウト領域を増加す
る必要は全くなくなり、より高集積な半導体装置を実現
することができる。
【０００９】図３は本発明の、図１・図２とはまた別の
実施例で、図３（ａ）では入力端子に、図３（ｂ）では
出力端子に、図３（ｃ）では双方向端子に本発明を実施
した一実施例を示している。図３（ａ）・図３（ｃ）で
は、基本的な構成は図２の本発明の実施例と同じである
が、ＩＮ４に相当するインバータの電源間にＰチャネル
型トランジスタＰ１と、Ｎチャネル型トランジスタＮ１
をそれぞれ、直列に配置している。また、図３（ｂ）で
はラッチ回路と出力端子の間に、Ｐチャネル型トランジ
スタＰ１とＮチャネル型トランジスタＮ１を並列に配置
している。図７の従来技術、あるいは、図１・図２の本
発明の実施例では、ラッチ回路が常に活性化されている
構成であるため、端子の入出力リーク電流を計測するこ
とが不可能である。しかし、図３に示す３つの実施例で
は、ラッチ回路の一部、あるいは、ラッチ回路と出力端
子の間にスイッチ素子を挿入し、入出力リーク測定時に
これらのスイッチ素子をオフさせることにより、端子の
入出力リーク測定を可能にしている。また、スイッチの
オン・オフを制御する制御信号ＧＰ・ＧＮについては、
通常、プルアップ・プルダウン素子のオン・オフをコン
トロールする信号をそのまま使用することが可能であ
り、特に専用に制御信号を設けずに、高信頼性の半導体
装置を提供することができる。
実施例で、図３（ａ）では入力端子に、図３（ｂ）では
出力端子に、図３（ｃ）では双方向端子に本発明を実施
した一実施例を示している。図３（ａ）・図３（ｃ）で
は、基本的な構成は図２の本発明の実施例と同じである
が、ＩＮ４に相当するインバータの電源間にＰチャネル
型トランジスタＰ１と、Ｎチャネル型トランジスタＮ１
をそれぞれ、直列に配置している。また、図３（ｂ）で
はラッチ回路と出力端子の間に、Ｐチャネル型トランジ
スタＰ１とＮチャネル型トランジスタＮ１を並列に配置
している。図７の従来技術、あるいは、図１・図２の本
発明の実施例では、ラッチ回路が常に活性化されている
構成であるため、端子の入出力リーク電流を計測するこ
とが不可能である。しかし、図３に示す３つの実施例で
は、ラッチ回路の一部、あるいは、ラッチ回路と出力端
子の間にスイッチ素子を挿入し、入出力リーク測定時に
これらのスイッチ素子をオフさせることにより、端子の
入出力リーク測定を可能にしている。また、スイッチの
オン・オフを制御する制御信号ＧＰ・ＧＮについては、
通常、プルアップ・プルダウン素子のオン・オフをコン
トロールする信号をそのまま使用することが可能であ
り、特に専用に制御信号を設けずに、高信頼性の半導体
装置を提供することができる。
【００１０】また、これらのプルアップ・プルダウン素
子を用いたラッチ回路には、今までの説明で用いた図４
（ａ）の構成だけでなく、図４（ｂ）のように、二つ以
上のプルアップ・プルダウン素子を並列に配置した構成
であっても、また、図４（ｃ）に示したように、二つ以
上のプルアップ・プルダウン素子を直列に配置した構成
であっても、同様の効果が得られることはいうまでもな
い。
子を用いたラッチ回路には、今までの説明で用いた図４
（ａ）の構成だけでなく、図４（ｂ）のように、二つ以
上のプルアップ・プルダウン素子を並列に配置した構成
であっても、また、図４（ｃ）に示したように、二つ以
上のプルアップ・プルダウン素子を直列に配置した構成
であっても、同様の効果が得られることはいうまでもな
い。
【００１１】
【発明の効果】以上述べてきたように、プルアップ・プ
ルダウン素子を用いてラッチ回路の一部に使用すること
により、追加するレイアウト領域を最小限に抑えた、高
集積の半導体装置を実現することができる。また、ラッ
チ回路を構成しているもう一方のＩＮ３を、入力論理を
構成しているＩＮ１で共有することにより、ラッチ回路
を構成する場合、あらたにレイアウト領域を増加する必
要は全くなくなり、より高集積な半導体装置を実現する
ことができる。さらに、ラッチ回路の一部、あるいは、
ラッチ回路と出力端子の間にスイッチ素子を挿入し、入
出力リーク測定時にこれらのスイッチ素子をオフさせる
ことにより、端子の入出力リーク測定が可能になり、高
信頼性の半導体装置を提供することができる。
ルダウン素子を用いてラッチ回路の一部に使用すること
により、追加するレイアウト領域を最小限に抑えた、高
集積の半導体装置を実現することができる。また、ラッ
チ回路を構成しているもう一方のＩＮ３を、入力論理を
構成しているＩＮ１で共有することにより、ラッチ回路
を構成する場合、あらたにレイアウト領域を増加する必
要は全くなくなり、より高集積な半導体装置を実現する
ことができる。さらに、ラッチ回路の一部、あるいは、
ラッチ回路と出力端子の間にスイッチ素子を挿入し、入
出力リーク測定時にこれらのスイッチ素子をオフさせる
ことにより、端子の入出力リーク測定が可能になり、高
信頼性の半導体装置を提供することができる。
【図１】本発明のラッチ回路を含む、入力・出力・双方
向端子の一実施例を示す図。
向端子の一実施例を示す図。
【図２】本発明のラッチ回路を含む、入力・出力・双方
向端子の別の一実施例を示す図。
向端子の別の一実施例を示す図。
【図３】本発明のラッチ回路を含む、入力・出力・双方
向端子の別の一実施例を示す図。
向端子の別の一実施例を示す図。
【図４】本発明のラッチ回路の構成を示す図。
【図５】従来の入力・出力・双方向端子の一実施例を示
す図。
す図。
【図６】従来のプルアップ素子・プルダウン素子を含ん
だ入力・出力・双方向端子の一実施例を示す図。
だ入力・出力・双方向端子の一実施例を示す図。
【図７】従来のラッチ回路を含む、入力・出力・双方向
端子の一実施例を示す図。
端子の一実施例を示す図。
ＩＮ１・ＩＮ２・ＩＮ３・ＩＮ４・・・反転素子（イン
バータ回路） ＢＵＦ・・・正転素子（バッファ回路） Ｐ１・・・Ｐチャネル型トランジスタ Ｎ１・・・Ｎチャネル型トランジスタ ＰＲ・ＰＲ１・ＰＲ２・・・プルアップ素子 ＮＲ・ＮＲ１・ＮＲ２・・・プルダウン素子 ＧＰ・・・プルアップ素子コントロール信号 ＧＮ・・・プルダウン素子コントロール信号 ＩＮ・・・内部への入力信号 ＯＵＴ・・・出力バッファ回路への内部からの出力信号 ＩＮＰＡＤ・・・入力端子 ＯＵＴＰＡＤ・・・出力端子 ＢＩＰＡＤ・・・双方向端子
バータ回路） ＢＵＦ・・・正転素子（バッファ回路） Ｐ１・・・Ｐチャネル型トランジスタ Ｎ１・・・Ｎチャネル型トランジスタ ＰＲ・ＰＲ１・ＰＲ２・・・プルアップ素子 ＮＲ・ＮＲ１・ＮＲ２・・・プルダウン素子 ＧＰ・・・プルアップ素子コントロール信号 ＧＮ・・・プルダウン素子コントロール信号 ＩＮ・・・内部への入力信号 ＯＵＴ・・・出力バッファ回路への内部からの出力信号 ＩＮＰＡＤ・・・入力端子 ＯＵＴＰＡＤ・・・出力端子 ＢＩＰＡＤ・・・双方向端子
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/0175
H03K 3/037
Claims (10)
- 【請求項１】 少なくとも、外部からの入力信号を内部
回路に伝達する第１・第２の反転素子と、前記外部から
の入力信号を入力とする第３の反転素子と、前記第３の
反転素子の出力信号を入力とし、出力信号を外部からの
入力端子に供給するための第４の反転素子とから構成さ
れる半導体装置において、前記第４の反転素子は、予め
用意されているプルアップ素子あるいはプルダウン素子
を流用して構成されることを特徴とする半導体装置。 - 【請求項２】 少なくとも、外部からの入力信号を内部
回路に伝達する第１・第２の反転素子と、前記第１の反
転素子の出力信号を入力とし、出力信号を前記外部から
の入力端子に供給するための第４の反転素子とから構成
される半導体装置において、前記第４の反転素子は、予
め用意されているプルアップ素子あるいはプルダウン素
子を流用して構成されることを特徴とする半導体装置。 - 【請求項３】 少なくとも、内部回路の信号を外部に出
力する第１の正転素子と、 外部出力端子を入力とする第３の反転素子と、前記第３
の反転素子の出力信号を入力とし、出力信号を前記外部
出力端子に供給するための第４の反転素子とから構成さ
れる半導体装置において、前記第４の反転素子は、予め
用意されているプルアップ素子あるいはプルダウン素子
を流用して構成される ことを特徴とする半導体装置。 - 【請求項４】 少なくとも、内部回路の信号を外部に出
力する第１の正転素子と、 外部出力端子を入力とする第１の反転素子と、前記第１
の反転素子の出力信号を入力とし、出力信号を前記外部
出力端子に供給するための第４の反転素子とから構成さ
れる半導体装置において、前記第４の反転素子は、予め
用意されているプルアップ素子あるいはプルダウン素子
を流用して構成される ことを特徴とする半導体装置。 - 【請求項５】 双方向端子を有する請求項１あるいは請
求項３記載の構成であることを特徴とする半導体装置。 - 【請求項６】 双方向端子を有する請求項２あるいは請
求項４記載の構成であることを特徴とする半導体装置。 - 【請求項７】 請求項１、２、および請求項５、６にお
いて、 前記 第４の反転素子が、１のスイッチ素子と前記プルア
ップ素子が出力端と電源電圧間に直列に接続され、ま
た、第２のスイッチ素子と前記プルダウン素子が出力端
と接地電圧間に直列に接続された構成であることを特徴
とする半導体装置。 - 【請求項８】 少なくとも、内部回路の信号を外部に出
力する第１の正転素子と、 外部出力端子を入力とする第３の反転素子と、前記第３
の反転素子の出力信号を入力とし、出力信号を前記外部
出力端子に供給するための第４の反転素子とから構成さ
れる半導体装置において、前記第３の反転素子の入力は
並列に配置された第１・第２のスイッチ素子を介して前
記外部出力端子に接続され、前記第４の反転素子は、予
め用意されているプルアップ素子あるいはプルダウン素
子を流用して構成される ことを特徴とする半導体装置。 - 【請求項９】 請求項１から９記載の前記プルアップ素
子あるいはプルダウン素子が、ＭＩＳトランジスタで構
成されていることを特徴とする半導体装置。 - 【請求項１０】 請求項１から１０記載の前記プルアッ
プ素子あるいはプルダウン素子が、少なくとも２つ以上
のＭＩＳトランジスタを直列に接続した構成、あるい
は、並列に接続した構成、あるいは、その組み合わせで
構成されていることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28771595A JP3467936B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28771595A JP3467936B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09130225A JPH09130225A (ja) | 1997-05-16 |
| JP3467936B2 true JP3467936B2 (ja) | 2003-11-17 |
Family
ID=17720810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28771595A Expired - Fee Related JP3467936B2 (ja) | 1995-11-06 | 1995-11-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3467936B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9680474B1 (en) * | 2016-03-17 | 2017-06-13 | Xilinx, Inc. | System and method to reduce footprint and improve yield of fabric muxes in programmable logic devices |
-
1995
- 1995-11-06 JP JP28771595A patent/JP3467936B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH09130225A (ja) | 1997-05-16 |
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|---|---|---|---|
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