JP2988130B2 - Pulse phase difference detection circuit - Google Patents
Pulse phase difference detection circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明はパルス位相差検出回路に
関し、特に所定の遅延時間を有する信号遅延回路を複数
接続してパルス位相差を高い分解能でしかも広い範囲で
正確に検出する検出回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pulse phase difference detection circuit, and more particularly to a detection circuit for connecting a plurality of signal delay circuits having a predetermined delay time to accurately detect a pulse phase difference with high resolution over a wide range. .
【０００２】[0002]
【従来の技術】２つのパルスの位相差を検出すること
は、圧力等の物理量を正確に知り、あるいはレーザの反
射光から対象物までの距離を正確に知る等の各種測定回
路に有用である。2. Description of the Related Art Detecting the phase difference between two pulses is useful for various measurement circuits for accurately knowing a physical quantity such as pressure or accurately knowing a distance from a reflected light of a laser to an object. .
【０００３】かかるパルス位相差検出回路として、例え
ば特開昭６０−２５３９９４号公報では、一定の遅れ時
間を有する信号遅延回路としての遅延ゲートを多数直列
接続して、２つの入力パルスの位相差に応じて異なる位
置の遅延ゲートから出力される信号をエンコードし、位
相差信号を得ている。As such a pulse phase difference detecting circuit, for example, in Japanese Patent Application Laid-Open No. Sho 60-253994, a large number of delay gates as signal delay circuits having a fixed delay time are connected in series to detect the phase difference between two input pulses. A signal output from a delay gate at a different position is encoded to obtain a phase difference signal.
【０００４】ところで、上記位相差検出回路で、広い範
囲の位相差を精度を落とすことなく検出しようとする
と、検出分解能は各遅延ゲートの遅延時間で決まるか
ら、多数の遅延ゲートを設ける必要があり、半導体チッ
プ上にコンパクトに形成することが困難となる。If the phase difference detection circuit attempts to detect a wide range of phase differences without deteriorating the accuracy, the detection resolution is determined by the delay time of each delay gate, so that it is necessary to provide a large number of delay gates. Therefore, it is difficult to form a compact on a semiconductor chip.
【０００５】そこでこれを解決するために、特開平３−
２２０８１４号公報には、複数の遅延ゲートを直列接続
するとともに最終段遅延ゲートと最初段遅延ゲートを接
続してリング状とし、入力する先行パルスを周回せし
め、後続パルスが入力した時の先行パルスの周回位置と
周回数より両パルス間の位相差を検出するものが示され
ており、かかる構成によれば、ゲート数を大幅に増加せ
しめることなく、広範囲の位相差を精度良く検出するこ
とができる。To solve this problem, Japanese Patent Laid-Open Publication No. Hei.
The 220,814 discloses, a ring shape a plurality of delay gates connected to a final stage delay gate and top-stage delay gate as well as connected in series, allowed orbits the preceding pulse inputted, the preceding pulse when a subsequent pulse is inputted There is shown one that detects the phase difference between both pulses from the orbital position and the number of revolutions, and according to such a configuration, it is possible to accurately detect the phase difference over a wide range without significantly increasing the number of gates. .
【０００６】[0006]
【発明が解決しようとする課題】遅延ゲートをリング状
に接続した上記検出回路は上記の如く優れた特性を発揮
するものである。遅延ゲートをリング状に接続した場合
には、遅延ゲートを円形に配置できれば、各遅延ゲート
の遅延時間をすべて等しくすることができる。しかし、
面積効率が悪く半導体チップの大型化を招くことにな
る。 The above detection circuit in which delay gates are connected in a ring shape exhibits excellent characteristics as described above . If the delay gates are connected in a ring, if the delay gates can be arranged in a circle,
Can be made equal in delay time. But,
The area efficiency is poor and the size of the semiconductor chip is increased .
【０００７】一方、大型化を回避するには、検出回路
を、複数の遅延ゲートを直線状に配置するともに直列接
続した１以上の遅延ブロックにより構成し、遅延ブロッ
クの最終段の遅延ゲートからの接続線を折り返して次段
の遅延ゲートと接続し、遅延ゲートのリング状接続を実
現することが考えられる。かかる場合、単一の遅延ブロ
ックの終段の遅延ゲートと初段の遅延ゲートを結ぶ接続
線の配線長、あるいは複数の遅延ブロックの終段の遅延
ゲートから次段の遅延ブロックの初段の遅延ゲートに至
る間の接続線の配線長が、遅延ブロック内の各遅延ゲー
ト間の接続線の配線長に比して長くなり、この部分の遅
延時間が変化するため実際のパルス位相差と検出信号の
間に線形性が失われるおそれがある。 On the other hand, in order to avoid an increase in size, a detection circuit is required.
Multiple delay gates in a straight line and
It consists of one or more delay blocks
The connection line from the delay gate at the last stage of the
Connected to the delay gate of the
It is possible to show. In such a case, the wiring length of the connection line connecting the last-stage delay gate and the first-stage delay gate of a single delay block, or from the last-stage delay gate of a plurality of delay blocks to the first-stage delay gate of the next-stage delay block The wiring length of the connecting line between the two becomes longer than the wiring length of the connecting line between each delay gate in the delay block, and the delay time of this part changes. May lose linearity.
【０００８】本発明はかかる課題を解決するもので、信
号遅延回路の遅延時間のバラツキを防止して、パルス位
相差との間に良好な線形性を確保したパルス位相差検出
回路を提供することを目的とする。An object of the present invention is to provide a pulse phase difference detection circuit which prevents variation in the delay time of a signal delay circuit and ensures a good linearity between the signal delay circuit and the pulse phase difference. With the goal.
【０００９】[0009]
【課題を解決するための手段】本発明の構成を説明する
と、所定の遅延時間を有する信号遅延回路を順次、次段
の信号遅延回路に接続線を介して接続するとともに最終
段の信号遅延回路を最初段の信号遅延回路を次段として
これに接続してこれら信号遅延回路により切れ目のない
リング状の遅延パルス発生回路を構成し、該遅延パルス
発生回路に入力する先行パルスを遅延パルス発生回路内
で周回せしめて、後続パルスが入力した時点での、先行
パルスの周回位置と周回数より両パルス間の位相差を検
出するパルス位相差検出回路であって、上記遅延パルス
発生回路を、直列接続され直線状に配置された複数の信
号遅延回路からなる少なくとも１つの遅延ブロックによ
り構成するとともに、遅延ブロックの最終段の信号遅延
回路からの接続線を折り返して次段の信号遅延回路と接
続し、かつ上記各遅延ブロックの少なくとも終段の信号
遅延回路の電流駆動能力を、残る信号遅延回路の電流駆
動能力に比して大きく設定したものである。To explain the structure of the present invention, a signal delay circuit having a predetermined delay time is sequentially placed in the next stage.
The final addition to connect via a connecting line to the signal delay circuit
The signal delay circuit of the first stage is the next stage with the signal delay circuit of the first stage
Unbroken by these signal delay circuits connected thereto
And a ring-shaped delay pulse generating circuit, the delay pulse
And it allowed orbiting preceding pulse input to the generator in the delayed pulse generating circuit, at the time the subsequent pulse is inputted, leading pulse pulse phase difference detecting circuit for detecting a phase difference between the orbital position and both pulses from laps of Wherein the delay pulse is
The generator circuit is connected to a plurality of signals connected in series and arranged linearly.
Signal delay circuit comprising at least one delay block.
Signal delay at the final stage of the delay block.
Fold the connection line from the circuit and connect it to the signal delay circuit of the next stage.
Continued to, and in which the current driving capability of the signal delay circuit of at least the final stage of each delay block, and set larger than the current drive capability of the remaining signal delay circuit.
【００１０】[0010]
【作用】上記構成において、遅延ブロックの終段の信号
遅延回路とその次段の信号遅延回路との間の接続線の長
さが、遅延ブロック内の各信号遅延回路間の接続線に比
して長いと、接続線の相対的に大きな配線容量および抵
抗により、周回する先行パルスの遅延時間がこの部分の
みで長くなって、実際のパルス位相差と検出信号との間
の線形性が失われる。ここにおいて、本発明では、接続
線に出力する終段の信号遅延回路の電流駆動能力を大き
くしてあるから、大きな配線容量等を有する接続線に対
して遅延時間の増大を防止することができ、パルス位相
差と検出信号間の線形性が確保される。In the above arrangement, the length of the connection line between the signal delay circuit at the last stage of the delay block and the signal delay circuit at the next stage is smaller than the length of the connection line between the signal delay circuits in the delay block. If the length is too long, the relatively large wiring capacitance and resistance of the connection line will increase the delay time of the preceding pulse that is circulated only in this portion, and the linearity between the actual pulse phase difference and the detection signal will be lost. . Here, in the present invention, since the current drive capability of the final-stage signal delay circuit that outputs to the connection line is increased, it is possible to prevent an increase in delay time for a connection line having a large wiring capacitance or the like. , The linearity between the pulse phase difference and the detection signal is ensured.
【００１１】[0011]
【実施例１】パルス位相差検出回路の構成を図１に示
す。図において、検出回路は２つの遅延ブロック１Ａ，
１Ｂを有し、各遅延ブロック１Ａ，１Ｂはパルスセレク
タ１５を挟んで並列し、それぞれ反対方向へ直線状に多
数の信号遅延回路たる遅延ゲート１１，１２ａ，１２ｂ
を直列接続して構成されている。Embodiment 1 The configuration of a pulse phase difference detection circuit is shown in FIG. In the figure, the detection circuit comprises two delay blocks 1A,
1B, the delay blocks 1A and 1B are arranged in parallel with a pulse selector 15 interposed therebetween, and each of the delay blocks 11A, 12A and 12B, which are a large number of signal delay circuits, are linearly formed in opposite directions.
Are connected in series.
【００１２】本実施例では、これら遅延ゲート１１，１
２ａ，１２ｂは図２に示す如き、ＰＭＯＳ１１１とＮＭ
ＯＳ１１２を直列接続して、共通のゲートを入力端、共
通のドレインを出力端としたＣＭＯＳインバータで構成
され、遅延時間はほぼ一定の数ナノ秒で、遅延ブロック
１Ａで３１個、遅延ブロック１Ｂで３２個がそれぞれ設
けてある。In this embodiment, these delay gates 11, 1
2a and 12b denote the PMOS 111 and the NM as shown in FIG.
The OS 112 is connected in series, and is constituted by a CMOS inverter having a common gate as an input terminal and a common drain as an output terminal. The delay time is substantially constant several nanoseconds, 31 in the delay block 1A, and 31 in the delay block 1B. There are 32 each.
【００１３】各遅延ゲート１１，１２ａ，１２ｂの出力
端はパルスセレクタ１５にも接続され、また、遅延ブロ
ック１Ａの終段の遅延ゲート１２ａは接続線１３により
遅延ブロック１Ｂの初段の遅延ゲート１１に、遅延ブロ
ック１Ｂの終段の遅延ゲート１２ｂは、接続線１４によ
りＯＲゲート１８およびＮＡＮＤゲート１９を経て遅延
ブロック１Ａの初段の遅延ゲート１１にそれぞれ接続さ
れて、リング状の遅延パルス発生回路１を構成してい
る。The output terminals of the delay gates 11, 12a and 12b are also connected to a pulse selector 15, and the last stage delay gate 12a of the delay block 1A is connected to the first stage delay gate 11 of the delay block 1B by a connection line 13. , delay gates 12b of the final stage of the delay blocks. 1B, the connection lines 14 are respectively connected to the first delay gate 11 of the delay block 1A through the oR gate 18 and NAND gate 19, a delay pulse generating circuit 1 of the ring Make up.
【００１４】先行パルスＰA が上記ＯＲゲート１８に入
力すると、該パルスＰA は各遅延ゲート１１，１２ａ，
１２ｂの遅れ時間を伴って順次伝播し、遅延パルス発生
回路１内を周回する。この周回時に各遅延ゲート１１，
１２ａ，１２ｂを通過する毎にその一部は遅延パルスと
して上記パルスセレクタ１５に入力する。パルスセレク
タ１５は、相前後する遅延ゲート１１，１２ａ，１２ｂ
からの遅延パルスを入力する所定数のＥＸＯＲゲートを
有しており、後続パルスＰB が入力した時点で、各遅延
パルスの状態が内蔵フリップフロップに記憶されて、先
行パルスＰA が到達している遅延ゲート１１，１２ａ，
１２ｂに対応するＥＸＯＲゲートよりセレクト信号が出
力される。When the preceding pulse PA is input to the OR gate 18, the pulse PA is applied to each of the delay gates 11, 12a,
The light is sequentially propagated with a delay time of 12b and circulates in the delay pulse generating circuit 1. At this time, each delay gate 11,
Each time the light passes through 12a and 12b, a part thereof is input to the pulse selector 15 as a delay pulse. The pulse selector 15 includes delay gates 11, 12a, 12b
And a predetermined number of EXOR gates for inputting the delayed pulse from the memory. When the subsequent pulse PB is input, the state of each delayed pulse is stored in the built-in flip-flop, and the delay of the preceding pulse PA is reached. Gates 11, 12a,
A select signal is output from the EXOR gate corresponding to 12b.
【００１５】エンコーダ１６は、上記セレクト信号を発
したＥＸＯＲゲートの順番に対応した２進符号出力を発
する。一方、遅延パルス発生回路１を先行パルスＰA が
周回する回数はカウンタ１７により積算され、２進符号
として出力される。しかして、先行パルスＰA が入力し
てから後続パルスＰB が入力するまでの位相差（時間
差）が、エンコーダ１６およびカウンタ１７の出力より
知られる。なお、遅延パルス発生回路１のリセットは
「０」レベルのリセットパルスＰC によって行う。The encoder 16 issues a binary code output corresponding to the order of the EXOR gate that has issued the select signal. On the other hand, the number of times the preceding pulse PA circulates through the delay pulse generating circuit 1 is integrated by the counter 17 and output as a binary code. Thus, the phase difference (time difference) from the input of the preceding pulse PA to the input of the subsequent pulse PB is known from the outputs of the encoder 16 and the counter 17. The reset of the delay pulse generating circuit 1 is performed by a reset pulse PC of "0" level.
【００１６】かかる遅延パルス発生回路１を半導体チッ
プ上に形成した場合のマスク図を図３に示す。図は遅延
ブロック１Ａの終段部と遅延ブロック１Ｂの初段部を示
し、各遅延ゲート１１、１２ａは、共通のポリシリコン
膜１１３をゲートとし、Ｐ+拡散層１１４からなるソー
ス、ドレインを有するＰＭＯＳ１１１と、Ｎ+ 拡散層１
１５からなるソース、ドレインを有するＮＭＯＳ１１２
とよりなるＣＭＯＳインバータにて構成されている。FIG. 3 shows a mask diagram when the delay pulse generating circuit 1 is formed on a semiconductor chip. The figure shows the final stage of the delay block 1A and the initial stage of the delay block 1B. Each of the delay gates 11 and 12a has a common polysilicon film 113 as a gate and a PMOS 111 having a source and a drain formed of a P + diffusion layer 114. And the N + diffusion layer 1
NMOS 112 having source and drain composed of
And a CMOS inverter comprising:
【００１７】各遅延ゲート１１，１２ａのＰＭＯＳ１１
１およびＮＭＯＳ１１２の各ドレインは、Ａｌ等の金属
配線１１６で次段の遅延ゲート１１のゲート１１３に接
続されている。このうち、遅延ブロック１Ａの終段の遅
延ゲート１２ａから延出する金属配線１１６は、上記遅
延ゲート１２ａからコ字状に折り返し比較的長い接続線
１３となって遅延ブロック１Ｂの初段の遅延ゲート１１
に接続されており、この部分で配線容量および抵抗が大
きくなっている。なお、図中、１１８は電源用の金属配
線、１１９はアース用の金属配線である。Ｐ+ 拡散層１
１４、Ｎ+ 拡散層１１５以外の拡散層（例えばＰウエ
ル、Ｎウエル）は省略している。The PMOS 11 of each delay gate 11, 12a
1 and the drain of the NMOS 112 are connected to the gate 113 of the delay gate 11 at the next stage by a metal wiring 116 of Al or the like. Among these, metal wires 116 extending from the delay gate 12a of the final stage of the delay block 1A is the slow
The extended gate 12a is folded back in a U-shape to form a relatively long connection line 13 to form the first stage delay gate 11 of the delay block 1B.
, And the wiring capacitance and resistance are increased at this portion. In the figure, reference numeral 118 denotes a metal wiring for a power supply, and 119 denotes a metal wiring for a ground. P + diffusion layer 1
14, diffusion layers other than the N + diffusion layer 115 (for example, P well and N well) are omitted.
【００１８】ここで、遅延ゲート１２ａのＰＭＯＳ１１
１のゲート１１３に注目すると、そのゲート長はＬであ
り、ゲート幅はＷ２としてあって、ゲート長は他の遅延
ゲート１１と等しいが、ゲート幅Ｗ２は他の遅延ゲート
１１のゲート幅Ｗ１のほぼ２倍としてある。これはＮＭ
ＯＳ１１２のゲート１１３についても同様である。この
結果、遅延ゲート１２ａの電流駆動能力は他の遅延ゲー
ト１１の２倍となっている。もちろん、必要な電流駆動
能力を得ることができれば２倍に限られるものではな
い。Here, the PMOS 11 of the delay gate 12a
Paying attention to the gate 113 of No. 1, the gate length is L, the gate width is W2, and the gate length is equal to the other delay gates 11, but the gate width W2 is equal to the gate width W1 of the other delay gates 11. It is almost doubled. This is NM
The same applies to the gate 113 of the OS 112. As a result, the current drive capability of the delay gate 12a is twice that of the other delay gates 11. Of course, it is not limited to twice as long as the required current driving capability can be obtained.
【００１９】かかる構造により、配線容量等の大きい接
続線１３が出力端に接続されていても、遅延ゲート１２
ａより遅延ブロック１Ｂの初段遅延ゲート１１へ至る間
のパルス伝達遅れは、他の遅延ゲート１１間と同程度に
小さくなる。なお、遅延ブロック１Ｂの終段の遅延ゲー
ト１２ｂ（図１参照）も上記遅延ゲート１２ａと同一構
造となっている。With this structure, even if the connection line 13 having a large wiring capacitance is connected to the output terminal, the delay gate 12
The pulse transmission delay from “a” to the first-stage delay gate 11 of the delay block 1B is as small as between the other delay gates 11. Note that the last stage delay gate 12b (see FIG. 1) of the delay block 1B has the same structure as the delay gate 12a.
【００２０】この効果を図４に示し、各遅延ゲート１１
の遅延時間が一定であるため、パルス位相差と検出デジ
タル出力との間の線形性が良く保たれている。これに対
して、図５に示す従来の検出装置では、各遅延ブロック
の終段の遅延ゲートで接続線の配線容量等により遅延時
間が長くなるため、図のＡ矢印、Ｂ矢印で示す部分でパ
ルス位相差と検出デジタル出力との間の線形性が失われ
ている。This effect is shown in FIG.
, The linearity between the pulse phase difference and the detected digital output is well maintained. On the other hand, in the conventional detection device shown in FIG. 5, since the delay time becomes longer due to the wiring capacitance of the connection line at the delay gate at the last stage of each delay block, the portions indicated by arrows A and B in FIG. The linearity between the pulse phase difference and the detected digital output has been lost.
【００２１】[0021]
【実施例２】上記実施例では、各遅延ブロック１Ａ，１
Ｂにおける終段の遅延ゲート１２ａ，１２ｂのＣＭＯＳ
を構成するゲート幅を、他の遅延ゲート１１のゲート幅
に比して大きくしたが、これは直前段の遅延ゲート１１
から見ると負荷容量が大きくなることになる。そこで、
図６に示す如く、終段の直前段の遅延ゲート１１を構成
するＰＭＯＳ１１１のゲート幅Ｗ４を、終段の遅延ゲー
ト１２ａのゲート幅Ｗ５よりは小さいが、残る他の遅延
ゲート１１のゲート幅Ｗ３よりも大きくして電流駆動能
力を上げる。ＮＭＯＳ１１２のゲート幅についても同様
である。これにより、終段のゲート容量が大きくなった
ことによる遅延時間の増大が抑えられ、検出出力の線形
性をさらに改善することができる。Embodiment 2 In the above embodiment, each delay block 1A, 1
B. CMOS of final stage delay gates 12a and 12b in B
Is made larger than the gate widths of the other delay gates 11, but this is because
As a result, the load capacity increases. Therefore,
As shown in FIG. 6, the gate width W4 of the PMOS 111 constituting the last stage delay gate 11 immediately before the last stage is smaller than the gate width W5 of the last stage delay gate 12a, but the gate width W3 of the other delay gates 11 remaining. To increase the current drive capability. The same applies to the gate width of the NMOS 112. As a result, an increase in the delay time due to an increase in the gate capacitance at the final stage is suppressed, and the linearity of the detection output can be further improved.
【００２２】なお、上記各実施例において、ゲート幅を
大きくするのに代えて、ゲート長を短くしても同様の効
果が得られる。In each of the above embodiments, the same effect can be obtained by shortening the gate length instead of increasing the gate width.
【００２３】また、各遅延ブロックの終段およびこれの
直前段のみでなく、さらに数段前から漸次ゲート幅を大
きくし、あるいはゲート長を短くするようにしても良
い。The gate width may be gradually increased or the gate length may be reduced not only at the last stage of each delay block and immediately preceding stage but also several stages before.
【００２４】遅延ブロックは上記各実施例における如き
２つには限られず、必要に応じて１つあるいは３つ以上
設けることができる。The number of delay blocks is not limited to two as in the above embodiments, but one or three or more delay blocks can be provided as necessary.
【００２５】[0025]
【発明の効果】以上の如く、本発明によれば、広い測定
範囲を有し、検出出力の線形性に優れたパルス位相差検
出回路を半導体チップ上にコンパクトに形成することが
できる。As described above, according to the present invention, a pulse phase difference detection circuit having a wide measurement range and excellent detection output linearity can be compactly formed on a semiconductor chip.
【図１】パルス位相差検出回路のブロック回路図であ
る。FIG. 1 is a block circuit diagram of a pulse phase difference detection circuit.
【図２】遅延ゲートの回路図である。FIG. 2 is a circuit diagram of a delay gate.
【図３】遅延パルス発生回路の部分マスク図である。FIG. 3 is a partial mask diagram of a delay pulse generation circuit.
【図４】本発明回路の出力特性図である。FIG. 4 is an output characteristic diagram of the circuit of the present invention.
【図５】従来回路の出力特性図である。FIG. 5 is an output characteristic diagram of a conventional circuit.
【図６】遅延パルス発生回路の他の例を示す部分マスク
図である。FIG. 6 is a partial mask diagram showing another example of the delay pulse generation circuit.
１ 遅延パルス発生回路 １Ａ，１Ｂ 遅延ブロック １１，１２ａ，１２ｂ 遅延ゲート（信号遅延回路） １３，１４ 接続線 Reference Signs List 1 delay pulse generating circuit 1A, 1B delay block 11, 12a, 12b delay gate (signal delay circuit) 13, 14 connection line
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 25/00 H03K 5/26 G04F 10/06 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G01R 25/00 H03K 5/26 G04F 10/06
Claims (1)
順次、次段の信号遅延回路に接続線を介して接続すると
ともに最終段の信号遅延回路を最初段の信号遅延回路を
次段としてこれに接続してこれら信号遅延回路により切
れ目のないリング状の遅延パルス発生回路を構成し、該
遅延パルス発生回路に入力する先行パルスを遅延パルス
発生回路内で周回せしめて、後続パルスが入力した時点
での、先行パルスの周回位置と周回数より両パルス間の
位相差を検出するパルス位相差検出回路であって、上記
遅延パルス発生回路を、直列接続され直線状に配置され
た複数の信号遅延回路からなる少なくとも１つの遅延ブ
ロックにより構成するとともに、遅延ブロックの最終段
の信号遅延回路からの接続線を折り返して次段の信号遅
延回路と接続し、かつ上記各遅延ブロックの少なくとも
終段の信号遅延回路の電流駆動能力を、残る信号遅延回
路の電流駆動能力に比して大きく設定したことを特徴と
するパルス位相差検出回路。A signal delay circuit having a predetermined delay time is provided.
Sequentially, the signal delay circuit of the first stage of the signal delay circuit of the last stage as well as connected via a connecting line to the next stage of the signal delay circuit
Connected to this as the next stage and cut by these signal delay circuits
Forming a ring-shaped delay pulse generating circuit with
The leading pulse input to the delay pulse generation circuit is the delay pulse
And allowed to orbit within the generator, a pulse phase difference detecting circuit for detecting a phase difference between at the time the subsequent pulse is inputted, orbital position of the preceding pulse and than the number of turns both pulses, the
The delay pulse generation circuit is connected in series and arranged linearly.
At least one delay block comprising a plurality of signal delay circuits.
The final stage of the delay block
The connection line from the signal delay circuit of
A pulse phase difference detection circuit connected to the extension circuit, wherein the current drive capability of at least the last signal delay circuit of each of the delay blocks is set to be larger than the current drive capability of the remaining signal delay circuits. .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190051A JP2988130B2 (en) | 1992-06-24 | 1992-06-24 | Pulse phase difference detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4190051A JP2988130B2 (en) | 1992-06-24 | 1992-06-24 | Pulse phase difference detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0611527A JPH0611527A (en) | 1994-01-21 |
| JP2988130B2 true JP2988130B2 (en) | 1999-12-06 |
Family
ID=16251530
Family Applications (1)
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