JP2986661B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2986661B2 JP2986661B2 JP24901293A JP24901293A JP2986661B2 JP 2986661 B2 JP2986661 B2 JP 2986661B2 JP 24901293 A JP24901293 A JP 24901293A JP 24901293 A JP24901293 A JP 24901293A JP 2986661 B2 JP2986661 B2 JP 2986661B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- multilayer wiring
- semiconductor device
- lead frame
- bonding
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のパッケ−ジ
ング技術に関するものである。
ング技術に関するものである。
【０００２】
【従来の技術】近年、半導体素子のパッケ−ジング技術
は、これらが搭載される電子機器の変化に対応して大き
く変化しつつある。電子機器は小型軽量化とともにデジ
タル化が大きく進んできているために、パッケ−ジ技術
もさらなる小型、高密度化が望まれている。
は、これらが搭載される電子機器の変化に対応して大き
く変化しつつある。電子機器は小型軽量化とともにデジ
タル化が大きく進んできているために、パッケ−ジ技術
もさらなる小型、高密度化が望まれている。
【０００３】以下図面を参照しながら、上記した従来の
パッケ−ジング技術の一例について説明する。
パッケ−ジング技術の一例について説明する。
【０００４】図２は従来のパッケ−ジング技術の１例を
示すものである。図２において、２１はリ−ドフレ−ム
であり、このリ−ドフレ−ム２１の中央部に半導体素子
２２はダイボンド樹脂２３によって固定されている。半
導体素子２２の表面に形成されたＡＬ電極２４は、Ａｕ
またはアルミのワイヤ−２５で各リ−ドに電気的な接続
がなされている。そしてこれ全体をモ−ルド樹脂２６に
よって封止する。
示すものである。図２において、２１はリ−ドフレ−ム
であり、このリ−ドフレ−ム２１の中央部に半導体素子
２２はダイボンド樹脂２３によって固定されている。半
導体素子２２の表面に形成されたＡＬ電極２４は、Ａｕ
またはアルミのワイヤ−２５で各リ−ドに電気的な接続
がなされている。そしてこれ全体をモ−ルド樹脂２６に
よって封止する。
【０００５】以上のような構造が半導体素子の一般的な
パッケ−ジング方法であるが、最近では、上記したよう
な理由で図３に示すようなパッケ−ジがでてきている。
パッケ−ジング方法であるが、最近では、上記したよう
な理由で図３に示すようなパッケ−ジがでてきている。
【０００６】図３において、樹脂によって作られた多層
配線基板３１の中央部に、少なくとも１つ以上の半導体
素子２２が搭載され、半導体素子２２の表面に形成され
たＡＬ電極２４は、Ａｕまたはアルミのワイヤ−２５に
よって、多層配線基板３１上に形成された配線電極３２
に電気的に接続されている。そして半導体素子２２が複
数個搭載された多層配線基板３１の外周部に形成された
外部電極３３と、リ−ドフレ−ム３４とを接続して外部
リ−ドとする。そして半導体素子２２が搭載された面だ
けに保護用樹脂３５を形成する。
配線基板３１の中央部に、少なくとも１つ以上の半導体
素子２２が搭載され、半導体素子２２の表面に形成され
たＡＬ電極２４は、Ａｕまたはアルミのワイヤ−２５に
よって、多層配線基板３１上に形成された配線電極３２
に電気的に接続されている。そして半導体素子２２が複
数個搭載された多層配線基板３１の外周部に形成された
外部電極３３と、リ−ドフレ−ム３４とを接続して外部
リ−ドとする。そして半導体素子２２が搭載された面だ
けに保護用樹脂３５を形成する。
【０００７】このパッケ−ジの特徴としては以下のこと
が上げられる。 (1) パッケ−ジ内部に配線層を持っているために、複数
個の半導体素子を搭載して相互間で結線することができ
るため、容易にマルチチップモジュ−ル化することがで
きる。
が上げられる。 (1) パッケ−ジ内部に配線層を持っているために、複数
個の半導体素子を搭載して相互間で結線することができ
るため、容易にマルチチップモジュ−ル化することがで
きる。
【０００８】(2) 各パッケ−ジングされた複数個の半導
体素子を用いてモジュ−ルを形成するより大幅に実装面
積を低減することができるとともに、信号の高速性を向
上させることができる。
体素子を用いてモジュ−ルを形成するより大幅に実装面
積を低減することができるとともに、信号の高速性を向
上させることができる。
【０００９】さて、図３に示したパッケ−ジ多層配線基
板３１の外周部に形成された外部電極３３とリ−ドフレ
−ム３４の接続方法についてもう少し詳しく図４を用い
て説明する。
板３１の外周部に形成された外部電極３３とリ−ドフレ
−ム３４の接続方法についてもう少し詳しく図４を用い
て説明する。
【００１０】多層配線基板３１の外周部に形成された外
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
【００１１】またリ−ドフレ−ム３４は、４２アロイも
しくは銅で作られているが、一般的には４２アロイが用
いられており、表面には錫金４４がコ−ティングされて
いる。
しくは銅で作られているが、一般的には４２アロイが用
いられており、表面には錫金４４がコ−ティングされて
いる。
【００１２】このような材料構成のもとで両者を位置合
わせし、パルスヒ−トツ−ル４５によって少なくとも１
辺以上を同時に加熱、加圧して接合する。接合は、両者
の界面にＡｕ−Ｓｎ共晶結合を形成せしめる接合であ
る。
わせし、パルスヒ−トツ−ル４５によって少なくとも１
辺以上を同時に加熱、加圧して接合する。接合は、両者
の界面にＡｕ−Ｓｎ共晶結合を形成せしめる接合であ
る。
【００１３】
【発明が解決しようとする課題】しかしながら上記のよ
うな接合方法では以下に示すような問題点がある。
うな接合方法では以下に示すような問題点がある。
【００１４】リ−ド４５と外部電極３３とを良好なＡｕ
−Ｓｎ共晶接合を行う場合には、その接合部の温度を少
なくとも３５０℃以上に上げる必要がある。
−Ｓｎ共晶接合を行う場合には、その接合部の温度を少
なくとも３５０℃以上に上げる必要がある。
【００１５】しかしながら、リ−ドフレ−ム３４の材料
に用いられている４２アロイは、金属材料のなかでも熱
伝導率が悪い。
に用いられている４２アロイは、金属材料のなかでも熱
伝導率が悪い。
【００１６】また、本構成のような使い方をする場合に
は、約１５０μｍ程度の厚みの４２アロイ材を用いる。
は、約１５０μｍ程度の厚みの４２アロイ材を用いる。
【００１７】このためパルスヒ−トツ−ル４５から供給
された熱量は、すべてそのまま接合部には到達しない。
よって接合部を３５０℃以上に上げるには、その温度以
上にパルスヒ−トツ−ル４５の温度を上げる必要があ
る。
された熱量は、すべてそのまま接合部には到達しない。
よって接合部を３５０℃以上に上げるには、その温度以
上にパルスヒ−トツ−ル４５の温度を上げる必要があ
る。
【００１８】しかしながら多層配線基板３１は樹脂で形
成されているために耐熱温度が低く、パルスヒ−トツ−
ル４５の温度をそれほど高くすることはできない。
成されているために耐熱温度が低く、パルスヒ−トツ−
ル４５の温度をそれほど高くすることはできない。
【００１９】よって上記のよう構成でＡｕ−Ｓｎ共晶接
合を行う場合には、接合条件は極めて狭く、かつどうし
ても多層配線基板３１の耐熱性を考えて接合温度を低く
設定するために、良好なＡｕ−Ｓｎ共晶接合はできてお
らず、接合安定性、接合信頼性は低い。
合を行う場合には、接合条件は極めて狭く、かつどうし
ても多層配線基板３１の耐熱性を考えて接合温度を低く
設定するために、良好なＡｕ−Ｓｎ共晶接合はできてお
らず、接合安定性、接合信頼性は低い。
【００２０】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置の製造方法は、有機材料からな
る多層配線基板の周辺に形成された最表面が金よりなる
配線電極と前記配線電極に対応した位置に母材が４２ア
ロイからなり前記母材の表面が高熱伝導率材料、錫の順
で覆われたリードを有するリードフレームとを位置合わ
せする工程と、次に少なくとも１辺以上を同時にパルス
ヒートで加熱、加圧し、前記配線電極とリードフレーム
とを接合する工程と、次に前記多層配線基板の中央部に
１個以上の半導体素子を搭載し、前記半導体素子の電極
と前記配線電極から延在した配線とを電気的に接続する
工程とを備えたものである。
めに本発明の半導体装置の製造方法は、有機材料からな
る多層配線基板の周辺に形成された最表面が金よりなる
配線電極と前記配線電極に対応した位置に母材が４２ア
ロイからなり前記母材の表面が高熱伝導率材料、錫の順
で覆われたリードを有するリードフレームとを位置合わ
せする工程と、次に少なくとも１辺以上を同時にパルス
ヒートで加熱、加圧し、前記配線電極とリードフレーム
とを接合する工程と、次に前記多層配線基板の中央部に
１個以上の半導体素子を搭載し、前記半導体素子の電極
と前記配線電極から延在した配線とを電気的に接続する
工程とを備えたものである。
【００２１】
【作用】本発明は上記した構成によってパルスヒ−トツ
−ル４５から供給される熱は高熱伝導率材料によって効
率よく接合部に供給される。これによってパルスヒ−ト
ツ−ル４５の設定温度と接合部温度とをほぼ同一にする
ことができるために多層配線基板３１に損傷を与えるこ
となく良好なＡｕ−Ｓｎ共晶接合を行うことが可能とな
る。
−ル４５から供給される熱は高熱伝導率材料によって効
率よく接合部に供給される。これによってパルスヒ−ト
ツ−ル４５の設定温度と接合部温度とをほぼ同一にする
ことができるために多層配線基板３１に損傷を与えるこ
となく良好なＡｕ−Ｓｎ共晶接合を行うことが可能とな
る。
【００２２】
【実施例】以下、本発明の一実施例を図１を参照しなが
ら説明する。図１は、本発明の一実施例における多層配
線基板３１とリ−ドフレ−ム３４の接合状態を示すもの
である。
ら説明する。図１は、本発明の一実施例における多層配
線基板３１とリ−ドフレ−ム３４の接合状態を示すもの
である。
【００２３】多層配線基板３１の外周部に形成された外
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
部電極３３は、銅電極４１上にニッケル４２、金４３が
めっきされた構造となっている。
【００２４】銅電極は厚み約３５μｍであり、ニッケル
めっきは約１０〜２０μｍ、金めっきは１〜２μｍ程度
が形成されており、電極全体の大きさとしては２００〜
３００μｍ幅である。
めっきは約１０〜２０μｍ、金めっきは１〜２μｍ程度
が形成されており、電極全体の大きさとしては２００〜
３００μｍ幅である。
【００２５】また、リ−ドフレ−ム３４の材質には４２
アロイが用いられており、その表面にはまず銅１１が約
１〜３μｍ程度めっきされ、つぎに錫めっき４４が約
０．５〜１．５μｍ程度めっきされた構成になってい
る。
アロイが用いられており、その表面にはまず銅１１が約
１〜３μｍ程度めっきされ、つぎに錫めっき４４が約
０．５〜１．５μｍ程度めっきされた構成になってい
る。
【００２６】このような材料構成のもとで両者を位置合
わせし、パルスヒ−トツ−ル４５によって、少なくとも
１辺以上を同時に加熱、加圧して接合する。接合として
はＡｕ−Ｓｎ共晶接合である。
わせし、パルスヒ−トツ−ル４５によって、少なくとも
１辺以上を同時に加熱、加圧して接合する。接合として
はＡｕ−Ｓｎ共晶接合である。
【００２７】この場合、リ−ドフレ−ム３４は４２アロ
イと熱伝導率が悪いが、その表面にめっきされている銅
めっき１１は熱伝導率がよい（両者の熱伝導率は約３０
倍程度の差があり、銅のほうがよい）。
イと熱伝導率が悪いが、その表面にめっきされている銅
めっき１１は熱伝導率がよい（両者の熱伝導率は約３０
倍程度の差があり、銅のほうがよい）。
【００２８】このため、パルスヒ−トツ−ル４５から供
給される熱は銅めっき１１を伝わって効率よく接合部に
供給される。そして供給された熱で接合部ではＡｕ−Ｓ
ｎ共晶合金１２を形成して接合される。
給される熱は銅めっき１１を伝わって効率よく接合部に
供給される。そして供給された熱で接合部ではＡｕ−Ｓ
ｎ共晶合金１２を形成して接合される。
【００２９】即ちパルスヒ−トツ−ル４５からの熱は、
効率よく接合部に供給されることになり、接合部に加え
る温度以上にパルスヒ−トツ−ル４５を加熱する必要は
なく、多層配線基板３１に損傷を与えることなく良好な
Ａｕ−Ｓｎ共晶合金を形成することができる。
効率よく接合部に供給されることになり、接合部に加え
る温度以上にパルスヒ−トツ−ル４５を加熱する必要は
なく、多層配線基板３１に損傷を与えることなく良好な
Ａｕ−Ｓｎ共晶合金を形成することができる。
【００３０】具体的には接合条件を設定温度で３８０〜
４２０℃、接合時間で０．１〜０．５ｓｅｃで行うと最
も良好な接合を得ることができる。
４２０℃、接合時間で０．１〜０．５ｓｅｃで行うと最
も良好な接合を得ることができる。
【００３１】以上より明かな様に、本発明によれば、接
合条件の範囲も広がるとともに接合安定性、接合信頼性
を大幅に向上させることが可能となる。
合条件の範囲も広がるとともに接合安定性、接合信頼性
を大幅に向上させることが可能となる。
【００３２】
【発明の効果】以上のように本発明は接合部に熱伝導率
のよい材料を一層設けることにより、パルスヒ−トツ−
ルから供給する熱を効率よく接合部に供給することがで
きる。これにより以下に示す効果がある。
のよい材料を一層設けることにより、パルスヒ−トツ−
ルから供給する熱を効率よく接合部に供給することがで
きる。これにより以下に示す効果がある。
【００３３】１．パルスヒ−トツ−ルの温度を接合部に
良好なＡｕ−Ｓｎ共晶合金を形成するのに必要な温度以
上に上げる必要はないため、多層配線基板に損傷を与え
ることなく接合することができる。
良好なＡｕ−Ｓｎ共晶合金を形成するのに必要な温度以
上に上げる必要はないため、多層配線基板に損傷を与え
ることなく接合することができる。
【００３４】２．多層配線基板に損傷を与えることがな
いため接合安定性が大幅に向上する。
いため接合安定性が大幅に向上する。
【００３５】３．また、良好なＡｕ−Ｓｎ共晶合金を効
率よく形成することが可能なため、接合信頼性を大幅に
向上することができる。
率よく形成することが可能なため、接合信頼性を大幅に
向上することができる。
【図１】本発明の一実施例におけるＰ−ＱＦＰの接合断
面図
面図
【図２】従来における半導体素子のパッケ−ジ構造の断
面図
面図
【図３】従来における半導体素子のパッケ−ジの一種類
であるＰ−ＱＦＰの構造断面図
であるＰ−ＱＦＰの構造断面図
【図４】従来におけるＰ−ＱＦＰの接合断面図
１１ 銅めっき １２ Ａｕ−Ｓｎ共晶合金 ２１ リ−ドフレ−ム ２２ 半導体素子 ２３ ダイボンド樹脂 ２４ ＡＬ電極 ２５ ワイヤ ２６ モ−ルド樹脂 ３１ 多層配線基板 ３２ 配線電極 ３３ 外部電極 ３５ 保護樹脂 ４１ 銅電極 ４２ ニッケルめっき ４３ 金めっき ４４ 錫めっき ４５ パルスヒ−トツ−ル
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/50 H01L 23/12
Claims (1)
- 【請求項１】 有機材料からなる多層配線基板の周辺に
形成された最表面が金よりなる配線電極と前記配線電極
に対応した位置に母材が４２アロイからなり前記母材の
表面が高熱伝導率材料、錫の順で覆われたリードを有す
るリードフレームとを位置合わせする工程と、次に少な
くとも１辺以上を同時にパルスヒートで加熱、加圧し、
前記配線電極とリードフレームとを接合する工程と、次
に前記多層配線基板の中央部に１個以上の半導体素子を
搭載し、前記半導体素子の電極と前記配線電極から延在
した配線とを電気的に接続する工程とを備えたことを特
徴とした半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24901293A JP2986661B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24901293A JP2986661B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106489A JPH07106489A (ja) | 1995-04-21 |
| JP2986661B2 true JP2986661B2 (ja) | 1999-12-06 |
Family
ID=17186699
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24901293A Expired - Fee Related JP2986661B2 (ja) | 1993-10-05 | 1993-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2986661B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013051377A (ja) * | 2011-08-31 | 2013-03-14 | Rohm Co Ltd | チップ状固体電解コンデンサおよびその製造方法 |
| JP5868274B2 (ja) * | 2012-06-29 | 2016-02-24 | 京セラサーキットソリューションズ株式会社 | 配線基板およびそれを用いた電子装置 |
-
1993
- 1993-10-05 JP JP24901293A patent/JP2986661B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106489A (ja) | 1995-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3310617B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| US6316822B1 (en) | Multichip assembly semiconductor | |
| US6388336B1 (en) | Multichip semiconductor assembly | |
| JPH0448767A (ja) | 樹脂封止型半導体装置 | |
| JPH06302653A (ja) | 半導体装置 | |
| JPH01303730A (ja) | 半導体素子の実装構造とその製造方法 | |
| JP2986661B2 (ja) | 半導体装置の製造方法 | |
| EP0074378A1 (en) | Semiconductor device including plateless package | |
| JPH0817870A (ja) | 半導体装置 | |
| JP2936819B2 (ja) | Ｉｃチップの実装構造 | |
| JP3314574B2 (ja) | 半導体装置の製造方法 | |
| JP3508478B2 (ja) | 半導体装置の製造方法 | |
| JP3454192B2 (ja) | リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法 | |
| JP2974819B2 (ja) | 半導体装置およびその製造方法 | |
| JP2748771B2 (ja) | フィルムキャリア半導体装置及びその製造方法 | |
| JPH0878599A (ja) | 集積回路パッケージ及びその製造方法 | |
| JP2841822B2 (ja) | 混成集積回路の製造方法 | |
| JP3251810B2 (ja) | 集積回路装置の実装方法 | |
| JP3045940B2 (ja) | 半導体装置およびその製造方法 | |
| JP2944586B2 (ja) | Ｂｇａ型半導体装置及びその製造方法 | |
| JP2817425B2 (ja) | 半導体装置の実装方法 | |
| JP2669286B2 (ja) | 複合リードフレーム | |
| JPH08172142A (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
| JP2784209B2 (ja) | 半導体装置 | |
| JP2956480B2 (ja) | Ｂｇａ型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |