JP2973960B2 - 半導体装置の製造方法 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、得にゲッタリング手法を含んだ半導体装置の
製造方法に関する。
法に関し、得にゲッタリング手法を含んだ半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、半導体素子の微細化，半導体装置
の高集積化およびシリコン基板の大口径化に伴ない、半
導体装置の製造プロセスの低温化が要求されている。こ
れに付随して、有効なゲッタリング手法の開発も重要な
技術課題となっている。従来の高温プロセス時には有効
であったＤＺＩＧ（Ｄｅｎｕｄｅｄ−Ｚｏｎｅ−Ｉｎｔ
ｒｉｎｓｉｃ−Ｇｅｔｔｅｒｉｎｇ）基板も、低温プロ
セス（〈１０００℃）ではゲッタリング・サイトの形成
の最適化が困難になりつつある。これに対して、例えば
特開平５−２７５４３６号公報に開示されているよう
に、シリコン基板裏面に多結晶シリコン膜を形成し、こ
れをゲッタリング・サイトとして所要の熱処理を行なう
手法であるＰＢＳ（Ｐｏｌｙｓｉｌｉｃｏｎ−Ｂａｃｋ
−Ｓｅａｌ）法などの検討も行なわれている。この手法
はＥＧ（Ｅｘｔｒｉｎｓｉｃ−Ｇｅｔｔｅｒｉｎｇ）法
の１つである。
の高集積化およびシリコン基板の大口径化に伴ない、半
導体装置の製造プロセスの低温化が要求されている。こ
れに付随して、有効なゲッタリング手法の開発も重要な
技術課題となっている。従来の高温プロセス時には有効
であったＤＺＩＧ（Ｄｅｎｕｄｅｄ−Ｚｏｎｅ−Ｉｎｔ
ｒｉｎｓｉｃ−Ｇｅｔｔｅｒｉｎｇ）基板も、低温プロ
セス（〈１０００℃）ではゲッタリング・サイトの形成
の最適化が困難になりつつある。これに対して、例えば
特開平５−２７５４３６号公報に開示されているよう
に、シリコン基板裏面に多結晶シリコン膜を形成し、こ
れをゲッタリング・サイトとして所要の熱処理を行なう
手法であるＰＢＳ（Ｐｏｌｙｓｉｌｉｃｏｎ−Ｂａｃｋ
−Ｓｅａｌ）法などの検討も行なわれている。この手法
はＥＧ（Ｅｘｔｒｉｎｓｉｃ−Ｇｅｔｔｅｒｉｎｇ）法
の１つである。
【０００３】ゲッタリングの熱処理プロセスを示すグラ
フである図７および図８を参照して上記特開平５−２７
５４３６号公報に記載された２つのゲッタリング方法に
ついて説明する。第１のゲッタリング方法は、シリコン
基板の裏面に多結晶シリコン膜を形成してなるＰＢＳ基
板を例えば通常の電気炉熱処理プロセスと同様に８００
℃近傍から９００℃程度まで昇温させ、９００℃程度の
温度で保持させた後、降温速度３℃／ｍｉｎで４００℃
〜７００℃の温度まで徐冷する〔図７〕。第２のゲッタ
リング方法は、ＰＢＳ基板を例えば通常の電気炉熱処理
プロセスと同様に８００℃近傍から９００℃程度まで昇
温させ、９００℃程度の温度で保持させた後、４００℃
〜７００℃の温度に冷却してこの温度で一定時間保持し
ている〔図８〕。これらの方法は、４００℃〜７００℃
の温度まで徐冷する間もしくは４００℃〜７００℃の温
度で一定時間保持する間にＰＢＳ基板中の例えば鉄（Ｆ
ｅ）に代表される重金属（金属汚染物質）をこのＰＢＳ
基板裏面の多結晶シリコン膜にゲッタリングしている。
フである図７および図８を参照して上記特開平５−２７
５４３６号公報に記載された２つのゲッタリング方法に
ついて説明する。第１のゲッタリング方法は、シリコン
基板の裏面に多結晶シリコン膜を形成してなるＰＢＳ基
板を例えば通常の電気炉熱処理プロセスと同様に８００
℃近傍から９００℃程度まで昇温させ、９００℃程度の
温度で保持させた後、降温速度３℃／ｍｉｎで４００℃
〜７００℃の温度まで徐冷する〔図７〕。第２のゲッタ
リング方法は、ＰＢＳ基板を例えば通常の電気炉熱処理
プロセスと同様に８００℃近傍から９００℃程度まで昇
温させ、９００℃程度の温度で保持させた後、４００℃
〜７００℃の温度に冷却してこの温度で一定時間保持し
ている〔図８〕。これらの方法は、４００℃〜７００℃
の温度まで徐冷する間もしくは４００℃〜７００℃の温
度で一定時間保持する間にＰＢＳ基板中の例えば鉄（Ｆ
ｅ）に代表される重金属（金属汚染物質）をこのＰＢＳ
基板裏面の多結晶シリコン膜にゲッタリングしている。
【０００４】
【発明が解決しようとする課題】上記公開公報では、Ｐ
ＢＳ基板裏面の多結晶シリコン膜に有効にＦｅ等をゲッ
タリングさせるために、電気炉熱処理プロセスを用いて
一旦９００℃程度まで昇温し，しかる後に４００℃〜７
００℃の温度まで−３℃／ｍｉｎでの徐冷もしくは４０
０℃〜７００℃の温度での一定時間の保持を行なってい
る。半導体素子の微細化，半導体装置の高集積化および
シリコン基板の大口径化に対処したゲッタリング法とし
てこの方法の妥当性を検討すると、次のとおりになる。
ＢＳ基板裏面の多結晶シリコン膜に有効にＦｅ等をゲッ
タリングさせるために、電気炉熱処理プロセスを用いて
一旦９００℃程度まで昇温し，しかる後に４００℃〜７
００℃の温度まで−３℃／ｍｉｎでの徐冷もしくは４０
０℃〜７００℃の温度での一定時間の保持を行なってい
る。半導体素子の微細化，半導体装置の高集積化および
シリコン基板の大口径化に対処したゲッタリング法とし
てこの方法の妥当性を検討すると、次のとおりになる。
【０００５】まず、シリコン基板の大口径化に伴なっ
て、シリコン基板の厚さ自体が厚くなる。例えば６イン
チのシリコン基板では約０．６７５ｍｍ程度の厚さが必
要である。このとき、Ｆｅ等を例えばＰＢＳ法を用いて
裏面ゲッタリングするならば、シリコン基板中に既存す
るＦｅ等のみならず製造過程においてシリコン基板主表
面から侵入するＦｅ等も考慮の対象にしなければならな
い。これらＦｅ等は、ゲッタリング処理において、シリ
コン基板の主表面から裏面にまで拡散することが必要条
件になる。例えば６インチのシリコン基板においてＰＢ
Ｓ方に用いるには、例えば９００℃程度で１０分間〜２
０分間程度の熱処理が必要となる。シリコン基板の大口
径化がさらに進行するならば、この熱処理時間もさらに
長くなる。したがって、このようなシリコン基板を使用
する半導体装置に対して上記ＰＢＧ法によりゲッタリン
グを採用するならば、上記公開公報の請求項の発明に記
載された４００℃〜７００℃の温度まで−３℃／ｍｉｎ
での徐冷もしくは４００℃〜７００℃の温度での一定時
間の保持のみでは不十分であり、例えば９００℃での所
要時間の保持が必須になる。
て、シリコン基板の厚さ自体が厚くなる。例えば６イン
チのシリコン基板では約０．６７５ｍｍ程度の厚さが必
要である。このとき、Ｆｅ等を例えばＰＢＳ法を用いて
裏面ゲッタリングするならば、シリコン基板中に既存す
るＦｅ等のみならず製造過程においてシリコン基板主表
面から侵入するＦｅ等も考慮の対象にしなければならな
い。これらＦｅ等は、ゲッタリング処理において、シリ
コン基板の主表面から裏面にまで拡散することが必要条
件になる。例えば６インチのシリコン基板においてＰＢ
Ｓ方に用いるには、例えば９００℃程度で１０分間〜２
０分間程度の熱処理が必要となる。シリコン基板の大口
径化がさらに進行するならば、この熱処理時間もさらに
長くなる。したがって、このようなシリコン基板を使用
する半導体装置に対して上記ＰＢＧ法によりゲッタリン
グを採用するならば、上記公開公報の請求項の発明に記
載された４００℃〜７００℃の温度まで−３℃／ｍｉｎ
での徐冷もしくは４００℃〜７００℃の温度での一定時
間の保持のみでは不十分であり、例えば９００℃での所
要時間の保持が必須になる。
【０００６】一方、半導体素子の微細化，半導体装置の
高集積化に伴なって、シリコン基板の主表面に形成され
る高濃度拡散層の接合の深さ（Ｘj ）が浅くなる。例え
ば、０．２５μｍ設計ルールのＭＯＳトランジスタで
は、０．１μｍ程度のＸj が要求される。不純物濃度が
１０19ｃｍ-3台から１０20ｃｍ-3のボロンを含んでなる
Ｐ+ 型拡散層，燐を含んでなるＮ+ 型拡散層では、７０
０℃を超えると、通常の拡散速度より高い拡散速度を有
して生じる増速拡散現象が見られる。例えば３０ＫｅＶ
で５×１０15ｃｍ-2のＢＦ2 のイオン注入と９５０℃で
１０秒間程度のＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−
Ａｎｎｅａｌｉｎｇ）とにより形成された０．１μｍ程
度のＸj を有するＰ+ 型拡散層を含んでなるＰチャネル
ＭＯＳトランジスタでは、９００℃で１０分間程度保持
することによりＰ+ 型拡散層のＸjが０．０５μｍ程度
深くなるため、例えばショート・チャネル効果の発現等
に代表される電気特性の劣化が生じやすくなる。同様の
現象は燐を含んでなるＮ+ 型拡散層を有した半導体素子
にも生じる。また、例えばＮＰＮ型のバイポーラ・トラ
ンジスタでは、Ｐ+ 型（グラフト）ベース領域とＮ+ 型
エミッタ領域とのリーク電流が増大する等の電気特定の
劣化が生じやすくなる。さらにまた、高濃度拡散層の表
面および多結晶シリコン膜からなるゲート電極の上面に
自己整合的にチタン・シリサイド膜が形成されてなるサ
リサイド構造のＭＯＳトランジスタでは、サリサイド構
造の形成後に８５０℃より高温の熱処理が施されると特
にゲート電極上面においてチタン・シリサイド膜の凝集
現象が生じ、ゲート電極のシート抵抗を上昇させること
になる。これらの結果から、ＰＢＳ法等のシリコン基板
の裏面を利用したＥＧ法は、半導体素子の微細化，半導
体装置の高集積化さらにはサリサイド構造のＭＯＳトラ
ンジスタ等に対しては整合性が好ましくないことにな
る。
高集積化に伴なって、シリコン基板の主表面に形成され
る高濃度拡散層の接合の深さ（Ｘj ）が浅くなる。例え
ば、０．２５μｍ設計ルールのＭＯＳトランジスタで
は、０．１μｍ程度のＸj が要求される。不純物濃度が
１０19ｃｍ-3台から１０20ｃｍ-3のボロンを含んでなる
Ｐ+ 型拡散層，燐を含んでなるＮ+ 型拡散層では、７０
０℃を超えると、通常の拡散速度より高い拡散速度を有
して生じる増速拡散現象が見られる。例えば３０ＫｅＶ
で５×１０15ｃｍ-2のＢＦ2 のイオン注入と９５０℃で
１０秒間程度のＲＴＡ（Ｒａｐｉｄ−Ｔｈｅｒｍａｌ−
Ａｎｎｅａｌｉｎｇ）とにより形成された０．１μｍ程
度のＸj を有するＰ+ 型拡散層を含んでなるＰチャネル
ＭＯＳトランジスタでは、９００℃で１０分間程度保持
することによりＰ+ 型拡散層のＸjが０．０５μｍ程度
深くなるため、例えばショート・チャネル効果の発現等
に代表される電気特性の劣化が生じやすくなる。同様の
現象は燐を含んでなるＮ+ 型拡散層を有した半導体素子
にも生じる。また、例えばＮＰＮ型のバイポーラ・トラ
ンジスタでは、Ｐ+ 型（グラフト）ベース領域とＮ+ 型
エミッタ領域とのリーク電流が増大する等の電気特定の
劣化が生じやすくなる。さらにまた、高濃度拡散層の表
面および多結晶シリコン膜からなるゲート電極の上面に
自己整合的にチタン・シリサイド膜が形成されてなるサ
リサイド構造のＭＯＳトランジスタでは、サリサイド構
造の形成後に８５０℃より高温の熱処理が施されると特
にゲート電極上面においてチタン・シリサイド膜の凝集
現象が生じ、ゲート電極のシート抵抗を上昇させること
になる。これらの結果から、ＰＢＳ法等のシリコン基板
の裏面を利用したＥＧ法は、半導体素子の微細化，半導
体装置の高集積化さらにはサリサイド構造のＭＯＳトラ
ンジスタ等に対しては整合性が好ましくないことにな
る。
【０００７】したがって本発明の半導体装置の製造方法
の目的は、シリコン基板の大口径化とともに半導体素子
の微細化，半導体装置の高集積化に適したゲッタリング
法を提供し、さらにはサリサイド構造のＭＯＳトランジ
スタに適したゲッタリング法を提供することにある。
の目的は、シリコン基板の大口径化とともに半導体素子
の微細化，半導体装置の高集積化に適したゲッタリング
法を提供し、さらにはサリサイド構造のＭＯＳトランジ
スタに適したゲッタリング法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、主表面から所要の深さにＰ+型
ゲッタリング層が設けられたシリコン基板のこの主表面
にトランジスタを形成して主表面を覆う層間絶縁膜を形
成し、トランジスタに達するコンタクト孔を層間絶縁膜
に形成する工程と、上記シリコン基板を７００℃〜８５
０℃の範囲の所定温度に急速加熱した後に６００℃程度
まで徐冷する工程と、上記コンタクト孔を介して上記ト
ランジスタに接続される金属配線を形成する工程とを有
することを特徴とする。好ましくは、上記トランジスタ
の少なくとも一部が上記シリコン基板の主表面に形成さ
れたＰ+ 型拡散層を含んでなり、さらに、上記トランジ
スタの少なくとも一部がサリサイド構造のＭＯＳトラン
ジスタを含んでなり，上記所定温度が７００℃〜８００
℃である。
造方法の第１の態様は、主表面から所要の深さにＰ+型
ゲッタリング層が設けられたシリコン基板のこの主表面
にトランジスタを形成して主表面を覆う層間絶縁膜を形
成し、トランジスタに達するコンタクト孔を層間絶縁膜
に形成する工程と、上記シリコン基板を７００℃〜８５
０℃の範囲の所定温度に急速加熱した後に６００℃程度
まで徐冷する工程と、上記コンタクト孔を介して上記ト
ランジスタに接続される金属配線を形成する工程とを有
することを特徴とする。好ましくは、上記トランジスタ
の少なくとも一部が上記シリコン基板の主表面に形成さ
れたＰ+ 型拡散層を含んでなり、さらに、上記トランジ
スタの少なくとも一部がサリサイド構造のＭＯＳトラン
ジスタを含んでなり，上記所定温度が７００℃〜８００
℃である。
【０００９】本発明の半導体装置の製造方法の第２の態
様は、イオン注入法によりシリコン基板の主表面から所
要の深さにＰ+ 型ゲッタリング層を形成する工程と、上
記シリコン基板の主表面にトランジスタを形成して主表
面を覆う層間絶縁膜を形成し、トランジスタに達するコ
ンタクト孔を層間絶縁膜に形成する工程と、 上記シリ
コン基板を７００℃〜８５０℃の範囲の所定温度に急速
加熱した後に６００℃程度まで徐冷する工程と、上記コ
ンタクト孔を介して上記トランジスタに接続される金属
配線を形成する工程とを有することを特徴とする。好ま
しくは、上記トランジスタの少なくとも一部が上記シリ
コン基板の主表面に形成されたＰ+ 型拡散層を含んでな
り、さらに、上記トランジスタの少なくとも一部がサリ
サイド構造のＭＯＳトランジスタを含んでなり，上記所
定温度が７００℃〜８００℃である。
様は、イオン注入法によりシリコン基板の主表面から所
要の深さにＰ+ 型ゲッタリング層を形成する工程と、上
記シリコン基板の主表面にトランジスタを形成して主表
面を覆う層間絶縁膜を形成し、トランジスタに達するコ
ンタクト孔を層間絶縁膜に形成する工程と、 上記シリ
コン基板を７００℃〜８５０℃の範囲の所定温度に急速
加熱した後に６００℃程度まで徐冷する工程と、上記コ
ンタクト孔を介して上記トランジスタに接続される金属
配線を形成する工程とを有することを特徴とする。好ま
しくは、上記トランジスタの少なくとも一部が上記シリ
コン基板の主表面に形成されたＰ+ 型拡散層を含んでな
り、さらに、上記トランジスタの少なくとも一部がサリ
サイド構造のＭＯＳトランジスタを含んでなり，上記所
定温度が７００℃〜８００℃である。
【００１０】本発明の半導体装置の製造方法の第３の態
様は、Ｐ+ 型シリコン基板の主表面に所要膜厚のＰ型エ
ピタキシャル層を形成し，Ｐ型エピタキシャル層の表面
の所定の領域にＮ型領域を形成し，Ｐ型エピタキシャル
層の表面の所望の領域にトランジスタを形成し，Ｐ型エ
ピタキシャル層の表面を覆う層間絶縁膜を形成し，トラ
ンジスタに達するコンタクト孔を層間絶縁膜に形成する
工程と、上記シリコン基板を７００℃〜８５０℃の範囲
の所定温度に急速加熱した後に６００℃程度まで徐冷す
る工程と、上記コンタクト孔を介して上記トランジスタ
に接続される金属配線を形成する工程とを有することを
特徴とする。好ましくは、上記トランジスタの少なくと
も一部が上記Ｐ型エピタキシャル層の表面の所望の領域
に形成されたＰ+ 型拡散層を含んでなり、さらには、上
記トランジスタの少なくとも一部がサリサイド構造のＭ
ＯＳトランジスタを含んでなり，上記所定温度が７００
℃〜８００℃である。
様は、Ｐ+ 型シリコン基板の主表面に所要膜厚のＰ型エ
ピタキシャル層を形成し，Ｐ型エピタキシャル層の表面
の所定の領域にＮ型領域を形成し，Ｐ型エピタキシャル
層の表面の所望の領域にトランジスタを形成し，Ｐ型エ
ピタキシャル層の表面を覆う層間絶縁膜を形成し，トラ
ンジスタに達するコンタクト孔を層間絶縁膜に形成する
工程と、上記シリコン基板を７００℃〜８５０℃の範囲
の所定温度に急速加熱した後に６００℃程度まで徐冷す
る工程と、上記コンタクト孔を介して上記トランジスタ
に接続される金属配線を形成する工程とを有することを
特徴とする。好ましくは、上記トランジスタの少なくと
も一部が上記Ｐ型エピタキシャル層の表面の所望の領域
に形成されたＰ+ 型拡散層を含んでなり、さらには、上
記トランジスタの少なくとも一部がサリサイド構造のＭ
ＯＳトランジスタを含んでなり，上記所定温度が７００
℃〜８００℃である。
【００１１】本発明の半導体装置の製造方法の第４の態
様は、Ｐ+ 型シリコン基板の主表面に第１のエピタキシ
ャル層を形成し，第１のエピタキシャル層の表面の所定
の領域にＮ+ 型埋め込み層を形成し，Ｎ+ 型埋め込み層
を含めて第１のエピタキシャル層の表面に所要膜厚の第
２のエピタキシャル層を形成し，少なくともＮ+ 型埋め
込み層の直上の第２のエピタキシャル層の表面にＮＰＮ
型バイポーラ・トランジスタを形成し，第２のエピタキ
シャル層の表面を覆う層間絶縁膜を形成し，少なくとも
ＮＰＮ型バイポーラ・トランジスタに達するコンタクト
孔を層間絶縁膜に形成する工程と、上記シリコン基板を
７００℃〜８５０℃の範囲の所定温度に急速加熱した後
に６００℃程度まで徐冷する工程と、上記コンタクト孔
を介して上記トランジスタに接続される金属配線を形成
する工程とを有することを特徴とする。
様は、Ｐ+ 型シリコン基板の主表面に第１のエピタキシ
ャル層を形成し，第１のエピタキシャル層の表面の所定
の領域にＮ+ 型埋め込み層を形成し，Ｎ+ 型埋め込み層
を含めて第１のエピタキシャル層の表面に所要膜厚の第
２のエピタキシャル層を形成し，少なくともＮ+ 型埋め
込み層の直上の第２のエピタキシャル層の表面にＮＰＮ
型バイポーラ・トランジスタを形成し，第２のエピタキ
シャル層の表面を覆う層間絶縁膜を形成し，少なくとも
ＮＰＮ型バイポーラ・トランジスタに達するコンタクト
孔を層間絶縁膜に形成する工程と、上記シリコン基板を
７００℃〜８５０℃の範囲の所定温度に急速加熱した後
に６００℃程度まで徐冷する工程と、上記コンタクト孔
を介して上記トランジスタに接続される金属配線を形成
する工程とを有することを特徴とする。
【００１２】
【発明の実施の形態】次に、図面を参照して本発明を説
明する。
明する。
【００１３】本発明の第１の実施の形態は、シリコン基
板の主表面から所要の深さへのＰ+型ゲッタリング層の
形成をボロンのイオン注入により行ない、シリコン基板
の主表面へのトランジスタの形成，シリコン基板の主表
面を覆う層間絶縁膜の形成を行ない、トランジスタに達
するコンタクト孔を層間絶縁膜に形成した後、シリコン
基板を７００℃〜８５０℃の範囲の所定温度に急速加熱
した後に６００℃程度に徐冷する工程を含んでいる。急
速加熱する温度の上限である８５０℃は、この急速加熱
および徐冷からなる一連の熱処理（ゲッタリング熱処
理）に際して、トランジスタを構成するボロン（あるい
は燐）を含んでなる高濃度拡散層の増速拡散を抑制して
トランジスタの電気特定の劣化を低減するためである。
また、トランジスタにサリサイド構造のＭＯＳトランジ
スタが含まれているならば、チタン・シリサイド膜の凝
集現象を抑制するためには、この上限温度は８００℃で
あることが好ましい。急速熱処理の下限温度である７０
０℃は、金属汚染物質がシリコン格子等から解離してシ
リコン基板中に拡散するための実用上の最低温度に対応
する。またこのゲッタリング熱処理において急速加熱す
るのは上限温度にシリコン基板が曝される時間をなるべ
き短時間にするためであり、このゲッタリング熱処理に
おいて急速加熱後直ちに徐冷するのは拡散した金属汚染
物質を十分にＰ+ 型ゲッタリング層に捕獲させるためで
ある。徐冷を６００℃まで行なうのは、この程度の温度
がゲッタリングの下限温度であるからである。
板の主表面から所要の深さへのＰ+型ゲッタリング層の
形成をボロンのイオン注入により行ない、シリコン基板
の主表面へのトランジスタの形成，シリコン基板の主表
面を覆う層間絶縁膜の形成を行ない、トランジスタに達
するコンタクト孔を層間絶縁膜に形成した後、シリコン
基板を７００℃〜８５０℃の範囲の所定温度に急速加熱
した後に６００℃程度に徐冷する工程を含んでいる。急
速加熱する温度の上限である８５０℃は、この急速加熱
および徐冷からなる一連の熱処理（ゲッタリング熱処
理）に際して、トランジスタを構成するボロン（あるい
は燐）を含んでなる高濃度拡散層の増速拡散を抑制して
トランジスタの電気特定の劣化を低減するためである。
また、トランジスタにサリサイド構造のＭＯＳトランジ
スタが含まれているならば、チタン・シリサイド膜の凝
集現象を抑制するためには、この上限温度は８００℃で
あることが好ましい。急速熱処理の下限温度である７０
０℃は、金属汚染物質がシリコン格子等から解離してシ
リコン基板中に拡散するための実用上の最低温度に対応
する。またこのゲッタリング熱処理において急速加熱す
るのは上限温度にシリコン基板が曝される時間をなるべ
き短時間にするためであり、このゲッタリング熱処理に
おいて急速加熱後直ちに徐冷するのは拡散した金属汚染
物質を十分にＰ+ 型ゲッタリング層に捕獲させるためで
ある。徐冷を６００℃まで行なうのは、この程度の温度
がゲッタリングの下限温度であるからである。
【００１４】半導体装置の製造工程の断面模式図である
図１とゲッタリングの熱処理プロセスを示すグラフであ
る図２とを参照すると、本発明の第１の実施の形態の第
１の実施例は、Ｐ型シリコン基板の主表面から所要の深
さのＰ型シリコン基板中にＰ+ 型ゲッタリング層を形成
し，Ｐ型シリコン基板の主表面にＮ型ウェル，Ｐチャネ
ルＭＯＳトランジスタを形成し，層間絶縁膜を形成し，
これにコンタクト孔を開口し，金属配線を形成する前に
ゲッタリング熱処理を行なう実施例であり、以下のとお
りになっている。
図１とゲッタリングの熱処理プロセスを示すグラフであ
る図２とを参照すると、本発明の第１の実施の形態の第
１の実施例は、Ｐ型シリコン基板の主表面から所要の深
さのＰ型シリコン基板中にＰ+ 型ゲッタリング層を形成
し，Ｐ型シリコン基板の主表面にＮ型ウェル，Ｐチャネ
ルＭＯＳトランジスタを形成し，層間絶縁膜を形成し，
これにコンタクト孔を開口し，金属配線を形成する前に
ゲッタリング熱処理を行なう実施例であり、以下のとお
りになっている。
【００１５】まず、Ｐ型シリコン基板１０１ａの主表面
側に、３ＭｅＶ，１×１０15ｃｍ-2のボロンの高エネル
ギー・イオン注入が行なわれ、熱処理が施される。これ
により、（Ｐ型シリコン基板１０１ａの）主表面から約
４μｍの深さのＰ型シリコン基板１０１ａ中に、Ｐ+ 型
ゲッタリング層１０２ａが形成される〔図１（ａ）〕。
側に、３ＭｅＶ，１×１０15ｃｍ-2のボロンの高エネル
ギー・イオン注入が行なわれ、熱処理が施される。これ
により、（Ｐ型シリコン基板１０１ａの）主表面から約
４μｍの深さのＰ型シリコン基板１０１ａ中に、Ｐ+ 型
ゲッタリング層１０２ａが形成される〔図１（ａ）〕。
【００１６】次に、例えばＬＯＣＯＳ型のフィールド酸
化膜１０６ａ，Ｎ型ウェル１０７が形成され、ゲート酸
化膜１０８が形成される。ゲート電極１０９が形成され
た後、酸化シリコン膜がＣＶＤ法により全面に形成さ
れ、この酸化シリコン膜がエッチバックされてゲート電
極１０９の側面を覆う酸化シリコン膜スペーサ１１０が
形成される。続いて、３０ＫｅＶ，２×１０15ｃｍ-2の
ＢＦ2 のイオン注入が行なわれ、さらに９５０℃，１０
秒間の急速加熱が施されて、Ｘj が０．１μｍ程度のＰ
+ 型ソース・ドレイン領域１１１が形成される。全面に
酸化シリコン系絶縁膜からなる層間絶縁膜１３１ａが形
成される。層間絶縁膜１３１ａを貫通してゲート電極１
０９，Ｐ+ 型ソース・ドレイン領域１１１に達するコン
タクト孔１３２ａａ，１３２ａｂが形成される。
化膜１０６ａ，Ｎ型ウェル１０７が形成され、ゲート酸
化膜１０８が形成される。ゲート電極１０９が形成され
た後、酸化シリコン膜がＣＶＤ法により全面に形成さ
れ、この酸化シリコン膜がエッチバックされてゲート電
極１０９の側面を覆う酸化シリコン膜スペーサ１１０が
形成される。続いて、３０ＫｅＶ，２×１０15ｃｍ-2の
ＢＦ2 のイオン注入が行なわれ、さらに９５０℃，１０
秒間の急速加熱が施されて、Ｘj が０．１μｍ程度のＰ
+ 型ソース・ドレイン領域１１１が形成される。全面に
酸化シリコン系絶縁膜からなる層間絶縁膜１３１ａが形
成される。層間絶縁膜１３１ａを貫通してゲート電極１
０９，Ｐ+ 型ソース・ドレイン領域１１１に達するコン
タクト孔１３２ａａ，１３２ａｂが形成される。
【００１７】続いて、ＲＴＡ装置を用いて例えば１００
℃／ｓｅｃの昇温速度で所定温度である例えば８５０℃
まで急熱し、直ちに例えば−１０℃／ｍｉｎの降温速度
で６００℃程度まで徐冷するゲッタリング熱処理を行な
う〔図２〕。このゲッタリング熱処理によりＰ型シリコ
ン基板１０１ａ中の金属汚染物質はＰ+ 型ゲッタリング
層１０２ａに十分にゲッタリングされ、Ｐ+ 型ゲッタリ
ング層１０２ａはＰ+型ゲッタリング層１０２ａａとな
る。このゲッタリング熱処理以降の工程にはこの温度よ
り高い温度を伴なう工程がないことから、Ｐ+ 型ゲッタ
リング層１０２ａａにゲッタリングされた金属汚染物質
がＰ+ 型ゲッタリング層１０２ａａから解離しにくくな
る。この熱処理工程の後、コンタクト孔１３２ａａ，１
３２ａｂを介してそれぞれゲート電極１０９，Ｐ+ 型ソ
ース・ドレイン領域１１１に接続される金属配線１３３
ａａ，１３３ａｂが形成される〔図１（ｂ）〕。
℃／ｓｅｃの昇温速度で所定温度である例えば８５０℃
まで急熱し、直ちに例えば−１０℃／ｍｉｎの降温速度
で６００℃程度まで徐冷するゲッタリング熱処理を行な
う〔図２〕。このゲッタリング熱処理によりＰ型シリコ
ン基板１０１ａ中の金属汚染物質はＰ+ 型ゲッタリング
層１０２ａに十分にゲッタリングされ、Ｐ+ 型ゲッタリ
ング層１０２ａはＰ+型ゲッタリング層１０２ａａとな
る。このゲッタリング熱処理以降の工程にはこの温度よ
り高い温度を伴なう工程がないことから、Ｐ+ 型ゲッタ
リング層１０２ａａにゲッタリングされた金属汚染物質
がＰ+ 型ゲッタリング層１０２ａａから解離しにくくな
る。この熱処理工程の後、コンタクト孔１３２ａａ，１
３２ａｂを介してそれぞれゲート電極１０９，Ｐ+ 型ソ
ース・ドレイン領域１１１に接続される金属配線１３３
ａａ，１３３ａｂが形成される〔図１（ｂ）〕。
【００１８】ゲッタリングの対象元素を仮にＦｅである
とすると、８５０℃まで昇温させたことによりＰ型シリ
コン基板１０１ａ中でのＦｅの固溶度は約９．５×１０
12ｃｍ-3程度になるため、一度トラップされていたＦｅ
も再度Ｐ型シリコン基板１０１ａ中に十分安定に溶け出
した状態になっているものと考えられる。８５０℃に昇
温した後この温度に保持せずに直ちに冷却プロセスには
いることから便宜上このゲッタリング熱処理において８
００℃でおよそ５分間程度に相当する熱処理を受けると
仮定して、このときのＦｅの拡散を考察する。この温度
でのＦｅの拡散係数は６×１０-7ｃｍ2 ／ｓｅｃであ
る。これらのことから、この熱処理によりＦｅは０．４
３２ｍｍ程度も拡散し（シリコン基板１０１ａの厚さに
は足りないが）、特にシリコン基板１０１ａの（裏面側
ではなく）主表面側に存在したＦｅは（シリコン基板１
０１ａの主表面から）４μｍの深さのシリコン基板１０
１ａ中に形成されたＰ+ 型ゲッタリング層１０２ａによ
り十分にゲッタリングされ、Ｐ+ 型ゲッタリング層１０
２ａはＰ+ 型ゲッタリング層１０２ａａとなる。また、
この条件での熱処理では、Ｐ+ 型ソース・ドレイン領域
１１１のＸj の増加変動は殆ど生じないことから、この
ＰチャネルＭＯＳトランジスタの電気特性の劣化の抑制
は容易になる。
とすると、８５０℃まで昇温させたことによりＰ型シリ
コン基板１０１ａ中でのＦｅの固溶度は約９．５×１０
12ｃｍ-3程度になるため、一度トラップされていたＦｅ
も再度Ｐ型シリコン基板１０１ａ中に十分安定に溶け出
した状態になっているものと考えられる。８５０℃に昇
温した後この温度に保持せずに直ちに冷却プロセスには
いることから便宜上このゲッタリング熱処理において８
００℃でおよそ５分間程度に相当する熱処理を受けると
仮定して、このときのＦｅの拡散を考察する。この温度
でのＦｅの拡散係数は６×１０-7ｃｍ2 ／ｓｅｃであ
る。これらのことから、この熱処理によりＦｅは０．４
３２ｍｍ程度も拡散し（シリコン基板１０１ａの厚さに
は足りないが）、特にシリコン基板１０１ａの（裏面側
ではなく）主表面側に存在したＦｅは（シリコン基板１
０１ａの主表面から）４μｍの深さのシリコン基板１０
１ａ中に形成されたＰ+ 型ゲッタリング層１０２ａによ
り十分にゲッタリングされ、Ｐ+ 型ゲッタリング層１０
２ａはＰ+ 型ゲッタリング層１０２ａａとなる。また、
この条件での熱処理では、Ｐ+ 型ソース・ドレイン領域
１１１のＸj の増加変動は殆ど生じないことから、この
ＰチャネルＭＯＳトランジスタの電気特性の劣化の抑制
は容易になる。
【００１９】本第１の実施の形態の上記第１の実施例で
のゲットリング熱処理における急速加熱の昇温温度は上
記８５０℃に限定されるものではなく、７００℃〜８５
０℃の範囲の温度であればよい。例えば昇温温度が７０
０℃のとき、ゲッタリング熱処理により例えばＦｅは少
なくとも１０μｍ程度の拡散移動が生じるので、本第１
の実施例により十分にゲッタリングが行なわれる。
のゲットリング熱処理における急速加熱の昇温温度は上
記８５０℃に限定されるものではなく、７００℃〜８５
０℃の範囲の温度であればよい。例えば昇温温度が７０
０℃のとき、ゲッタリング熱処理により例えばＦｅは少
なくとも１０μｍ程度の拡散移動が生じるので、本第１
の実施例により十分にゲッタリングが行なわれる。
【００２０】本第１の実施の形態の上記第１の実施例に
おけるＰチャネルＭＯＳトランジスタトランジスタはＰ
型シリコン基板の主表面に形成されたＮ型ウェルの表面
に形成されているが、このトランジスタはＮ型シリコン
基板の主表面に形成されたものでもよい。また、本第１
の実施例は（燐を含んでなるＮ+ 型拡散層を有した）Ｎ
チャネルＭＯＳトランジスタ，ＣＭＯＳトランジスタに
対しても応用できる。さらにサリサイド型のＭＯＳトラ
ンジスタに本第１の実施例を応用する場合には、上記ゲ
ッタリング熱処理における急速加熱を７００℃〜８５０
℃の範囲の所定温度まで行なう代りに、７００℃〜８０
０℃の範囲の所定温度まで行なえばよい。
おけるＰチャネルＭＯＳトランジスタトランジスタはＰ
型シリコン基板の主表面に形成されたＮ型ウェルの表面
に形成されているが、このトランジスタはＮ型シリコン
基板の主表面に形成されたものでもよい。また、本第１
の実施例は（燐を含んでなるＮ+ 型拡散層を有した）Ｎ
チャネルＭＯＳトランジスタ，ＣＭＯＳトランジスタに
対しても応用できる。さらにサリサイド型のＭＯＳトラ
ンジスタに本第１の実施例を応用する場合には、上記ゲ
ッタリング熱処理における急速加熱を７００℃〜８５０
℃の範囲の所定温度まで行なう代りに、７００℃〜８０
０℃の範囲の所定温度まで行なえばよい。
【００２１】半導体装置の製造工程の断面模式図である
図３とゲッタリングの熱処理プロセスを示す図２とを参
照すると、本発明の第１の実施の形態の第２の実施例
は、Ｐ型シリコン基板の主表面から所要の深さのＰ型シ
リコン基板中にＰ+ 型ゲッタリング層を形成し，Ｐ型シ
リコン基板の主表面にＮ型ウェル，ＳＳＴ型のＮＰＮバ
イポーラ・トランジスタを形成し，層間絶縁膜を形成
し，これにコンタクト孔を開口し，金属配線を形成する
前にゲッタリング熱処理を行なう実施例であり、以下の
とおりになっている。
図３とゲッタリングの熱処理プロセスを示す図２とを参
照すると、本発明の第１の実施の形態の第２の実施例
は、Ｐ型シリコン基板の主表面から所要の深さのＰ型シ
リコン基板中にＰ+ 型ゲッタリング層を形成し，Ｐ型シ
リコン基板の主表面にＮ型ウェル，ＳＳＴ型のＮＰＮバ
イポーラ・トランジスタを形成し，層間絶縁膜を形成
し，これにコンタクト孔を開口し，金属配線を形成する
前にゲッタリング熱処理を行なう実施例であり、以下の
とおりになっている。
【００２２】まず、Ｐ型シリコン基板１０１ｂの主表面
側に、３ＭｅＶ，１×１０15ｃｍ-2のボロンの高エネル
ギー・イオン注入が行なわれ、熱処理が施される。これ
により、（Ｐ型シリコン基板１０１ｂの）主表面から約
４μｍの深さのＰ型シリコン基板１０１ｂ中に、Ｐ+ 型
ゲッタリング層１０２ｂが形成される。続いて、Ｐ型シ
リコン基板１０１ｂの主表面側に、０．７ＭｅＶ，５×
１０13ｃｍ-2の燐のイオン注入等が行なわれ、Ｎ型コレ
クタ領域１０５が形成される。Ｎ型コレクタ領域１０６
のＸj は０．８μｍ程度であるので、Ｎ型コレクタ領域
１０５はＰ+ 型ゲッタリング層１０２ｂ（に接触しない
ことからこれ）の影響を受けることはない〔図３
（ａ）〕。
側に、３ＭｅＶ，１×１０15ｃｍ-2のボロンの高エネル
ギー・イオン注入が行なわれ、熱処理が施される。これ
により、（Ｐ型シリコン基板１０１ｂの）主表面から約
４μｍの深さのＰ型シリコン基板１０１ｂ中に、Ｐ+ 型
ゲッタリング層１０２ｂが形成される。続いて、Ｐ型シ
リコン基板１０１ｂの主表面側に、０．７ＭｅＶ，５×
１０13ｃｍ-2の燐のイオン注入等が行なわれ、Ｎ型コレ
クタ領域１０５が形成される。Ｎ型コレクタ領域１０６
のＸj は０．８μｍ程度であるので、Ｎ型コレクタ領域
１０５はＰ+ 型ゲッタリング層１０２ｂ（に接触しない
ことからこれ）の影響を受けることはない〔図３
（ａ）〕。
【００２３】次に、例えばＬＯＣＯＳ型のフィールド酸
化膜１０６ｂが形成される。なお、フィールド酸化膜１
０６ｂを先に形成した後、上記０．７ＭｅＶ，５×１０
13ｃｍ-2の燐のイオン注入を行ない、さらに昇温速度１
００℃／ｓｅｃで１０００℃，３０秒間の急速加熱を行
なって上記Ｎ型コレクタ領域１０５を形成してもよい。
Ｐ型シリコン基板１０１ｂの主表面のフィールド酸化膜
１０６ｂに覆われてない部分に、熱酸化により膜厚数１
０ｎｍの第１の酸化シリコン膜１１５が形成される。フ
ォトレジスト膜パターン（図示せず）をマスクにした燐
のイオン注入等により、Ｎ+ 型コレクタ・コンタクト領
域１１６がＰ型シリコン基板１０１ｂの主表面に形成さ
れる。このＮ+ 型コレクタ・コンタクト領域１１６はＮ
型コレクタ領域１０５に直接に接続されるが、これのＸ
j はＰ+ 型ゲッタリング層１０２ｂには接続されない値
に設定されている。Ｐ型シリコン基板１０１ｂの主表面
のベース形成予定領域の酸化シリコン膜１１５が除去さ
れた後、３０ＫｅＶ，１×１０14ｃｍ-2のＢＦ2 のイオ
ン注入等が行なわれてＰ型ベース領域１１７が形成され
る。
化膜１０６ｂが形成される。なお、フィールド酸化膜１
０６ｂを先に形成した後、上記０．７ＭｅＶ，５×１０
13ｃｍ-2の燐のイオン注入を行ない、さらに昇温速度１
００℃／ｓｅｃで１０００℃，３０秒間の急速加熱を行
なって上記Ｎ型コレクタ領域１０５を形成してもよい。
Ｐ型シリコン基板１０１ｂの主表面のフィールド酸化膜
１０６ｂに覆われてない部分に、熱酸化により膜厚数１
０ｎｍの第１の酸化シリコン膜１１５が形成される。フ
ォトレジスト膜パターン（図示せず）をマスクにした燐
のイオン注入等により、Ｎ+ 型コレクタ・コンタクト領
域１１６がＰ型シリコン基板１０１ｂの主表面に形成さ
れる。このＮ+ 型コレクタ・コンタクト領域１１６はＮ
型コレクタ領域１０５に直接に接続されるが、これのＸ
j はＰ+ 型ゲッタリング層１０２ｂには接続されない値
に設定されている。Ｐ型シリコン基板１０１ｂの主表面
のベース形成予定領域の酸化シリコン膜１１５が除去さ
れた後、３０ＫｅＶ，１×１０14ｃｍ-2のＢＦ2 のイオ
ン注入等が行なわれてＰ型ベース領域１１７が形成され
る。
【００２４】次に、Ｐ型シリコン基板１０１ｂの主表面
を覆うＰ+ 型多結晶シリコン膜，第２の酸化シリコン膜
１１９が順次ＣＶＤ法により形成される。酸化シリコン
膜１１９および上記Ｐ+ 型多結晶シリコン膜が順次異方
性エッチングによりパターニングされて、このＰ+ 型多
結晶シリコン膜からなるベース引き出し電極１１８が形
成され，ベース引き出し電極１１８の上面にのみに酸化
シリコン膜１１９が残置される。ＣＶＤ法により全面に
膜厚１５０ｎｍの第３の酸化シリコン膜が形成され、異
方性エッチングによりこの第３の酸化シリコン膜がエッ
チバックされてベース引き出し電極１１８（および残置
された酸化シリコン膜１１９）の側面を覆う酸化シリコ
ン膜スペーサ１２０が形成される。次に、Ｐ型シリコン
基板１０１ｂの主表面を覆う例えば膜厚２００ｎｍのノ
ンドープの第２の多結晶シリコン膜が形成され、７０Ｋ
ｅＶ，１×１０16ｃｍ-2の砒素のイオン注入が行なわ
れ、この第２の多結晶シリコン膜がパターニングされ
る。続いて、１０００℃，１０秒間の急速加熱が行なわ
れる。これにより（パターニングされた第２の多結晶シ
リコン膜がＮ+ 型多結晶シリコン膜になり、このＮ+ 型
多結晶シリコン膜からなる）エミッタ電極１２３が形成
される。これと同時に、それぞれベース引き出し電極１
１８，エミッタ電極１２３からのボロン，砒素の熱拡散
が行なわれて、Ｐ+ 型グラフト・ベース領域１２１，Ｎ
+ 型エミッタ領域１２２が形成される。Ｐ+ 型グラフト
・ベース領域１２１，Ｎ+ 型エミッタ領域１２２のＸj
は、それぞれ１００ｎｍ，５０ｎｍ程度である〔図３
（ｂ）〕。
を覆うＰ+ 型多結晶シリコン膜，第２の酸化シリコン膜
１１９が順次ＣＶＤ法により形成される。酸化シリコン
膜１１９および上記Ｐ+ 型多結晶シリコン膜が順次異方
性エッチングによりパターニングされて、このＰ+ 型多
結晶シリコン膜からなるベース引き出し電極１１８が形
成され，ベース引き出し電極１１８の上面にのみに酸化
シリコン膜１１９が残置される。ＣＶＤ法により全面に
膜厚１５０ｎｍの第３の酸化シリコン膜が形成され、異
方性エッチングによりこの第３の酸化シリコン膜がエッ
チバックされてベース引き出し電極１１８（および残置
された酸化シリコン膜１１９）の側面を覆う酸化シリコ
ン膜スペーサ１２０が形成される。次に、Ｐ型シリコン
基板１０１ｂの主表面を覆う例えば膜厚２００ｎｍのノ
ンドープの第２の多結晶シリコン膜が形成され、７０Ｋ
ｅＶ，１×１０16ｃｍ-2の砒素のイオン注入が行なわ
れ、この第２の多結晶シリコン膜がパターニングされ
る。続いて、１０００℃，１０秒間の急速加熱が行なわ
れる。これにより（パターニングされた第２の多結晶シ
リコン膜がＮ+ 型多結晶シリコン膜になり、このＮ+ 型
多結晶シリコン膜からなる）エミッタ電極１２３が形成
される。これと同時に、それぞれベース引き出し電極１
１８，エミッタ電極１２３からのボロン，砒素の熱拡散
が行なわれて、Ｐ+ 型グラフト・ベース領域１２１，Ｎ
+ 型エミッタ領域１２２が形成される。Ｐ+ 型グラフト
・ベース領域１２１，Ｎ+ 型エミッタ領域１２２のＸj
は、それぞれ１００ｎｍ，５０ｎｍ程度である〔図３
（ｂ）〕。
【００２５】続いて、全面に酸化シリコン系絶縁膜から
なる層間絶縁膜１３１ｂが形成される。層間絶縁膜１３
１ｂ（および酸化シリコン膜１１５あるいは酸化シリコ
ン膜１１９）を貫通してＮ+ 型コレクタ・コンタクト領
域１１６，ベース引き出し電極１１８，エミッタ電極１
２３にそれぞれ達するコンタクト孔１３２ｂａ，１３２
ｂｂ，１３２ｂｃが形成される。本第１の実施の形態の
上記第１の実施例と同様に、ＲＴＡ装置を用いて例えば
１００℃／ｓｅｃの昇温速度で所定温度である例えば８
５０℃まで急熱し、直ちに例えば−１０℃／ｍｉｎの降
温速度で６００℃程度まで徐冷するゲッタリング熱処理
が行なわれる〔図２〕。このゲッタリング熱処理により
Ｐ型シリコン基板１０１ｂ中の金属汚染物質はＰ+ 型ゲ
ッタリング層１０２ｂに十分にゲッタリングされ、Ｐ+
型ゲッタリング層１０２ｂはＰ+ 型ゲッタリング層１０
２ｂａとなる。このゲッタリング熱処理以降の工程には
この温度より高い温度を伴なう工程がないことから、Ｐ
+ 型ゲッタリング層１０２ｂａにゲッタリングされた金
属汚染物質がＰ+ 型ゲッタリング層１０２ｂａから解離
しにくくなる。また、このゲッタリング熱処理に際して
主としてＰ+ 型グラフト・ベース領域１２１のＸj の増
大はほとんど生じないことから、Ｐ+ 型グラフト・ベー
ス領域１２１とＮ+ 型エミッタ領域１２２との間のリー
ク電流の増大に代表されるＮＰＮバイポーラ・トランジ
スタの電気特性の劣化は容易に抑制される。この熱処理
工程の後、コンタクト孔１３２ｂａ，１３２ｂｂ，１３
２ｂｃを介してそれぞれＮ+ 型コレクタ・コンタクト領
域１１６，ベース引き出し電極１１８，エミッタ電極１
２３に接続される金属配線１３３ｂａ，１３３ｂｂ，１
３３ｂｃが形成される〔図３（ｃ）〕。
なる層間絶縁膜１３１ｂが形成される。層間絶縁膜１３
１ｂ（および酸化シリコン膜１１５あるいは酸化シリコ
ン膜１１９）を貫通してＮ+ 型コレクタ・コンタクト領
域１１６，ベース引き出し電極１１８，エミッタ電極１
２３にそれぞれ達するコンタクト孔１３２ｂａ，１３２
ｂｂ，１３２ｂｃが形成される。本第１の実施の形態の
上記第１の実施例と同様に、ＲＴＡ装置を用いて例えば
１００℃／ｓｅｃの昇温速度で所定温度である例えば８
５０℃まで急熱し、直ちに例えば−１０℃／ｍｉｎの降
温速度で６００℃程度まで徐冷するゲッタリング熱処理
が行なわれる〔図２〕。このゲッタリング熱処理により
Ｐ型シリコン基板１０１ｂ中の金属汚染物質はＰ+ 型ゲ
ッタリング層１０２ｂに十分にゲッタリングされ、Ｐ+
型ゲッタリング層１０２ｂはＰ+ 型ゲッタリング層１０
２ｂａとなる。このゲッタリング熱処理以降の工程には
この温度より高い温度を伴なう工程がないことから、Ｐ
+ 型ゲッタリング層１０２ｂａにゲッタリングされた金
属汚染物質がＰ+ 型ゲッタリング層１０２ｂａから解離
しにくくなる。また、このゲッタリング熱処理に際して
主としてＰ+ 型グラフト・ベース領域１２１のＸj の増
大はほとんど生じないことから、Ｐ+ 型グラフト・ベー
ス領域１２１とＮ+ 型エミッタ領域１２２との間のリー
ク電流の増大に代表されるＮＰＮバイポーラ・トランジ
スタの電気特性の劣化は容易に抑制される。この熱処理
工程の後、コンタクト孔１３２ｂａ，１３２ｂｂ，１３
２ｂｃを介してそれぞれＮ+ 型コレクタ・コンタクト領
域１１６，ベース引き出し電極１１８，エミッタ電極１
２３に接続される金属配線１３３ｂａ，１３３ｂｂ，１
３３ｂｃが形成される〔図３（ｃ）〕。
【００２６】本第１の実施の形態の上記第２の実施例の
ゲットリング熱処理における急速加熱の昇温温度も上記
８５０℃に限定されるものではなく、７００℃〜８５０
℃の範囲の温度であればよい。
ゲットリング熱処理における急速加熱の昇温温度も上記
８５０℃に限定されるものではなく、７００℃〜８５０
℃の範囲の温度であればよい。
【００２７】本第１の実施の形態の上記第２の実施例に
おけるＳＳＴ型のＮＰＮバイポーラ・トランジスタトラ
ンジスタはＰ型シリコン基板の主表面に形成されている
が、このトランジスタはＮ型シリコン基板の主表面に形
成されたものでもよい。また、本第２の実施例はＳＳＴ
型以外のＮＰＮバイポーラ・トランジスタ，ＰＮＰバイ
ポーラ・トランジスタあるいはＢｉ−ＣＭＯＳトランジ
スタに対しても応用できる。さらにサリサイド型のＭＯ
Ｓトランジスタを含んでなるＢｉ−ＣＭＯＳトランジス
タに本第１の実施例を応用する場合には、上記ゲッタリ
ング熱処理における急速加熱を７００℃〜８５０℃の範
囲の所定温度まで行なう代りに、７００℃〜８００℃の
範囲の所定温度まで行なえばよい。
おけるＳＳＴ型のＮＰＮバイポーラ・トランジスタトラ
ンジスタはＰ型シリコン基板の主表面に形成されている
が、このトランジスタはＮ型シリコン基板の主表面に形
成されたものでもよい。また、本第２の実施例はＳＳＴ
型以外のＮＰＮバイポーラ・トランジスタ，ＰＮＰバイ
ポーラ・トランジスタあるいはＢｉ−ＣＭＯＳトランジ
スタに対しても応用できる。さらにサリサイド型のＭＯ
Ｓトランジスタを含んでなるＢｉ−ＣＭＯＳトランジス
タに本第１の実施例を応用する場合には、上記ゲッタリ
ング熱処理における急速加熱を７００℃〜８５０℃の範
囲の所定温度まで行なう代りに、７００℃〜８００℃の
範囲の所定温度まで行なえばよい。
【００２８】本発明の上記第１の実施の形態におけるＰ
+ 型ゲッタリング層はシリコン基板の主表面から所要の
深さへのボロンのイオン注入により形成されているが、
本発明はこれに限定されるものではない。本発明の第２
の実施の形態では、Ｐ+ 型シリコン基板自体をゲッタリ
ング層として利用され、Ｐ+ 型シリコン基板の主表面に
形成された各種エピタキシャル層の表面にトランジスタ
が形成されている。
+ 型ゲッタリング層はシリコン基板の主表面から所要の
深さへのボロンのイオン注入により形成されているが、
本発明はこれに限定されるものではない。本発明の第２
の実施の形態では、Ｐ+ 型シリコン基板自体をゲッタリ
ング層として利用され、Ｐ+ 型シリコン基板の主表面に
形成された各種エピタキシャル層の表面にトランジスタ
が形成されている。
【００２９】半導体装置の製造工程の断面模式図である
図４とゲッタリングの熱処理プロセスを示すグラフであ
る図５とを参照すると、本発明の第２の実施の形態の第
１の実施例は、Ｐ+ 型シリコン基板の主表面に所要膜厚
のＰ型エピタキシャル層が形成され，Ｐ型エピタキシャ
ル層の表面にＮ型ウェルが形成され，このＮ型ウェルの
表面にサリサイド構造のＰチャネルＭＯＳトランジスタ
が形成され，層間絶縁膜が形成され，これにコンタクト
孔が開口され，金属配線が形成される前にゲッタリング
熱処理が行なわれる実施例であり、以下のとおりになっ
ている。
図４とゲッタリングの熱処理プロセスを示すグラフであ
る図５とを参照すると、本発明の第２の実施の形態の第
１の実施例は、Ｐ+ 型シリコン基板の主表面に所要膜厚
のＰ型エピタキシャル層が形成され，Ｐ型エピタキシャ
ル層の表面にＮ型ウェルが形成され，このＮ型ウェルの
表面にサリサイド構造のＰチャネルＭＯＳトランジスタ
が形成され，層間絶縁膜が形成され，これにコンタクト
孔が開口され，金属配線が形成される前にゲッタリング
熱処理が行なわれる実施例であり、以下のとおりになっ
ている。
【００３０】まず、１０18ｃｍ-3台から１０19ｃｍ-3台
の不純物濃度を有したＰ+ 型シリコン基板２０１ａの主
表面側に、例えば膜厚５μｍのＰ型エピタキシャル層２
０２ａが形成される。このＰ型エピタキシャル層２０２
ａの不純物濃度は１０15ｃｍ-3台である。次に、Ｐ型エ
ピタキシャル層２０２ａの表面には例えばＬＯＣＯＳ型
のフィールド酸化膜２０６ａが形成される。続いて、
０．７ＭｅＶ，５×１０13ｃｍ-2の燐のイオン注入が行
なわれ、昇温速度１００℃／ｓｅｃで１０００℃，３０
秒間の急速加熱が行なわれ、Ｎ型ウェル２０７がＰ型エ
ピタキシャル層２０２の表面に形成される。Ｐ型エピタ
キシャル層２０２ａの表面にゲート酸化膜２０８が形成
された後、多結晶シリコン膜からなるゲート電極２０９
が形成され、さらに、酸化シリコン膜がＣＶＤ法により
全面に形成され、この酸化シリコン膜がエッチバックさ
れてゲート電極２０９の側面を覆う酸化シリコン膜スペ
ーサ２１０が形成される。続いて、３０ＫｅＶ，２×１
０15ｃｍ-2のＢＦ2 のイオン注入が行なわれ、さらに９
５０℃，１０秒間の急速加熱が施されて、Ｘj が０．１
μｍ程度のＰ+ 型ソース・ドレイン領域２１１が形成さ
れる。スパッタリングによりＰ型エピタキシャル層の表
面を覆うチタン膜が形成され、６９０℃での第１のシン
タ処理が行なわれてゲート電極２０９の上面およびＰ+
型ソース・ドレイン領域２１１の表面にそれぞれ自己整
合的にＣ４９結晶構造のチタン・シリサイド膜が形成さ
れる。未反応のチタン膜等が選択的に除去された後、８
００℃での第２のシンタ処理が行なわれ、ゲート電極２
０９の上面，Ｐ+ 型ソース・ドレイン領域２１１の表面
にそれぞれ自己整合的に形成されたＣ４９結晶構造のチ
タン・シリサイド膜は、それぞれＣ５４結晶構造のチタ
ン・シリサイド膜２１２，２１３に相転移される〔図４
（ａ）〕。
の不純物濃度を有したＰ+ 型シリコン基板２０１ａの主
表面側に、例えば膜厚５μｍのＰ型エピタキシャル層２
０２ａが形成される。このＰ型エピタキシャル層２０２
ａの不純物濃度は１０15ｃｍ-3台である。次に、Ｐ型エ
ピタキシャル層２０２ａの表面には例えばＬＯＣＯＳ型
のフィールド酸化膜２０６ａが形成される。続いて、
０．７ＭｅＶ，５×１０13ｃｍ-2の燐のイオン注入が行
なわれ、昇温速度１００℃／ｓｅｃで１０００℃，３０
秒間の急速加熱が行なわれ、Ｎ型ウェル２０７がＰ型エ
ピタキシャル層２０２の表面に形成される。Ｐ型エピタ
キシャル層２０２ａの表面にゲート酸化膜２０８が形成
された後、多結晶シリコン膜からなるゲート電極２０９
が形成され、さらに、酸化シリコン膜がＣＶＤ法により
全面に形成され、この酸化シリコン膜がエッチバックさ
れてゲート電極２０９の側面を覆う酸化シリコン膜スペ
ーサ２１０が形成される。続いて、３０ＫｅＶ，２×１
０15ｃｍ-2のＢＦ2 のイオン注入が行なわれ、さらに９
５０℃，１０秒間の急速加熱が施されて、Ｘj が０．１
μｍ程度のＰ+ 型ソース・ドレイン領域２１１が形成さ
れる。スパッタリングによりＰ型エピタキシャル層の表
面を覆うチタン膜が形成され、６９０℃での第１のシン
タ処理が行なわれてゲート電極２０９の上面およびＰ+
型ソース・ドレイン領域２１１の表面にそれぞれ自己整
合的にＣ４９結晶構造のチタン・シリサイド膜が形成さ
れる。未反応のチタン膜等が選択的に除去された後、８
００℃での第２のシンタ処理が行なわれ、ゲート電極２
０９の上面，Ｐ+ 型ソース・ドレイン領域２１１の表面
にそれぞれ自己整合的に形成されたＣ４９結晶構造のチ
タン・シリサイド膜は、それぞれＣ５４結晶構造のチタ
ン・シリサイド膜２１２，２１３に相転移される〔図４
（ａ）〕。
【００３１】全面に酸化シリコン系絶縁膜からなる層間
絶縁膜２３１ａが形成される。層間絶縁膜２３１ａを貫
通して（ゲート電極２０９の上面，Ｐ+ 型ソース・ドレ
イン領域２１１の表面を覆う）チタン・シリサイド膜２
１２，２１３に達するコンタクト孔２３２ａａ，２３２
ａｂが形成される。続いて、ＲＴＡ装置を用いて例えば
１００℃／ｓｅｃの昇温速度で所定温度である例えば８
００℃まで急熱し、直ちに例えば−３０℃／ｍｉｎの降
温速度で６００℃程度まで徐冷するゲッタリング熱処理
が行なわれる〔図５〕。このゲッタリング熱処理により
Ｐ型エピタキシャル層２０２ａ中の金属汚染物質はＰ+
型シリコン基板２０１ａに十分にゲッタリングされ、Ｐ
+ 型シリコン基板２０１ａはＰ+ 型シリコン基板２０１
ａａとなる。このゲッタリング熱処理以降の工程にはこ
の温度より高い温度を伴なう工程がないことから、Ｐ+
型シリコン基板２０１ａａにゲッタリングされた金属汚
染物質がＰ+ 型シリコン基板２０１ａａから解離しにく
くなる。この熱処理工程の後、コンタクト孔２３２ａ
ａ，２３２ａｂ（およびチタン・シリサイド膜２１２，
２１３）を介してそれぞれゲート電極２０９，Ｐ+ 型ソ
ース・ドレイン領域２１１に接続される金属配線２３３
ａａ，２３３ａｂが形成される〔図４（ｂ）〕。
絶縁膜２３１ａが形成される。層間絶縁膜２３１ａを貫
通して（ゲート電極２０９の上面，Ｐ+ 型ソース・ドレ
イン領域２１１の表面を覆う）チタン・シリサイド膜２
１２，２１３に達するコンタクト孔２３２ａａ，２３２
ａｂが形成される。続いて、ＲＴＡ装置を用いて例えば
１００℃／ｓｅｃの昇温速度で所定温度である例えば８
００℃まで急熱し、直ちに例えば−３０℃／ｍｉｎの降
温速度で６００℃程度まで徐冷するゲッタリング熱処理
が行なわれる〔図５〕。このゲッタリング熱処理により
Ｐ型エピタキシャル層２０２ａ中の金属汚染物質はＰ+
型シリコン基板２０１ａに十分にゲッタリングされ、Ｐ
+ 型シリコン基板２０１ａはＰ+ 型シリコン基板２０１
ａａとなる。このゲッタリング熱処理以降の工程にはこ
の温度より高い温度を伴なう工程がないことから、Ｐ+
型シリコン基板２０１ａａにゲッタリングされた金属汚
染物質がＰ+ 型シリコン基板２０１ａａから解離しにく
くなる。この熱処理工程の後、コンタクト孔２３２ａ
ａ，２３２ａｂ（およびチタン・シリサイド膜２１２，
２１３）を介してそれぞれゲート電極２０９，Ｐ+ 型ソ
ース・ドレイン領域２１１に接続される金属配線２３３
ａａ，２３３ａｂが形成される〔図４（ｂ）〕。
【００３２】ゲッタリングの対象元素を仮にＦｅである
とすると、８００℃まで昇温させたことによりＰ型エピ
タキシャル層２０２ａ中でのＦｅの固溶度は約６．０×
１０12ｃｍ-3程度になるため、一度トラップされていた
Ｆｅも再度Ｐ型エピタキシャル層２０２ａ中に十分安定
に溶け出した状態になっているものと考えられる。８０
０℃に昇温した後この温時に保持せずに直ちに冷却プロ
セスにはいることから便宜上７５０℃でおよそ１．５分
間程度に相当する熱処理を受けると仮定してこのときの
Ｆｅの拡散を考察する。この温度でのＦｅの拡散係数は
６×１０-7ｃｍ2 ／ｓｅｃである。これらのことから、
この熱処理によりＦｅは０．１５１ｍｍ程度（Ｐ型エピ
タキシャル層２０２ａの膜厚より十分に長く）拡散する
ことから、Ｐ型エピタキシャル層２０２ａ中に存在した
ＦｅはＰ+ 型シリコン基板２０１ａにより十分にゲッタ
リングされ、Ｐ+ 型シリコン基板２０１ａはＰ+ 型シリ
コン基板２０１ａａとなる。また、この条件での熱処理
では、Ｐ+ 型ソース・ドレイン領域２１１のＸj の増加
変動は殆ど生じず，さらにチタン・シリサイド膜２１２
の凝集現象も回避されることから、実効チャネル長の縮
小によるショート・チャネル効果の発現，さらにはゲー
ト電極のシート抵抗の増大等に代表されるこのサリサイ
ド構造のＰチャネルＭＯＳトランジスタの電気特性の劣
化の抑制は容易になる。
とすると、８００℃まで昇温させたことによりＰ型エピ
タキシャル層２０２ａ中でのＦｅの固溶度は約６．０×
１０12ｃｍ-3程度になるため、一度トラップされていた
Ｆｅも再度Ｐ型エピタキシャル層２０２ａ中に十分安定
に溶け出した状態になっているものと考えられる。８０
０℃に昇温した後この温時に保持せずに直ちに冷却プロ
セスにはいることから便宜上７５０℃でおよそ１．５分
間程度に相当する熱処理を受けると仮定してこのときの
Ｆｅの拡散を考察する。この温度でのＦｅの拡散係数は
６×１０-7ｃｍ2 ／ｓｅｃである。これらのことから、
この熱処理によりＦｅは０．１５１ｍｍ程度（Ｐ型エピ
タキシャル層２０２ａの膜厚より十分に長く）拡散する
ことから、Ｐ型エピタキシャル層２０２ａ中に存在した
ＦｅはＰ+ 型シリコン基板２０１ａにより十分にゲッタ
リングされ、Ｐ+ 型シリコン基板２０１ａはＰ+ 型シリ
コン基板２０１ａａとなる。また、この条件での熱処理
では、Ｐ+ 型ソース・ドレイン領域２１１のＸj の増加
変動は殆ど生じず，さらにチタン・シリサイド膜２１２
の凝集現象も回避されることから、実効チャネル長の縮
小によるショート・チャネル効果の発現，さらにはゲー
ト電極のシート抵抗の増大等に代表されるこのサリサイ
ド構造のＰチャネルＭＯＳトランジスタの電気特性の劣
化の抑制は容易になる。
【００３３】本第２の実施の形態の上記第１の実施例で
のゲットリング熱処理における急速加熱の昇温温度は上
記８００℃に限定されるものではなく、７００℃〜８０
０℃の範囲の温度であればよい。
のゲットリング熱処理における急速加熱の昇温温度は上
記８００℃に限定されるものではなく、７００℃〜８０
０℃の範囲の温度であればよい。
【００３４】本第２の実施の形態の上記第１の実施例は
Ｐ+ 型シリコン基板の主表面に設けられたＰ型エピタキ
シャル層表面のＮ型ウェルの表面に形成されたサリサイ
ド構造のＰチャネルＭＯＳトランジスタトランジスタに
関するものであるが、本第１の実施例はサリサイド構造
のＮチャネルＭＯＳトランジスタもしくはサリサイド構
造のＣＭＯＳトランジスタに対しても応用できる。ま
た、サリサイド型ではない通常構造のＭＯＳトランジス
タに本第１の実施例を応用することも可能であり、この
場合には上記ゲッタリング熱処理における急速加熱を７
００℃〜８００℃の範囲の所定温度まで行なう代りに、
７００℃〜８５０℃の範囲まで行なえばよい。さらにま
た本第２の実施の形態の本第１の実施例は上記Ｎウェル
２０７をＮ型コレクタ領域とすることにより、ＮＰＮバ
イポーラ・トランジスタにも応用することが可能であ
る。
Ｐ+ 型シリコン基板の主表面に設けられたＰ型エピタキ
シャル層表面のＮ型ウェルの表面に形成されたサリサイ
ド構造のＰチャネルＭＯＳトランジスタトランジスタに
関するものであるが、本第１の実施例はサリサイド構造
のＮチャネルＭＯＳトランジスタもしくはサリサイド構
造のＣＭＯＳトランジスタに対しても応用できる。ま
た、サリサイド型ではない通常構造のＭＯＳトランジス
タに本第１の実施例を応用することも可能であり、この
場合には上記ゲッタリング熱処理における急速加熱を７
００℃〜８００℃の範囲の所定温度まで行なう代りに、
７００℃〜８５０℃の範囲まで行なえばよい。さらにま
た本第２の実施の形態の本第１の実施例は上記Ｎウェル
２０７をＮ型コレクタ領域とすることにより、ＮＰＮバ
イポーラ・トランジスタにも応用することが可能であ
る。
【００３５】半導体装置の製造工程の断面模式図である
図６とゲッタリングの熱処理プロセスを示す図２とを参
照すると、本発明の第２の実施の形態の第２の実施例は
ＳＳＴ型のＮＰＮバイポーラ・トランジスタに関するも
のであり、このＮＰＮ型バイポーラ・トランジスタは
（Ｐ+ 型シリコン基板の主表面を覆う第１のＰ型エピタ
キシャル層を介して）Ｐ+ 型シリコン基板の主表面上に
積層された第２のＰ型エピタキシャル層の表面に形成さ
れており、本第２の実施例でもＰ+ 型シリコン基板自体
がゲッタリング層として機能しており、具体的には以下
のとおりになっている。
図６とゲッタリングの熱処理プロセスを示す図２とを参
照すると、本発明の第２の実施の形態の第２の実施例は
ＳＳＴ型のＮＰＮバイポーラ・トランジスタに関するも
のであり、このＮＰＮ型バイポーラ・トランジスタは
（Ｐ+ 型シリコン基板の主表面を覆う第１のＰ型エピタ
キシャル層を介して）Ｐ+ 型シリコン基板の主表面上に
積層された第２のＰ型エピタキシャル層の表面に形成さ
れており、本第２の実施例でもＰ+ 型シリコン基板自体
がゲッタリング層として機能しており、具体的には以下
のとおりになっている。
【００３６】まず、１０18ｃｍ-3台から１０19ｃｍ-3台
の不純物濃度を有したＰ+ 型シリコン基板２０１ｂの主
表面側に、膜厚７μｍのＰ型エピタキシャル層２０２ｂ
が形成される。Ｐ型エピタキシャル層２０２ｂの不純物
濃度は例えば１０15ｃｍ-3台である。Ｐ型エピタキシャ
ル層２０２ｂの表面に例えば１０16ｃｍ-2台の燐のイオ
ン注入等によりＮ+ 型埋め込み層２０３が形成される
〔図６（ａ）〕。
の不純物濃度を有したＰ+ 型シリコン基板２０１ｂの主
表面側に、膜厚７μｍのＰ型エピタキシャル層２０２ｂ
が形成される。Ｐ型エピタキシャル層２０２ｂの不純物
濃度は例えば１０15ｃｍ-3台である。Ｐ型エピタキシャ
ル層２０２ｂの表面に例えば１０16ｃｍ-2台の燐のイオ
ン注入等によりＮ+ 型埋め込み層２０３が形成される
〔図６（ａ）〕。
【００３７】次に、Ｐ型エピタキシャル層２０２ｂの表
面を覆う第２のＰ型エピタキシャル層２０４が形成され
る。Ｐ型エピタキシャル層２０４の膜厚は３μｍ程度で
あり、これな不純物濃度は１０15ｃｍ-3台である。この
Ｐ型エピタキシャル層２０４の形成に際して（Ｐ型エピ
タキシャル層２０４中へのせり上りを含めて）Ｎ+ 型埋
め込み層２０３の不純物の再分布が生じ、その結果、Ｎ
+ 型埋め込み層２０３はＮ+ 型埋め込み層２０３ｂとな
る。さらに５×１０13ｃｍ-2程度の燐のイオン注入等に
より、Ｐ型エピタキシャル層２０４の表面にＮ型コレク
タ領域２０５が形成される。このＮ型コレクタ領域２０
５は上記Ｎ+ 型埋め込み層２０３に接続されている〔図
６（ｂ）〕。
面を覆う第２のＰ型エピタキシャル層２０４が形成され
る。Ｐ型エピタキシャル層２０４の膜厚は３μｍ程度で
あり、これな不純物濃度は１０15ｃｍ-3台である。この
Ｐ型エピタキシャル層２０４の形成に際して（Ｐ型エピ
タキシャル層２０４中へのせり上りを含めて）Ｎ+ 型埋
め込み層２０３の不純物の再分布が生じ、その結果、Ｎ
+ 型埋め込み層２０３はＮ+ 型埋め込み層２０３ｂとな
る。さらに５×１０13ｃｍ-2程度の燐のイオン注入等に
より、Ｐ型エピタキシャル層２０４の表面にＮ型コレク
タ領域２０５が形成される。このＮ型コレクタ領域２０
５は上記Ｎ+ 型埋め込み層２０３に接続されている〔図
６（ｂ）〕。
【００３８】次に、例えばＬＯＣＯＳ型のフィールド酸
化膜２０６ｂがＰ型エピタキシャル層２０４の表面に形
成される。Ｐ型エピタキシャル層２０４の表面のフィー
ルド酸化膜２０６ｂに覆われてない部分に、熱酸化によ
り膜厚数１０ｎｍの第１の酸化シリコン膜２１５が形成
される。フォトレジスト膜パターン（図示せず）をマス
クにした燐のイオン注入等により、Ｎ+ 型コレクタ・コ
ンタクト領域２１６がＰ型エピタキシャル層２０４の表
面に形成される。このＮ+ 型コレクタ・コンタクト領域
２１６はＮ+ 型埋め込み層２０３並びにＮ型コレクタ領
域２０５に直接に接続される。Ｐ型エピタキシャル層２
０４の表面のベース形成予定領域の酸化シリコン膜２１
５が除去された後、３０ＫｅＶ，１×１０14ｃｍ-2のＢ
Ｆ2 のイオン注入等が行なわれてＰ型ベース領域２１７
が形成される。
化膜２０６ｂがＰ型エピタキシャル層２０４の表面に形
成される。Ｐ型エピタキシャル層２０４の表面のフィー
ルド酸化膜２０６ｂに覆われてない部分に、熱酸化によ
り膜厚数１０ｎｍの第１の酸化シリコン膜２１５が形成
される。フォトレジスト膜パターン（図示せず）をマス
クにした燐のイオン注入等により、Ｎ+ 型コレクタ・コ
ンタクト領域２１６がＰ型エピタキシャル層２０４の表
面に形成される。このＮ+ 型コレクタ・コンタクト領域
２１６はＮ+ 型埋め込み層２０３並びにＮ型コレクタ領
域２０５に直接に接続される。Ｐ型エピタキシャル層２
０４の表面のベース形成予定領域の酸化シリコン膜２１
５が除去された後、３０ＫｅＶ，１×１０14ｃｍ-2のＢ
Ｆ2 のイオン注入等が行なわれてＰ型ベース領域２１７
が形成される。
【００３９】次に、Ｐ型エピタキシャル層２０４の表面
を覆うＰ+ 型多結晶シリコン膜，第２の酸化シリコン膜
２１９が順次ＣＶＤ法により形成される。酸化シリコン
膜２１９および上記Ｐ+ 型多結晶シリコン膜が順次異方
性エッチングによりパターニングされて、このＰ+ 型多
結晶シリコン膜からなるベース引き出し電極２１８が形
成され，ベース引き出し電極２１８の上面にのみに酸化
シリコン膜２１９が残置される。ＣＶＤ法により全面に
膜厚１５０ｎｍの第３の酸化シリコン膜が形成され、異
方性エッチングによりこの第３の酸化シリコン膜がエッ
チバックされてベース引き出し電極２１８（および残置
された酸化シリコン膜２１９）の側面を覆う酸化シリコ
ン膜スペーサ２２０が形成される。次に、Ｐ型エピタキ
シャル層２０４の表面を覆う例えば膜厚２００ｎｍのノ
ンドープの第２の多結晶シリコン膜が形成され、７０Ｋ
ｅＶ，１×１０16ｃｍ-2の砒素のイオン注入が行なわ
れ、この第２の多結晶シリコン膜がパターニングされ
る。続いて、１０００℃，１０秒間の急速加熱が行なわ
れる。これにより（パターニングされた第２の多結晶シ
リコン膜がＮ+ 型多結晶シリコン膜になり、このＮ+ 型
多結晶シリコン膜からなる）エミッタ電極２２３が形成
される。これと同時に、それぞれベース引き出し電極２
１８，エミッタ電極２２３からのボロン，砒素の熱拡散
が行なわれて、Ｐ+ 型グラフト・ベース領域２２１，Ｎ
+ 型エミッタ領域２２２が形成される。Ｐ+ 型グラフト
・ベース領域２２１，Ｎ+ 型エミッタ領域２２２のＸj
は、それぞれ１００ｎｍ，５０ｎｍ程度である。
を覆うＰ+ 型多結晶シリコン膜，第２の酸化シリコン膜
２１９が順次ＣＶＤ法により形成される。酸化シリコン
膜２１９および上記Ｐ+ 型多結晶シリコン膜が順次異方
性エッチングによりパターニングされて、このＰ+ 型多
結晶シリコン膜からなるベース引き出し電極２１８が形
成され，ベース引き出し電極２１８の上面にのみに酸化
シリコン膜２１９が残置される。ＣＶＤ法により全面に
膜厚１５０ｎｍの第３の酸化シリコン膜が形成され、異
方性エッチングによりこの第３の酸化シリコン膜がエッ
チバックされてベース引き出し電極２１８（および残置
された酸化シリコン膜２１９）の側面を覆う酸化シリコ
ン膜スペーサ２２０が形成される。次に、Ｐ型エピタキ
シャル層２０４の表面を覆う例えば膜厚２００ｎｍのノ
ンドープの第２の多結晶シリコン膜が形成され、７０Ｋ
ｅＶ，１×１０16ｃｍ-2の砒素のイオン注入が行なわ
れ、この第２の多結晶シリコン膜がパターニングされ
る。続いて、１０００℃，１０秒間の急速加熱が行なわ
れる。これにより（パターニングされた第２の多結晶シ
リコン膜がＮ+ 型多結晶シリコン膜になり、このＮ+ 型
多結晶シリコン膜からなる）エミッタ電極２２３が形成
される。これと同時に、それぞれベース引き出し電極２
１８，エミッタ電極２２３からのボロン，砒素の熱拡散
が行なわれて、Ｐ+ 型グラフト・ベース領域２２１，Ｎ
+ 型エミッタ領域２２２が形成される。Ｐ+ 型グラフト
・ベース領域２２１，Ｎ+ 型エミッタ領域２２２のＸj
は、それぞれ１００ｎｍ，５０ｎｍ程度である。
【００４０】続いて、全面に酸化シリコン系絶縁膜から
なる層間絶縁膜２３１ｂが形成される。層間絶縁膜２３
１ｂ（および酸化シリコン膜２１５あるいは酸化シリコ
ン膜２１９）を貫通してＮ+ 型コレクタ・コンタクト領
域２１６，ベース引き出し電極２１８，エミッタ電極２
２３にそれぞれ達するコンタクト孔２３２ｂａ，２３２
ｂｂ，２３２ｂｃが形成される。上記第１の実施の形態
の上記第１の実施例と同様に、ＲＴＡ装置を用いて例え
ば１００℃／ｓｅｃの昇温速度で所定温度である例えば
８５０℃まで急熱し、直ちに例えば−１０℃／ｍｉｎの
降温速度で６００℃程度まで徐冷するゲッタリング熱処
理が行なわれる〔図２〕。このゲッタリング熱処理によ
りＰ型エピタキシャル層２０２ｂ，２０４中の金属汚染
物質はＰ+ 型シリコン基板２０１ｂに十分にゲッタリン
グされ、Ｐ+ 型シリコン基板２０１ｂはＰ+ 型シリコン
基板２０１ｂａとなる。このゲッタリング熱処理以降の
工程にはこの温度より高い温度を伴なう工程がないこと
から、Ｐ+ 型シリコン基板２０１ｂａにゲッタリングさ
れた金属汚染物質がＰ+ 型シリコン基板２０１ｂａから
解離しにくくなる。また、このゲッタリング熱処理に際
して主としてＰ+ 型グラフト・ベース領域２２１のＸj
の増大はほとんど生じないことから、Ｐ+ 型グラフト・
ベース領域２２１とＮ+ 型エミッタ領域２２２との間の
リーク電流の増大に代表されるＮＰＮバイポーラ・トラ
ンジスタの電気特性の劣化は容易に抑制される。この熱
処理工程の後、コンタクト孔２３２ｂａ，２３２ｂｂ，
２３２ｂｃを介してそれぞれＮ+ 型コレクタ・コンタク
ト領域２１６，ベース引き出し電極２１８，エミッタ電
極２２３に接続される金属配線２３３ｂａ，２３３ｂ
ｂ，２３３ｂｃが形成される〔図６（ｃ）〕。
なる層間絶縁膜２３１ｂが形成される。層間絶縁膜２３
１ｂ（および酸化シリコン膜２１５あるいは酸化シリコ
ン膜２１９）を貫通してＮ+ 型コレクタ・コンタクト領
域２１６，ベース引き出し電極２１８，エミッタ電極２
２３にそれぞれ達するコンタクト孔２３２ｂａ，２３２
ｂｂ，２３２ｂｃが形成される。上記第１の実施の形態
の上記第１の実施例と同様に、ＲＴＡ装置を用いて例え
ば１００℃／ｓｅｃの昇温速度で所定温度である例えば
８５０℃まで急熱し、直ちに例えば−１０℃／ｍｉｎの
降温速度で６００℃程度まで徐冷するゲッタリング熱処
理が行なわれる〔図２〕。このゲッタリング熱処理によ
りＰ型エピタキシャル層２０２ｂ，２０４中の金属汚染
物質はＰ+ 型シリコン基板２０１ｂに十分にゲッタリン
グされ、Ｐ+ 型シリコン基板２０１ｂはＰ+ 型シリコン
基板２０１ｂａとなる。このゲッタリング熱処理以降の
工程にはこの温度より高い温度を伴なう工程がないこと
から、Ｐ+ 型シリコン基板２０１ｂａにゲッタリングさ
れた金属汚染物質がＰ+ 型シリコン基板２０１ｂａから
解離しにくくなる。また、このゲッタリング熱処理に際
して主としてＰ+ 型グラフト・ベース領域２２１のＸj
の増大はほとんど生じないことから、Ｐ+ 型グラフト・
ベース領域２２１とＮ+ 型エミッタ領域２２２との間の
リーク電流の増大に代表されるＮＰＮバイポーラ・トラ
ンジスタの電気特性の劣化は容易に抑制される。この熱
処理工程の後、コンタクト孔２３２ｂａ，２３２ｂｂ，
２３２ｂｃを介してそれぞれＮ+ 型コレクタ・コンタク
ト領域２１６，ベース引き出し電極２１８，エミッタ電
極２２３に接続される金属配線２３３ｂａ，２３３ｂ
ｂ，２３３ｂｃが形成される〔図６（ｃ）〕。
【００４１】本第１の実施の形態の上記第２の実施例の
ゲットリング熱処理における急速加熱の昇温温度も上記
８５０℃に限定されるものではなく、７００℃〜８５０
℃の範囲の温度であればよい。本第１の実施例ではＰ型
エピタキシャル層２０６の表面からＰ+ 型シリコン基板
２０１ｂまでの距離は１０μｍであることから、例えば
昇温温度が７００℃のとき、ゲッタリング熱処理により
例えばＦｅは少なくとも１０μｍ程度の拡散移動が生じ
るので、本第１の実施例により十分にゲッタリングが行
なわれる。
ゲットリング熱処理における急速加熱の昇温温度も上記
８５０℃に限定されるものではなく、７００℃〜８５０
℃の範囲の温度であればよい。本第１の実施例ではＰ型
エピタキシャル層２０６の表面からＰ+ 型シリコン基板
２０１ｂまでの距離は１０μｍであることから、例えば
昇温温度が７００℃のとき、ゲッタリング熱処理により
例えばＦｅは少なくとも１０μｍ程度の拡散移動が生じ
るので、本第１の実施例により十分にゲッタリングが行
なわれる。
【００４２】本第１の実施の形態の上記第２の実施例は
（Ｐ+ 型シリコン基板の主表面に積層されてなる）第２
のＰ型エピタキシャル層の表面に形成されたＳＳＴ型の
ＮＰＮバイポーラ・トランジスタトランジスタに関する
ものであるが、本第２の実施例はＳＳＴ型以外のＮＰＮ
バイポーラ・トランジスタ，ＰＮＰバイポーラ・トラン
ジスタあるいはＢｉ−ＣＭＯＳトランジスタに対しても
応用できる。さらにサリサイド型のＭＯＳトランジスタ
を含んでなるＢｉ−ＣＭＯＳトランジスタに本第１の実
施例を応用する場合には、上記ゲッタリング熱処理にお
ける急速加熱を７００℃〜８５０℃の範囲の所定温度ま
で行なう代りに、７００℃〜８００℃の範囲の所定温度
まで行なえばよい。
（Ｐ+ 型シリコン基板の主表面に積層されてなる）第２
のＰ型エピタキシャル層の表面に形成されたＳＳＴ型の
ＮＰＮバイポーラ・トランジスタトランジスタに関する
ものであるが、本第２の実施例はＳＳＴ型以外のＮＰＮ
バイポーラ・トランジスタ，ＰＮＰバイポーラ・トラン
ジスタあるいはＢｉ−ＣＭＯＳトランジスタに対しても
応用できる。さらにサリサイド型のＭＯＳトランジスタ
を含んでなるＢｉ−ＣＭＯＳトランジスタに本第１の実
施例を応用する場合には、上記ゲッタリング熱処理にお
ける急速加熱を７００℃〜８５０℃の範囲の所定温度ま
で行なう代りに、７００℃〜８００℃の範囲の所定温度
まで行なえばよい。
【００４３】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、主表面から所要の深さにイオン注入等に
より設けられたシリコン基板の主表面，もしくはＰ+ 型
シリコン基板の主表面を覆うエピタキシャル層の表面に
トランジスタを形成し、シリコン基板の主表面，もしく
はエピタキシャル層の表面を覆う層間絶縁膜を形成し、
トランジスタに達するコンタクト孔を層間絶縁膜に形成
し、シリコン基板を７００℃〜８５０℃の範囲の所定温
度に急速加熱した後に６００℃程度まで徐冷するゲッタ
リング熱処理を施し、金属配線を形成する工程を有して
いる。サリサイド構造のＭＯＳトランジスタが含まれて
いるときには、上記所定温度の範囲が７００℃〜８００
℃である。それ故、本発明によれば、シリコン基板の大
口径化とともにトランジスタの微細化，半導体装置の高
集積化に際して、トランジスタの電気特性の劣化を抑制
した好ましいゲッタリング法になり，さらにはサリサイ
ド構造のＭＯＳトランジスタに対しても適したゲッタリ
ング法となる。
の製造方法は、主表面から所要の深さにイオン注入等に
より設けられたシリコン基板の主表面，もしくはＰ+ 型
シリコン基板の主表面を覆うエピタキシャル層の表面に
トランジスタを形成し、シリコン基板の主表面，もしく
はエピタキシャル層の表面を覆う層間絶縁膜を形成し、
トランジスタに達するコンタクト孔を層間絶縁膜に形成
し、シリコン基板を７００℃〜８５０℃の範囲の所定温
度に急速加熱した後に６００℃程度まで徐冷するゲッタ
リング熱処理を施し、金属配線を形成する工程を有して
いる。サリサイド構造のＭＯＳトランジスタが含まれて
いるときには、上記所定温度の範囲が７００℃〜８００
℃である。それ故、本発明によれば、シリコン基板の大
口径化とともにトランジスタの微細化，半導体装置の高
集積化に際して、トランジスタの電気特性の劣化を抑制
した好ましいゲッタリング法になり，さらにはサリサイ
ド構造のＭＯＳトランジスタに対しても適したゲッタリ
ング法となる。
【図１】本発明の第１の実施の形態の第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図２】上記第１の実施の形態等に採用されるゲッタリ
ング熱処理を説明するためのゲラフである。
ング熱処理を説明するためのゲラフである。
【図３】上記第１の実施の形態の第２の実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図４】本発明の第２の実施の形態の第１の実施例の製
造工程の断面模式図である。
造工程の断面模式図である。
【図５】上記第２の実施の形態の上記第１の実施例に採
用されるゲッタリング熱処理を説明するためのゲラフで
ある。
用されるゲッタリング熱処理を説明するためのゲラフで
ある。
【図６】上記第２の実施の形態の第２の実施例の製造工
程の断面模式図である。
程の断面模式図である。
【図７】従来の半導体装置の製造方法に採用されるゲッ
タリング熱処理を説明するためのゲラフである。
タリング熱処理を説明するためのゲラフである。
【図８】従来の半導体装置の製造方法に採用される別の
ゲッタリング熱処理を説明するためのゲラフである。
ゲッタリング熱処理を説明するためのゲラフである。
１０１ａ，１０１ｂ Ｐ型シリコン基板 １０２ａ，１０２ａａ，１０２ｂ，１０２ｂａ Ｐ+
型ゲッタリング層 １０５，２０５ Ｎ型コレクタ領域 １０６ａ，１０６ｂ，２０６ａ，２０６ｂ フィール
ド酸化膜 １０７，２０７ Ｎ型ウェル １０８，２０８ ゲート酸化膜 １０９，２０９ ゲート電極 １１０，１２０，２１０，２２０ 酸化シリコン膜ス
ペーサ １１１，２１１ Ｐ+ 型ソース・ドレイン領域 １１５，１１９，２１５，２１９ 酸化シリコン膜 １１６，２１６ Ｎ+ 型コレクタ・コンタクト領域 １１７，２１７ Ｐ型ベース領域 １１８，２１８ ベース引き出し電極 １２１，２２１ Ｐ+ 型グラフト・ベース領域 １２２，２２２ Ｎ+ 型エミッタ領域 １２３，２２３ エミッタ電極 １３１ａ，１３１ｂ，２３１ａ，２３１ｂ 層間絶縁
膜 １３２ａａ，１３２ａｂ，１３２ｂａ〜１３２ｂｃ，２
３２ａａ，２３２ａｂ，２３２ｂａ〜２３２ｂｃ コ
ンタクト孔 １３３ａａ，１３３ａｂ，１３３ｂａ〜１３３ｂｃ，２
３３ａａ，２３３ａｂ，２３３ｂａ〜２３３ｂｃ 金
属配線 ２０３，２０３ｂ Ｎ+ 型埋め込み層 ２１２，２１３ チタン・シリサイド膜
型ゲッタリング層 １０５，２０５ Ｎ型コレクタ領域 １０６ａ，１０６ｂ，２０６ａ，２０６ｂ フィール
ド酸化膜 １０７，２０７ Ｎ型ウェル １０８，２０８ ゲート酸化膜 １０９，２０９ ゲート電極 １１０，１２０，２１０，２２０ 酸化シリコン膜ス
ペーサ １１１，２１１ Ｐ+ 型ソース・ドレイン領域 １１５，１１９，２１５，２１９ 酸化シリコン膜 １１６，２１６ Ｎ+ 型コレクタ・コンタクト領域 １１７，２１７ Ｐ型ベース領域 １１８，２１８ ベース引き出し電極 １２１，２２１ Ｐ+ 型グラフト・ベース領域 １２２，２２２ Ｎ+ 型エミッタ領域 １２３，２２３ エミッタ電極 １３１ａ，１３１ｂ，２３１ａ，２３１ｂ 層間絶縁
膜 １３２ａａ，１３２ａｂ，１３２ｂａ〜１３２ｂｃ，２
３２ａａ，２３２ａｂ，２３２ｂａ〜２３２ｂｃ コ
ンタクト孔 １３３ａａ，１３３ａｂ，１３３ｂａ〜１３３ｂｃ，２
３３ａａ，２３３ａｂ，２３３ｂａ〜２３３ｂｃ 金
属配線 ２０３，２０３ｂ Ｎ+ 型埋め込み層 ２１２，２１３ チタン・シリサイド膜
Claims (10)
- 【請求項１】 主表面から所要の深さにＰ+ 型ゲッタリ
ング層が設けられたシリコン基板の該主表面にトランジ
スタを形成し、該主表面を覆う層間絶縁膜を形成し、該
トランジスタに達するコンタクト孔を該層間絶縁膜に形
成する工程と、 前記シリコン基板を７００℃〜８５０℃の範囲の所定温
度に急速加熱した後、６００℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記トランジスタの少なくとも一部が前
記シリコン基板の主表面に形成されたＰ+ 型拡散層を含
んでなることを特徴とする請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記トランジスタの少なくとも一部がサ
リサイド構造のＭＯＳトランジスタを含んでなり、前記
所定温度が７００℃〜８００℃であることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 イオン注入法により、シリコン基板の主
表面から所要の深さにＰ+ 型ゲッタリング層を形成する
工程と、 前記シリコン基板の主表面にトランジスタを形成し、該
主表面を覆う層間絶縁膜を形成し、該トランジスタに達
するコンタクト孔を該層間絶縁膜に形成する工程と、 前記シリコン基板を７００℃〜８５０℃の範囲の所定温
度に急速加熱した後、６００℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 前記トランジスタの少なくとも一部が前
記シリコン基板の主表面に形成されたＰ+ 型拡散層を含
んでなることを特徴とする請求項４記載の半導体装置の
製造方法。 - 【請求項６】 前記トランジスタの少なくとも一部がサ
リサイド構造のＭＯＳトランジスタを含んでなり、前記
所定温度が７００℃〜８００℃であることを特徴とする
請求項４記載の半導体装置の製造方法。 - 【請求項７】 Ｐ+ 型シリコン基板の主表面に所要膜厚
のＰ型エピタキシャル層を形成し、該Ｐ型エピタキシャ
ル層の表面の所定の領域にＮ型領域を形成し、該Ｐ型エ
ピタキシャル層の表面の所望の領域にトランジスタを形
成し、該Ｐ型エピタキシャル層の表面を覆う層間絶縁膜
を形成し、該トランジスタに達するコンタクト孔を該層
間絶縁膜に形成する工程と、 前記シリコン基板を７００℃〜８５０℃の範囲の所定温
度に急速加熱した後、６００℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項８】 前記トランジスタの少なくとも一部が前
記Ｐ型エピタキシャル層の表面の所望の領域に形成され
たＰ+ 型拡散層を含んでなることを特徴とする請求項７
記載の半導体装置の製造方法。 - 【請求項９】 前記トランジスタの少なくとも一部がサ
リサイド構造のＭＯＳトランジスタを含んでなり、前記
所定温度が７００℃〜８００℃であることを特徴とする
請求項７記載の半導体装置の製造方法。 - 【請求項１０】 Ｐ+ 型シリコン基板の主表面に第１の
エピタキシャル層を形成し、該第１のエピタキシャル層
の表面の所定の領域にＮ+ 型埋め込み層を形成し、該Ｎ
+ 型埋め込み層を含めて該第１のエピタキシャル層の表
面に所要膜厚の第２のエピタキシャル層を形成し、少な
くとも該Ｎ+ 型埋め込み層の直上の該第２のエピタキシ
ャル層の表面にＮＰＮ型バイポーラ・トランジスタを形
成し、該第２のエピタキシャル層の表面を覆う層間絶縁
膜を形成し、少なくとも該ＮＰＮ型バイポーラ・トラン
ジスタに達するコンタクト孔を該層間絶縁膜に形成する
工程と、 前記シリコン基板を７００℃〜８５０℃の範囲の所定温
度に急速加熱した後、６００℃程度まで徐冷する工程
と、 前記コンタクト孔を介して前記トランジスタに接続され
る金属配線を形成する工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9015103A JP2973960B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置の製造方法 |
| US09/015,667 US6090645A (en) | 1997-01-29 | 1998-01-29 | Fabrication method of semiconductor device with gettering treatment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9015103A JP2973960B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214842A JPH10214842A (ja) | 1998-08-11 |
| JP2973960B2 true JP2973960B2 (ja) | 1999-11-08 |
Family
ID=11879514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9015103A Expired - Fee Related JP2973960B2 (ja) | 1997-01-29 | 1997-01-29 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6090645A (ja) |
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|---|---|---|---|---|
| KR100280809B1 (ko) * | 1998-12-30 | 2001-03-02 | 김영환 | 반도체 소자의 접합부 형성 방법 |
| JP3988307B2 (ja) | 1999-03-26 | 2007-10-10 | 株式会社Ｓｕｍｃｏ | シリコン単結晶、シリコンウェーハ及びエピタキシャルウェーハ |
| KR20010004278A (ko) * | 1999-06-28 | 2001-01-15 | 김영환 | 반도체 소자의 층간 절연막 형성 방법 |
| US20020142170A1 (en) * | 1999-07-28 | 2002-10-03 | Sumitomo Metal Industries, Ltd. | Silicon single crystal, silicon wafer, and epitaxial wafer |
| KR100348702B1 (ko) * | 1999-12-28 | 2002-08-13 | 주식회사 루밴틱스 | 급속 열처리 방법에 의한 도전성 투명 박막의 제조방법 및 그 방법에 의해 제조된 도전성 투명 박막 |
| EP2264753A3 (en) * | 2006-06-27 | 2011-04-20 | STMicroelectronics S.r.l. | Integrated device with both SOI insulation and junction insulation and manufacturing method |
| JP5119677B2 (ja) * | 2007-02-16 | 2013-01-16 | 株式会社Ｓｕｍｃｏ | シリコンウェーハ及びその製造方法 |
| WO2011156961A1 (zh) * | 2010-06-18 | 2011-12-22 | 常州天合光能有限公司 | 多晶硅的两步吸杂工艺 |
| US7993987B1 (en) * | 2010-10-14 | 2011-08-09 | International Business Machines Corporation | Surface cleaning using sacrificial getter layer |
| JP5793456B2 (ja) | 2012-03-23 | 2015-10-14 | 株式会社東芝 | 半導体装置およびその製造方法、基板 |
| KR20150134543A (ko) * | 2014-05-22 | 2015-12-02 | 삼성전자주식회사 | 소자 제조용 기판 및 반도체 소자 |
| CN104269456A (zh) * | 2014-09-05 | 2015-01-07 | 浙江晶科能源有限公司 | 一种新型太阳电池p扩散吸杂的工艺 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4597804A (en) * | 1981-03-11 | 1986-07-01 | Fujitsu Limited | Methods of forming denuded zone in wafer by intrinsic gettering and forming bipolar transistor therein |
| US4548654A (en) * | 1983-06-03 | 1985-10-22 | Motorola, Inc. | Surface denuding of silicon wafer |
| JP2726583B2 (ja) * | 1991-11-18 | 1998-03-11 | 三菱マテリアルシリコン株式会社 | 半導体基板 |
| US5757063A (en) * | 1994-03-25 | 1998-05-26 | Kabushiki Kaisha Toshiba | Semiconductor device having an extrinsic gettering film |
| JP2874834B2 (ja) * | 1994-07-29 | 1999-03-24 | 三菱マテリアル株式会社 | シリコンウェーハのイントリンシックゲッタリング処理法 |
| US5788763A (en) * | 1995-03-09 | 1998-08-04 | Toshiba Ceramics Co., Ltd. | Manufacturing method of a silicon wafer having a controlled BMD concentration |
-
1997
- 1997-01-29 JP JP9015103A patent/JP2973960B2/ja not_active Expired - Fee Related
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1998
- 1998-01-29 US US09/015,667 patent/US6090645A/en not_active Expired - Lifetime
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| JPH10214842A (ja) | 1998-08-11 |
| US6090645A (en) | 2000-07-18 |
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