KR100564242B1 - 동기화 시스템의 동기 클럭 안정화 장치 및 그 방법 - Google Patents

Abstract

본 발명은 동기화 시스템의 동기 클럭 안정화 장치 및 그 방법에 관한 것으로, 동기화 시스템의 동기 클럭 안정화 장치는 기준클럭을 발생시키고 발생된 클럭을 일시적으로 저장하는 클럭발생부, 클럭발생부에서 발생된 기준클럭과 회로단에서 피드백 된 클럭을 비교하는 위상비교부와 위상비교부의 출력을 기준으로 변경 혹은 지연된 클럭을 보상해 주며 기준클럭이 유실된 경우 지속적으로 클럭을 유지해 주는 위상보상부를 포함하는 것을 특징으로 하는 클럭보상부, 각 회로단에서의 클럭 지연도를 결정하여 시스템 전체 클럭의 위상 및 지연을 제어하는 마이크로 컨트롤부와 각각 회로단에 개별적으로 연동되어 각 회로단의 클럭 지연도를 상이하게 조절 가능한 적어도 하나 이상의 스큐(Skew)컨트롤부로 구성되는 클럭제어부를 포함한다.

Description

동기화 시스템의 동기 클럭 안정화 장치 및 그 방법{Apparatus and Method for Clock Stabilization of Synchronous System}

도 1은 동기화 된 시스템 내에서의 통상적인 클럭 공급 흐름을 나타낸 도면.

도 2는 본 발명에 따른 동기화 시스템의 동기 클럭 안정화 장치의 바람직한 일 실시예의 블록 구성을 나타낸 도면.

도 3은 본 발명에 따른 클럭보상부의 바람직한 일 실시예인 DPLL 회로의 블록 구성을 나타낸 도면.

*도면의 주요 부분에 대한 부호의 설명*

20 : 클럭발생기 21 : 클럭 버퍼

22 : 디지털 위상동기루프(DPLL) 23 : 스큐(Skew)컨트롤부

24 : 마이크로 컨트롤부 220 : 위상비교부

221 : 루프 필터(Loop Filter) 223 : 전압제어발진기(VCO)

224 : 분할기(Divider)

본 발명은 동기화 시스템의 동기 클럭 안정화 장치 및 그 방법에 관한 것으 로, 보다 구체적으로는 통신시스템, 디지털 컴퓨터 등과 같은 동기화 시스템에 있어서 시스템 내부의 각 회로의 동기 클럭을 안정화하는 장치 및 방법에 관한 것이다.

디지털 장치에서 클록 신호에 이상이 생기거나 불안정할 경우 시스템의 오작동을 초래할 수 있다. 휴대폰의 경우에는 혼선이 초래되고, 팩스에서 전송되는 데이터의 찌그러짐 등이 발생하는 것은 대부분 클록 신호의 불안정성에 기인한다.

이처럼 디지털 회로의 동작원으로 사용되는 클럭은 회로의 심장부와 같은 역할을 하므로 주파수의 정확성과 안정성이 요구되며 고속 연산 및 고속 처리가 요구됨에 따라 그 중요성이 날로 증가하고 있다. 더구나 통신 장비와 같은 신뢰성이 요구되는 분야에서는 하나의 클럭 발생원에 문제가 생기는 경우에도 정상적인 동작을 수행하기 위하여 이중화 또는 다중화된 클럭을 사용할 만큼 그 역할이 중요하다.

도 1은 동기화 된 시스템 내에서의 통상적인 클럭 공급 흐름을 나타낸 도면이다.

도 1에서 보는 바와 같이, 동기화 된 시스템 내에서는 동기를 맞추어 주는 클럭에 따라 시스템 및 회로가 동작하게 된다. 클럭발생부(100)는 클럭발생기(101)와 클럭 버퍼(102)로 이루어지는데, 동기 클럭은 클럭을 발생시키는 클럭발생기(101)에서 생성되어 클럭 버퍼(102)를 거쳐 각각의 회로에 공급된다. 시스템 내의 각 회로 사이에 동기화가 이루어져야 하므로 클럭발생기(101)는 하나이며 동일한 동기 클럭이 각 시스템에 공급된다. 시스템에 공급된 클럭의 동기에 맞추어서 회로 [1,2 ...... n]이 동작하며 각각의 회로는 그 클럭에 맞추어서 상호 통신을 하게 된다.

통상적인 디지털 시스템의 한 예로 디지털 컴퓨터 시스템을 들 수 있다. 디지털 컴퓨터 시스템은 중앙처리장치(CPU), 램(RAM : Random Access Memory), 및 프린터와 플로피 드라이브와 같은 주변기기를 제어하기 위한 입력/출력 제어회로와 같은 다수의 서브시스템을 구비한다. 통상적으로 CPU와 인접하게 위치한 시스템 클럭발생기는 다중 동기 시스템 클럭 신호가 도출되는 글로벌 또는 마스터 클럭 신호를 발생시킨다. 이들 시스템 클럭 신호는 각 서브시스템, 예를 들어, CPU 또는 RAM으로 제공된다. 또한 시스템 클럭발생기는 I/O 제어회로를 구동시키기 위해 주변 클럭 신호를 제공한다.

이처럼 동기화 된 시스템에서는 동기 클럭이 유실되거나 각각의 회로단에서의 동기 클럭이 맞지 않게 되는 경우, 전송단 혹은 수신단에서 데이터를 정확하게 인지하지 못하여 데이터 유실 현상이 발생하게 된다. 또한 각각의 회로단에서 단 하나의 비트라도 유실된다면 시스템 동작이 정지되거나 시스템 오작동을 일으키게 된다. 즉, 하나의 시스템 내의 여러 회로단에 동일한 동기 클럭이 공급되는 경우에 있어서는 시스템 클럭 간의 위상 불일치로 인해 신호의 왜곡 및 시스템 장애 등이 발생하게 되는 문제점이 있다.

상술한 바와 같은 종래기술의 문제점을 보완하기 위해, 본 발명은 클럭발생부와 각각의 회로단 사이에 클럭 보상 장치를 배치함으로써 각 회로단에 공급되는 클럭의 동기를 일치시켜 보다 안정적인 시스템 운용을 꾀할 수 있는 동기화 시스템 의 동기 클럭 안정화 장치 및 그 방법을 제공함을 그 목적으로 한다.

본 발명은 다수의 회로단을 포함하는 동기화 시스템의 클럭 공급에 있어서 시스템의 동기 클럭 안정화 장치 및 그 방법을 제공한다.

본 발명의 일 측면에 따른 동기화 시스템의 동기 클럭 안정화 장치는 기준클럭을 발생시키고 발생된 클럭을 일시적으로 저장하는 클럭발생부, 상기 클럭발생부로부터 발생된 기준클럭과 각 회로단에 공급되는 개별클럭과의 위상차를 비교해 클럭을 보상하는 클럭보상부, 각 회로단의 개별클럭 위상을 제어하는 클럭제어부를 포함한다.

클럭발생부는, 동기화 된 시스템 내에 단일로 존재하며 시스템 내에 기준 클럭을 공급하는 클럭발생기와 클럭발생기로부터 발생된 클럭을 일시적으로 보관하는 클럭버퍼로 구성된다. 클럭발생부에서 발생된 기준클럭은 각 회로단에 공급되는 과정에서 클럭 위상이 지연되거나 클럭이 유실되는 경우가 발생한다. 이런 문제는 DPLL 회로와 같은 클럭보상부에서 클럭 위상을 보상해 줌으로써 해결된다. DPLL 회로는 클럭발생기에서 발생된 기준 클럭과 각각의 회로단에서 피드백 된 클럭을 비교하여 변경 혹은 지연된 클럭을 보상해 주며, 기준 클럭이 유실된 경우에는 지속적으로 클럭을 유지해 준다. 이러한 클럭보상부는 클럭제어부에서 설정한 값에 따라 각 회로에 공급되는 클럭을 보상해 주게 되는데, 클럭제어부는 스큐컨트롤부와 마이크로 컨트롤부를 포함한다. 스큐컨트롤부는 마이크로 컨트롤부의 제어를 받아 각 회로단의 클럭 지연도를 서로 상이하게 설정할 수 있으며, 마이크로 컨트롤부는 스큐컨트롤부와 연동되어 각 회로단에서의 클럭 지연도를 결정하여 상기 스큐컨트롤부를 제어하는 역할을 하게 된다.

본 발명의 다른 측면에 따른 동기화 시스템의 동기 클럭 안정화 방법은 다수의 회로단을 포함하는 동기화 시스템의 클럭 공급 방법에 있어서, 시스템 동기화의 기준이 되는 기준클럭을 발생시키는 클럭발생 단계, 발생된 기준클럭을 입력으로 받아 기준클럭과 각 회로단에 공급되는 개별클럭 간 위상차를 비교해 클럭을 보상하는 클럭보상 단계, 및 각 회로단에 공급되는 개별클럭의 위상을 제어하는 클럭제어 단계를 포함한다. 클럭제어 단계는 각 회로단에 공급되는 클럭의 위상를 서로 상이하게 설정하여 각 회로단의 특성을 달리할 수도 있다.

이하, 본 발명에 따른 시스템의 동기 클럭 안정화 장치를 도면과 함께 자세히 설명하고자 한다.

도 2는 본 발명에 따른 동기화 된 시스템의 동기 클럭 안정화 장치의 바람직한 일 실시예의 블록 구성을 나타낸 도면이다.

도 2에 나타난 동기 클럭 안정화 장치는 크게 클럭발생기(20)와 클럭버퍼(21)로 이루어지는 클럭발생부, DPLL(22)로 이루어진 클럭보상부, 그리고 스큐컨트롤부(23)와 마이크로컨트롤부(24)를 포함하는 클럭제어부로 나누어 살펴볼 수 있다.

그림 2의 동기화 된 시스템은 시스템 내에 동기화 된 여러 개의 회로단을 가지고 있으나 클럭발생기(20)는 하나만을 사용하고 있다. 클럭발생기(20)로는 수정 발진자(crystal oscillator) 혹은 PLL(Phase Locked Loop) 클럭발생기 등이 사용될 수 있다. 수정 발진자(crystal oscillator)는 정확하고 규칙적인 진동에 의해 발생하는 일정한 간격을 갖는 전자적 펄스를 발생하여 클록 펄스 또는 타이밍 신호로 사용하여 시스템 내 각 구성 요소의 모든 동작을 동기화한다. PLL(Phase Locked Loop) 클럭발생기는 위상동기회로, 제 1 분주기 및 다수의 출력 버퍼 등으로 구성되며 동일한 주파수 및 위상에서 기준클럭 신호와 피드백 클럭 신호를 유지시킴으로써 동작한다.

클럭발생기(20)로부터 발생된 클럭은 클럭버퍼(21)에 일시적으로 저장되었다가 DPLL(22)에 기준클럭으로 입력된다. 디지털위상동기루프(Digital Phase Locked Loop : DPLL)는 현대 집적회로 디자인에 많이 쓰이고 있는 회로로, 그 기능은 회로에 대한 입력 신호에 동기화 된 클럭 신호를 생성하는 것이다. DPLL은 최근 마이크로프로세서의 내장클럭 발생 수단으로서 다용되고 있고 그 동작 주파수도 마이크로프로세서의 응용에 따라 광범위, 고주파화되고 있다. 본 발명에서 DPLL(22)은 기준클럭과 각 회로단에서 피드백 된 클럭의 위상을 비교하여 각각의 회로단에 적합한 위상의 클럭을 공급하게 된다. DPLL(22)로 피드백 되는 클럭은 각 회로단과 연동된 스큐컨트롤부(23)의 위상값에 따라 조절되게 된다.

도 2에 보이는 스큐컨트롤부(23)는 클럭간의 시간위상차인 스큐(skew)를 제거하는 방법으로 여러 개의 클럭을 동기화시켜 제어하는 회로이다. 시스템 내의 동일한 클럭발생기(20)에서 발생된 클럭이라 할지라도 클럭버퍼(21)를 거쳐 여러 개의 클럭으로 나뉘어져 각각의 회로단에 입력되는 과정에서 일부 클럭에 위상 지연, 신호 유실 등의 문제가 발생하여 클럭간의 위상이 일치하지 않게 되는 현상이 발생 하게 된다. 이렇게 되면 시스템 전반에 걸친 동기화에 큰 차질이 빚어지게 된다. 예를 들어, 음성데이터를 취급하는 경우에 있어서는 음성이 왜곡되며, 제어 데이터를 주고 받는 경우에는 시스템에 치명적인 장애가 발생하게 된다.

이러한 현상을 방지하기 위해 클럭 간 위상차인 스큐(Skew)를 제거하는 회로를 도입한 것이다. 스큐컨트롤부(23)는 각 회로단에 개별적으로 연동되어 해당 회로단만을 제어하며, 전체적으로는 마이크로 컨트롤부(24)의 제어를 받게 된다. 각 회로단에 공급되는 클럭별로 기준 클럭과의 차이가 다르게 나타나기 때문에 회로별로 스큐컨트롤부(23)를 하나씩 둔 것이다. 또한 각각의 회로단에서의 클럭 보상을 마이크로 컨트롤부(24)에서 제어를 하게 되므로 각각의 회로단에서의 클럭의 위상 및 지연도를 다르게 설정할 수 있다.

스큐컨트롤부(23)과 함께 클럭제어부를 구성하는 마이크로 컨트롤부(24)는 스큐컨트롤부(23)와 연동되어 각각의 회로단의 위상 및 지연을 조절하여 전체적으로 스큐컨트롤부(23)간의 상호관계를 제어한다. 이로써 각각의 회로에서 서로 다른 위상의 클럭과 지연을 사용하게 될 경우, 사용자가 각각의 스큐컨트롤부(23)을 제어하지 않고도 마이크로 컨트롤부(24) 상에서의 제어값 변경만으로 각 회로단에서의 클럭을 변경할 수 있다.

도 3은 본 발명에 따른 클럭보상부의 바람직한 일 실시예인 DPLL 회로의 블록 구성을 나타낸 도면이다. 즉, 도 3은 도 2에 나타난 DPLL(22)을 보다 상세하게 구체적으로 도시하고 있다.

도 3에서 보는 바와 같이, DPLL(22)은 기준클럭과 피드백클럭을 비교하는 위 상비교부(220), 잡음 주파수를 걸러내는 루프필터(221), 인가된 전압으로부터 원하는 발진 주파수를 출력하는 전압제어발진기(223), 전압제어발진기(223)로부터 출력된 신호의 주파수를 낮추어 주는 분할기(224)를 포함한다.

위상비교부(220)는 위상 변조파를 복조하는 복조기로서, 입력신호와 기준신호를 비교하여 입력신호와 기준신호 간의 위상차로부터 진폭 및 극성이 변하는 출력 전압을 생성하는 역할을 한다. 위상비교부(220)로부터 출력된 신호는 루프필터(221)에 의해 필터링 되고 이 신호는 다시 전압제어발진기(VCO)(223)의 입력 신호로 사용된다. 루프필터는 주로 저역통과여파기(LPF)구조로 구성되며, 루프 동작중에 발생하는 각종 주위 잡음 주파수들을 걸러내고, 커패시터를 이용하여 축적된 전하량 변화를 통해 VCO 조절단자의 전압을 가변하는 역할을 한다.

전압제어발진기(VCO : Voltage Controlled Oscillator)는 외부에서 인가된 입력전압에 따라 사용자가 원하는 특정한 발진주파수를 출력해 주는 장치로서, 온도나 주변전자파환경 등 주변 영향에 민감하기 때문에 PLL 같은 복잡한 구조를 만들게 하는 주원인이 된다.

전압제어발진기(223)로부터 출력된 신호는 분할기(Divider)(224)에 의해 낮은 주파수 신호로 바뀌게 된다. 분할기(224) 없이 기준클럭과 피드백 클럭을 위상 비교하는 경우에는, VCO의 출력주파수가 너무 높아서 두 신호를 비교하기 곤란하기 때문에 VCO의 출력주파수를 적절한 비율로 나누어 기준클럭과 비교하기 적당한 주파수로 만들어 주는 것이다. 분할기(224)는 디지털 카운터 같은 구조로 되어 있으며, 분주비를 복잡하게 변형해서 PLL 구조의 출력주파수를 가변할 수 있게 하는 역 할도 한다.

분할기(224)에 의해 주파수가 낮아진 신호는 피드백 되어 다시 위상비교부(220)의 입력으로 들어가게 되고 위상비교부(220)는 다시 기준클럭과 피드백 클럭의 위상을 비교하는 과정을 거치게 되고 상술한 과정이 반복된다.

본 발명인 동기화 시스템의 동기 클럭 안정화 장치 및 방법은, 동기화 시스템에 있어서의 동기 클럭 유실 및 동기 불일치 문제를, DPLL과 스큐컨트롤부를 추가 구성하여 동기화 시스템의 동작에 중요한 역할을 하는 클럭을 안정화시킴으로써 해결한다. 또한 각각의 회로단에서 동기가 다른 클럭을 사용할 경우에, 마이크로 컨트롤부 상에서 제어값 변경을 통해 스큐컨트롤부의 위상값을 조절함으로써 보다 손쉬운 시스템 클럭 조작을 가능하게 한다.

Claims (10)

1. 다수의 구동회로와 연동되는 동기화 시스템의 클럭 공급 장치에 있어서,

   상기 다수의 구동회로를 동작시키기 위한 기준클럭을 발생시키는 클럭발생부;

   상기 클럭발생부로부터 발생된 기준클럭과 각 구동회로에 공급되는 개별클럭과의 위상차를 비교해 클럭을 보상하는 클럭보상부;

   각 구동회로에 공급되는 개별클럭 위상을 기 설정된 위상값에 따라 조절하는 클럭제어부를 포함하는 동기화 시스템의 동기 클럭 안정화 장치.
2. 제 1항에 있어서,

   상기 클럭발생부는,

   기준클럭을 발생시키는 클럭발생기;와

   상기 발생된 기준클럭을 일시적으로 저장시키는 클럭 버퍼를 포함하는 동기화 시스템의 동기 클럭 안정화 장치.
3. 제 2항에 있어서,

   상기 클럭발생기는,

   수정 발진자(crystal oscillator) 혹은 PLL(Phase Locked Loop) 클럭발생기인 것을 특징으로 하는 동기화 시스템의 동기 클럭 안정화 장치.
4. 제 1항에 있어서,

   상기 클럭보상부는,

   상기 클럭발생기에서 발생된 기준클럭의 위상과 상기 각 구동회로에서 피드백 되는 개별클럭의 위상을 비교하는 위상비교부;

   상기 위상비교부의 위상 비교 결과에 따라 클럭의 위상을 보상해 주며, 기준클럭이 유실된 경우 지속적으로 클럭을 유지해 주는 위상보상부를 포함하는 것을 특징으로 하는 동기화 시스템의 동기 클럭 안정화 장치.
5. 제 1항에 있어서,

   상기 클럭보상부는,

   디지털 위상동기루프(DPLL) 회로인 것을 특징으로 하는 동기화 시스템의 동기 클럭 안정화 장치.
6. 제 5항에 있어서,

   상기 디지털 위상동기루프는,

   상기 기준클럭과 상기 구동회로로부터 피드백 되는 클럭을 비교하는 위상비교부;

   상기 위상비교부의 출력 신호 중 루프 동작중에 발생하는 각종 주위 잡음 주파수를 제거하는 루프 필터;

   상기 루프 필터를 거쳐 입력되는 신호 전압에 따라 특정한 발진주파수를 출력하는 전압제어발진기; 및

   상기 전압제어발진기의 출력주파수를 적절한 비율로 나누어 기준클럭과 비교하기에 적합한 주파수를 생성하여 상기 위상비교부로 제공하는 분할기를 포함하는 동기화 시스템의 동기 클럭 안정화 장치.
7. 제 1항에 있어서,

   상기 클럭제어부는,

   각 구동회로에서의 클럭 지연도를 결정하여 시스템 전체 클럭의 위상 및 지연을 제어하는 마이크로 컨트롤부;

   각 구동회로에 개별적으로 연동되며 상기 마이크로 컨트롤부의 제어를 받아 각 구동회로의 클럭 지연도를 서로 상이하게 조절 가능한 적어도 하나 이상의 스큐컨트롤부를 포함하는 것을 특징으로 하는 동기화 시스템의 동기 클럭 안정화 장치.
8. 다수의 구동회로와 연동되는 동기화 시스템의 클럭 공급 방법에 있어서,

   시스템 동기화의 기준이 되는 기준클럭을 발생시키는 클럭발생 단계;

   발생된 기준클럭을 입력으로 받아 기준클럭과 각 구동회로에 공급되는 개별클럭 간 위상차를 비교해 클럭을 보상하는 클럭보상 단계;

   각 구동회로에 공급되는 개별클럭의 위상을 기 설정된 위상값에 따라 제어하는 클럭제어 단계를 포함하는 동기화 시스템의 동기 클럭 안정화 방법.
9. 제 8항에 있어서,

   상기 클럭보상 단계는,

   상기 클럭발생 단계에서 발생된 기준클럭의 위상과 상기 각 구동회로에서 피드백 되는 개별클럭의 위상을 비교하는 위상비교 단계;

   상기 위상비교 단계의 위상 비교 결과에 따라 클럭의 위상을 보상해 주며, 기준클럭이 유실된 경우 지속적으로 클럭을 유지해 주는 위상보상 단계를 포함하는 동기화 시스템의 동기 클럭 안정화 방법.
10. 제 8항에 있어서,

    상기 클럭제어 단계는,

    각 구동회로에 공급되는 개별클럭의 위상을 서로 상이하게 설정하여 각각의 구동회로의 위상을 달리할 수 있는 것을 특징으로 하는 동기화 시스템의 동기 클럭 안정화 방법.

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