JP2965817B2 - 車両用データ伝送システム - Google Patents
車両用データ伝送システムInfo
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- JP2965817B2 JP2965817B2 JP11640893A JP11640893A JP2965817B2 JP 2965817 B2 JP2965817 B2 JP 2965817B2 JP 11640893 A JP11640893 A JP 11640893A JP 11640893 A JP11640893 A JP 11640893A JP 2965817 B2 JP2965817 B2 JP 2965817B2
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Description
【0001】
【産業上の利用分野】本発明は、自動車等の車両に搭載
される複数の電子制御装置、および、これら電子制御装
置を相互に接続する共通の通信線からなる車両用データ
伝送システムに関する。
される複数の電子制御装置、および、これら電子制御装
置を相互に接続する共通の通信線からなる車両用データ
伝送システムに関する。
【0002】
【従来の技術】自動車等の車両において、エンジン制
御、サスペンション制御等の各種制御を電子的に行う場
合、一般に、上記のような各種制御を個別に行う複数の
電子制御装置(以下「ECU」という)が設けられ、こ
れらECUを共通の通信線(以下「ネットワークバス」
という)で接続し、相互にデータの伝送を行って制御に
必要な各種パラメータ等を相互に送受信する車両用デー
タ伝送システムが構築されている。
御、サスペンション制御等の各種制御を電子的に行う場
合、一般に、上記のような各種制御を個別に行う複数の
電子制御装置(以下「ECU」という)が設けられ、こ
れらECUを共通の通信線(以下「ネットワークバス」
という)で接続し、相互にデータの伝送を行って制御に
必要な各種パラメータ等を相互に送受信する車両用デー
タ伝送システムが構築されている。
【0003】この車両用データ伝送システムでは、各E
CU内の通信用ICに、送受信データを順次記憶する送
受信データメモリを設けているが、送受信データをチェ
ックする場合は、データチェック用の記憶素子を送受信
データメモリとは別に設け、データチェック用記憶素子
に一旦送受信データを書込んでチェックを行った後に、
送受信データメモリに記憶していた。
CU内の通信用ICに、送受信データを順次記憶する送
受信データメモリを設けているが、送受信データをチェ
ックする場合は、データチェック用の記憶素子を送受信
データメモリとは別に設け、データチェック用記憶素子
に一旦送受信データを書込んでチェックを行った後に、
送受信データメモリに記憶していた。
【0004】
【発明が解決しようとする課題】このように、従来は、
送受信データをチェックするためには、チェック専用の
記憶素子を設ける必要があり、通信用IC全体の論理ゲ
ート数が増加し、かつ通信制御も複雑になるという問題
があった。
送受信データをチェックするためには、チェック専用の
記憶素子を設ける必要があり、通信用IC全体の論理ゲ
ート数が増加し、かつ通信制御も複雑になるという問題
があった。
【0005】本発明は、このような事情の下になされた
もので、その目的は、送/受信データを一旦記憶してデ
ータ送/受信を行うに当たり、データチェック専用の記
憶素子を設けることなくデータチェック済みの正しいデ
ータを送/受信し得る車両用データ伝送システムを提供
することにある。
もので、その目的は、送/受信データを一旦記憶してデ
ータ送/受信を行うに当たり、データチェック専用の記
憶素子を設けることなくデータチェック済みの正しいデ
ータを送/受信し得る車両用データ伝送システムを提供
することにある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、第1発明は、車両に搭載される複数の制御装置間で
ネットワークバスを介してデータ伝送を行う車両用デー
タ伝送システムにおいて、前記複数の制御装置はそれぞ
れ、送信データを記憶する記憶手段と、他の制御装置に
送信すべき送信データをユニット化して前記記憶手段に
転送する転送手段と、前記転送手段により転送されてき
た送信データを前記記憶手段に書込む書込手段と、前記
転送手段により転送されてきた送信データについてエラ
ー検出を行うエラー検出手段と、前記エラー検出手段に
よりエラーが検出された時、前記書込手段により前記記
憶手段に出力すべき書込アドレスを前記記憶手段のエラ
ーデータを含むユニットの先頭アドレスに戻させると共
に、前記転送手段によるエラーデータを含むユニットの
データの転送が終了するまで前記書込手段による書込ア
ドレスの更新を中断させて、エラーデータを含むユニッ
トの後続のデータの書込みを中止させる書込制御手段と
を有している。
め、第1発明は、車両に搭載される複数の制御装置間で
ネットワークバスを介してデータ伝送を行う車両用デー
タ伝送システムにおいて、前記複数の制御装置はそれぞ
れ、送信データを記憶する記憶手段と、他の制御装置に
送信すべき送信データをユニット化して前記記憶手段に
転送する転送手段と、前記転送手段により転送されてき
た送信データを前記記憶手段に書込む書込手段と、前記
転送手段により転送されてきた送信データについてエラ
ー検出を行うエラー検出手段と、前記エラー検出手段に
よりエラーが検出された時、前記書込手段により前記記
憶手段に出力すべき書込アドレスを前記記憶手段のエラ
ーデータを含むユニットの先頭アドレスに戻させると共
に、前記転送手段によるエラーデータを含むユニットの
データの転送が終了するまで前記書込手段による書込ア
ドレスの更新を中断させて、エラーデータを含むユニッ
トの後続のデータの書込みを中止させる書込制御手段と
を有している。
【0007】上記目的を達成するため、第2発明は、車
両に搭載される複数の制御装置間でネットワークバスを
介してデータ伝送を行う車両用データ伝送システムにお
いて、前記複数の制御装置はそれぞれ、受信データを記
憶する記憶手段と、他の制御装置からユニット化されて
送信されてきたデータを受信して前記記憶手段に転送す
る転送手段と、前記転送手段により転送されてきた受信
データについてエラー検出を行うエラー検出手段と、前
記エラー検出手段によりエラーが検出された時、前記書
込手段により前記記憶手段に出力すべき書込アドレスを
前記記憶手段のエラーデータを含むユニットの先頭アド
レスに戻させると共に、前記転送手段によるエラーデー
タを含むユニットのデータの転送が終了するまで前記書
込手段による書込アドレスの更新を中断させて、エラー
データを含むユニットの後続のデータの書込みを中止さ
せる書込制御手段とを有している。
両に搭載される複数の制御装置間でネットワークバスを
介してデータ伝送を行う車両用データ伝送システムにお
いて、前記複数の制御装置はそれぞれ、受信データを記
憶する記憶手段と、他の制御装置からユニット化されて
送信されてきたデータを受信して前記記憶手段に転送す
る転送手段と、前記転送手段により転送されてきた受信
データについてエラー検出を行うエラー検出手段と、前
記エラー検出手段によりエラーが検出された時、前記書
込手段により前記記憶手段に出力すべき書込アドレスを
前記記憶手段のエラーデータを含むユニットの先頭アド
レスに戻させると共に、前記転送手段によるエラーデー
タを含むユニットのデータの転送が終了するまで前記書
込手段による書込アドレスの更新を中断させて、エラー
データを含むユニットの後続のデータの書込みを中止さ
せる書込制御手段とを有している。
【0008】
【作用】第1発明の複数の制御装置における各記憶手段
は、転送手段により転送されてきたユニット化された送
信データを書込手段の書込み動作により記憶し、書込制
御手段は、エラー検出手段によりエラーが検出された
時、書込手段により記憶手段に出力すべき書込アドレス
を記憶手段のエラーデータを含むユニットの先頭アドレ
スに戻させると共に、転送手段によるエラーデータを含
むユニットのデータの転送が終了するまで書込手段によ
る書込アドレスの更新を中断させて、エラーデータを含
むユニットの後続のデータの書込みを中止させる。
は、転送手段により転送されてきたユニット化された送
信データを書込手段の書込み動作により記憶し、書込制
御手段は、エラー検出手段によりエラーが検出された
時、書込手段により記憶手段に出力すべき書込アドレス
を記憶手段のエラーデータを含むユニットの先頭アドレ
スに戻させると共に、転送手段によるエラーデータを含
むユニットのデータの転送が終了するまで書込手段によ
る書込アドレスの更新を中断させて、エラーデータを含
むユニットの後続のデータの書込みを中止させる。
【0009】従って、エラーが検出されたときは、記憶
手段には、エラーデータを含むユニットデータについて
は、エラーデータ以前の送信データのみが書込まれ、エ
ラーデータに後続する送信データは書込まれなくなると
共に、エラーデータを含むユニットデータの次のユニッ
トデータが、このエラーデータを含むユニットデータの
位置に新規に書き込まれて、エラーデータを含むユニッ
トデータ中のエラーデータ以前の送信データは消去さ
れ、結局、記憶手段内の送信データは正しいデータだけ
になる。
手段には、エラーデータを含むユニットデータについて
は、エラーデータ以前の送信データのみが書込まれ、エ
ラーデータに後続する送信データは書込まれなくなると
共に、エラーデータを含むユニットデータの次のユニッ
トデータが、このエラーデータを含むユニットデータの
位置に新規に書き込まれて、エラーデータを含むユニッ
トデータ中のエラーデータ以前の送信データは消去さ
れ、結局、記憶手段内の送信データは正しいデータだけ
になる。
【0010】第2発明の複数の制御装置における各記憶
手段は、転送手段により転送されてきたユニット化され
た受信データを書込手段の書込み動作により記憶し、書
込制御手段は、エラー検出手段によりエラーが検出され
た時、書込手段により記憶手段に出力すべき書込アドレ
スを記憶手段のエラーデータを含むユニットの先頭アド
レスに戻させると共に、転送手段によるエラーデータを
含むユニットのデータの転送が終了するまで書込手段に
よる書込アドレスの更新を中断させて、エラーデータを
含むユニットの後続のデータの書込みを中止させる。
手段は、転送手段により転送されてきたユニット化され
た受信データを書込手段の書込み動作により記憶し、書
込制御手段は、エラー検出手段によりエラーが検出され
た時、書込手段により記憶手段に出力すべき書込アドレ
スを記憶手段のエラーデータを含むユニットの先頭アド
レスに戻させると共に、転送手段によるエラーデータを
含むユニットのデータの転送が終了するまで書込手段に
よる書込アドレスの更新を中断させて、エラーデータを
含むユニットの後続のデータの書込みを中止させる。
【0011】従って、エラーが検出されたときは、記憶
手段には、エラーデータを含むユニットデータについて
は、エラーデータ以前の受信データのみが書込まれ、エ
ラーデータに後続する受信データは書込まれなくなると
共に、エラーデータを含むユニットデータの次のユニッ
トデータが、このエラーデータを含むユニットデータの
位置に新規に書き込まれて、エラーデータを含むユニッ
トデータ中のエラーデータ以前の受信データは消去さ
れ、結局、記憶手段内の受信データは正しいデータだけ
になる。
手段には、エラーデータを含むユニットデータについて
は、エラーデータ以前の受信データのみが書込まれ、エ
ラーデータに後続する受信データは書込まれなくなると
共に、エラーデータを含むユニットデータの次のユニッ
トデータが、このエラーデータを含むユニットデータの
位置に新規に書き込まれて、エラーデータを含むユニッ
トデータ中のエラーデータ以前の受信データは消去さ
れ、結局、記憶手段内の受信データは正しいデータだけ
になる。
【0012】
【実施例】以下、本発明の一実施例を図面を参照しなが
ら説明する。
ら説明する。
【0013】図1は、本発明の一実施例に係る車両用デ
ータ伝送システムの概略構成を示すブロック図であり、
電子制御装置(以下「ECU」という)1〜5は、ネッ
トワークバス6を介して相互に接続されている。ENG
制御ECU1は、車両の運転者のアクセルペダル操作等
に応じてエンジンの作動を制御するECU、MISS制
御ECU2は、車両の運転状態に応じて自動変速機の制
御を行うECU、TCS制御ECU3は、車両の駆動輪
のスリップ状態を検出し、エンジンの出力トルクの制御
を行うECU、サスペンション制御ECU4は、車両の
運転状態に応じてサスペンション(アクティブサスペン
ション)の制御を行うECU、ブレーキ制御ECU5
は、車輪のロック状態を検出してブレーキ制御を行うE
CUである。これらのECU1〜5は、制御パラメータ
やセンサによって検出される運転パラメータを相互にモ
ニタする必要があるため、ネットワークバス6を介して
接続され、相互に必要なデータの送受信を行う。
ータ伝送システムの概略構成を示すブロック図であり、
電子制御装置(以下「ECU」という)1〜5は、ネッ
トワークバス6を介して相互に接続されている。ENG
制御ECU1は、車両の運転者のアクセルペダル操作等
に応じてエンジンの作動を制御するECU、MISS制
御ECU2は、車両の運転状態に応じて自動変速機の制
御を行うECU、TCS制御ECU3は、車両の駆動輪
のスリップ状態を検出し、エンジンの出力トルクの制御
を行うECU、サスペンション制御ECU4は、車両の
運転状態に応じてサスペンション(アクティブサスペン
ション)の制御を行うECU、ブレーキ制御ECU5
は、車輪のロック状態を検出してブレーキ制御を行うE
CUである。これらのECU1〜5は、制御パラメータ
やセンサによって検出される運転パラメータを相互にモ
ニタする必要があるため、ネットワークバス6を介して
接続され、相互に必要なデータの送受信を行う。
【0014】図2は、ENG制御ECU1の構成を示す
ブロック図であり、中央処理装置(以下「CPU」とい
う)101は、入出力インターフェース104を介して
複数のセンサ11、および燃料噴射弁等のアクチュエー
タ12に接続されている。CPU101は、バスライン
107を介してRAM(Random Access
Memory)102、ROM(Read Only
Memory)103、および通信制御IC(Inte
grated Circuit)105に接続されてい
る。通信制御IC105は、バスインターフェース10
6を介してネットワークバス6に接続されている。
ブロック図であり、中央処理装置(以下「CPU」とい
う)101は、入出力インターフェース104を介して
複数のセンサ11、および燃料噴射弁等のアクチュエー
タ12に接続されている。CPU101は、バスライン
107を介してRAM(Random Access
Memory)102、ROM(Read Only
Memory)103、および通信制御IC(Inte
grated Circuit)105に接続されてい
る。通信制御IC105は、バスインターフェース10
6を介してネットワークバス6に接続されている。
【0015】CPU101は、ROM103に格納され
たプログラムに従って、センサ11の検出値に基づいて
制御パラメータを決定し、アクチュエータ12を駆動す
る。RAM102は、演算中のデータの一時的な記憶等
に使用される。また通信制御ICは、ネットワークバス
へのメッセージの送信、及びネットワークバスからのメ
ッセージの受信の制御を行う。
たプログラムに従って、センサ11の検出値に基づいて
制御パラメータを決定し、アクチュエータ12を駆動す
る。RAM102は、演算中のデータの一時的な記憶等
に使用される。また通信制御ICは、ネットワークバス
へのメッセージの送信、及びネットワークバスからのメ
ッセージの受信の制御を行う。
【0016】図3は、バスインターフェース106、お
よびネットワークバス6の具体的な構成を示す図であ
り、ネットワークバス6は、終端抵抗6aで終端された
ツイストペア線6b,6cから成る。
よびネットワークバス6の具体的な構成を示す図であ
り、ネットワークバス6は、終端抵抗6aで終端された
ツイストペア線6b,6cから成る。
【0017】通信制御IC105の第1送信端子は、抵
抗115を介してトランジスタ119のベースに接続さ
れている。トランジスタ119のエミッタは電源ライン
VSUPに接続され、コレクタは抵抗116を介してコ
ンパレータ111の反転入力、および一方のツイストペ
ア線6bに接続されている。
抗115を介してトランジスタ119のベースに接続さ
れている。トランジスタ119のエミッタは電源ライン
VSUPに接続され、コレクタは抵抗116を介してコ
ンパレータ111の反転入力、および一方のツイストペ
ア線6bに接続されている。
【0018】通信制御IC105の第2送信端子は、抵
抗117を介してトランジスタ120のベースに接続さ
れている。トランジスタ120のエミッタはアースに接
続され、コレクタは抵抗118を介してコンパレータ1
11の非反転入力、および他方のツイストペア線6cに
接続されている。
抗117を介してトランジスタ120のベースに接続さ
れている。トランジスタ120のエミッタはアースに接
続され、コレクタは抵抗118を介してコンパレータ1
11の非反転入力、および他方のツイストペア線6cに
接続されている。
【0019】コンパレータ111の非反転入力は、抵抗
112を介して電源ラインVSUPに接続されるととも
に、抵抗113を介してコンパレータ111の反転入力
にも接続されている。コンパレータ111の反転入力
は、抵抗114を介してアースに接続され、コンパレー
タ111の出力は通信制御IC105の受信端子に接続
されている。
112を介して電源ラインVSUPに接続されるととも
に、抵抗113を介してコンパレータ111の反転入力
にも接続されている。コンパレータ111の反転入力
は、抵抗114を介してアースに接続され、コンパレー
タ111の出力は通信制御IC105の受信端子に接続
されている。
【0020】図3の回路において、抵抗116及び11
8は30Ω程度、抵抗112及び114は2kΩ程度、
抵抗113は200Ω程度、終端抵抗6aは100Ω程
度である。
8は30Ω程度、抵抗112及び114は2kΩ程度、
抵抗113は200Ω程度、終端抵抗6aは100Ω程
度である。
【0021】通信制御ICの第1及び第2送信端子に
は、位相が互いに逆相のパルス信号が出力され、第1送
信端子が低レベル(ロー、L、または0ともいう)で第
2送信端子が高レベル(ハイ、Hまたは1ともいう)、
のとき、トランジスタ119及び120がともにオン
し、一方のツイストペア線6bがハイ、他方のツイスト
ペア線6cがローとなる。第1送信端子がハイで第2送
信端子がローのときには、トランジスタ119及び12
0がともにオフし、一方のツイストペア線6bがロー、
他方のツイストペア線6cがハイとなる。このようにし
て、ネットワークバス6上に信号が送出される。
は、位相が互いに逆相のパルス信号が出力され、第1送
信端子が低レベル(ロー、L、または0ともいう)で第
2送信端子が高レベル(ハイ、Hまたは1ともいう)、
のとき、トランジスタ119及び120がともにオン
し、一方のツイストペア線6bがハイ、他方のツイスト
ペア線6cがローとなる。第1送信端子がハイで第2送
信端子がローのときには、トランジスタ119及び12
0がともにオフし、一方のツイストペア線6bがロー、
他方のツイストペア線6cがハイとなる。このようにし
て、ネットワークバス6上に信号が送出される。
【0022】一方のツイストペア線6bのハイ/ローに
対応して、コンパレータ111の出力はロー/ハイに変
化し、ネットワークバス6上の信号が受信される。
対応して、コンパレータ111の出力はロー/ハイに変
化し、ネットワークバス6上の信号が受信される。
【0023】ECU2〜5も基本的にはECU1と同様
に構成されている。したがって、一のECUが一方のツ
イストペア線6bがローとなる(6cがハイとなる)信
号を送出しても、他のECUがハイとなる信号を送出す
ると、ツイストペア線6b上の信号はハイとなるので、
本実施例ではツイストペア線6bがハイとなる(6cが
ローとなる)状態がドミナント(優位)であり、逆の状
態がレセシブ(劣位)である。
に構成されている。したがって、一のECUが一方のツ
イストペア線6bがローとなる(6cがハイとなる)信
号を送出しても、他のECUがハイとなる信号を送出す
ると、ツイストペア線6b上の信号はハイとなるので、
本実施例ではツイストペア線6bがハイとなる(6cが
ローとなる)状態がドミナント(優位)であり、逆の状
態がレセシブ(劣位)である。
【0024】次に、各ECU間のデータ伝送の方式につ
いて説明する。本実施例では、原則としてトークンパッ
シング方式を採用している。この方式は調停可能なCS
MA/CD(Carrier Sense Multi
ple Access Collision Dete
ction)方式に比べ、バス上における電気的な遅延
に対して有利であり、また最大のメッセージ遅延時間が
簡単に求められるため、ネットワークシステムの設計が
容易である点を考慮したものである。
いて説明する。本実施例では、原則としてトークンパッ
シング方式を採用している。この方式は調停可能なCS
MA/CD(Carrier Sense Multi
ple Access Collision Dete
ction)方式に比べ、バス上における電気的な遅延
に対して有利であり、また最大のメッセージ遅延時間が
簡単に求められるため、ネットワークシステムの設計が
容易である点を考慮したものである。
【0025】ただし、システム立ち上げ時に送信権(以
下、トークンという)が未発生が検出されたり、或いは
トークンを獲得した制御装置が故障して送信権の消失が
検出されたりした場合は、その検出後の最初のトークン
は、所定の競合方式により発生させるよう構成されてい
る。この所定の競合方式については後で詳述する。
下、トークンという)が未発生が検出されたり、或いは
トークンを獲得した制御装置が故障して送信権の消失が
検出されたりした場合は、その検出後の最初のトークン
は、所定の競合方式により発生させるよう構成されてい
る。この所定の競合方式については後で詳述する。
【0026】図4は、本実施例においてデータ伝送に使
用されるメッセージのフォーマットを示す図であり、図
4(a)は、トークン及びデータを送信するためのデー
タメッセージのフォーマットを示し、図4(b)は、ト
ークンのみを送信するためのトークンメッセージのフォ
ーマットを示す。なお、以下の説明においては、ネット
ワークシステムを構成するECU1〜5をノードと呼
ぶ。
用されるメッセージのフォーマットを示す図であり、図
4(a)は、トークン及びデータを送信するためのデー
タメッセージのフォーマットを示し、図4(b)は、ト
ークンのみを送信するためのトークンメッセージのフォ
ーマットを示す。なお、以下の説明においては、ネット
ワークシステムを構成するECU1〜5をノードと呼
ぶ。
【0027】図4(a)において、フィールドF1(S
OM)はメッセージの開始を示すフィールドであり、1
ビットのドミナントビットから成る。ネットワークシス
テムを構成する全てのノードが同期をとるために使用さ
れる。
OM)はメッセージの開始を示すフィールドであり、1
ビットのドミナントビットから成る。ネットワークシス
テムを構成する全てのノードが同期をとるために使用さ
れる。
【0028】フィールドF2(TA)は、トークンの宛
先のノードのアドレス(トークンアドレス)を示す4ビ
ットのフィールドである。ノードアドレスは、例えばE
CU1〜5に対応して値0〜4が設定される。
先のノードのアドレス(トークンアドレス)を示す4ビ
ットのフィールドである。ノードアドレスは、例えばE
CU1〜5に対応して値0〜4が設定される。
【0029】フィールドF3(CTL)は、メッセージ
の種類(トークンメッセージ又はデータメッセージ)を
示す2ビットのフィールドであり、トークンメッセージ
では(10)、データメッセージでは(11)となる。
の種類(トークンメッセージ又はデータメッセージ)を
示す2ビットのフィールドであり、トークンメッセージ
では(10)、データメッセージでは(11)となる。
【0030】フィールドF4(DATA UNIT)
は、データユニットであり、メッセージを受信すべきノ
ードのアドレスを示すDN(Destination
Node)フィールド、DATAフィールドのバイト長
を表わすDLC(Data Length)フィール
ド、データの識別子を構成するID(Identifi
er)フィールド、および伝送すべき情報を有するDA
TAフィールドから成る。
は、データユニットであり、メッセージを受信すべきノ
ードのアドレスを示すDN(Destination
Node)フィールド、DATAフィールドのバイト長
を表わすDLC(Data Length)フィール
ド、データの識別子を構成するID(Identifi
er)フィールド、および伝送すべき情報を有するDA
TAフィールドから成る。
【0031】受信すべきノードのアドレスを示すDNフ
ィールドは、最大16個のノードを想定して16ビット
のフィールドとなっており、受信すべきノードのアドレ
スと1対1に対応し、受信すべきノードのビットを
“1”とする。
ィールドは、最大16個のノードを想定して16ビット
のフィールドとなっており、受信すべきノードのアドレ
スと1対1に対応し、受信すべきノードのビットを
“1”とする。
【0032】DATAフィールドのバイト長を表わすD
LCフィールドは、4ビットのフィールドとなってお
り、この4ビットにより表現される数値がDATAフィ
ールドのバイト長を表わしている。なお、本実施例で
は、許可されるデータバイト長は0〜8バイトでありD
LC=(0000)〜(1000)であり、DLC=
(1001)〜(1111)は禁止されている。
LCフィールドは、4ビットのフィールドとなってお
り、この4ビットにより表現される数値がDATAフィ
ールドのバイト長を表わしている。なお、本実施例で
は、許可されるデータバイト長は0〜8バイトでありD
LC=(0000)〜(1000)であり、DLC=
(1001)〜(1111)は禁止されている。
【0033】データの識別子を構成するIDフィールド
は、12ビットのフィールドであり、通常はデータ各々
にユニークな識別子が設定される。なお、識別子はユー
ザーアプリケーションにて任意に利用してもよいが、I
Dフィールドを削除することはできない。また、DAT
Aフィールドは、DLCフィールドに示されたデータバ
イト長の情報フィールドであり、ユーザーアプリケーシ
ョンにて任意に利用することができる。
は、12ビットのフィールドであり、通常はデータ各々
にユニークな識別子が設定される。なお、識別子はユー
ザーアプリケーションにて任意に利用してもよいが、I
Dフィールドを削除することはできない。また、DAT
Aフィールドは、DLCフィールドに示されたデータバ
イト長の情報フィールドであり、ユーザーアプリケーシ
ョンにて任意に利用することができる。
【0034】フィールドF5(FCS)は、次式(1)
を生成多項式として用いることにより得られる16ビッ
トの誤り検出用文字列(CRC文字列)から成るCRC
(Cyclic Redundancy Check)
フィールドである。フィールドF5とF6との間には、
1ビットのレセシブビットのデリミッタ(区切り文字)
が挿入されている。
を生成多項式として用いることにより得られる16ビッ
トの誤り検出用文字列(CRC文字列)から成るCRC
(Cyclic Redundancy Check)
フィールドである。フィールドF5とF6との間には、
1ビットのレセシブビットのデリミッタ(区切り文字)
が挿入されている。
【0035】生成多項式=X16+X12+X5 ……(1) フィールドF6(DACK)は、データを正常に受信し
たノードが受信確認応答(肯定応答)するためのフィー
ルドであり、2ビットのアクノリッジスロットから成
る。送信ノードは、アクノリッジスロットをレセシブビ
ットとして送信し、受信すべきノードとして指定され、
正常にデータを受信したノードの全ては、2ビットのド
ミナントビットを上書きすることにより、受信確認応答
を行う。フィールドF6とF7との間には、2ビットの
レセシブビットのデリミッタが挿入されている。
たノードが受信確認応答(肯定応答)するためのフィー
ルドであり、2ビットのアクノリッジスロットから成
る。送信ノードは、アクノリッジスロットをレセシブビ
ットとして送信し、受信すべきノードとして指定され、
正常にデータを受信したノードの全ては、2ビットのド
ミナントビットを上書きすることにより、受信確認応答
を行う。フィールドF6とF7との間には、2ビットの
レセシブビットのデリミッタが挿入されている。
【0036】フィールドF7(TACK)は、トークン
を正常に受信したノードが受信確認応答するためのフィ
ールドであり、フィールドF6と同様に2ビットのアク
ノリッジスロットから成る。送信ノードは、アクノリッ
ジスロットをレセシブビットとして送信し、トークンを
受信したノードは、2ビットのドミナントビットを上書
きすることにより、受信確認応答を行う。フィールドF
7とF8との間には、2ビットのレセシブビットのデリ
ミッタが挿入されている。
を正常に受信したノードが受信確認応答するためのフィ
ールドであり、フィールドF6と同様に2ビットのアク
ノリッジスロットから成る。送信ノードは、アクノリッ
ジスロットをレセシブビットとして送信し、トークンを
受信したノードは、2ビットのドミナントビットを上書
きすることにより、受信確認応答を行う。フィールドF
7とF8との間には、2ビットのレセシブビットのデリ
ミッタが挿入されている。
【0037】フィールドF8(EOM)は、メッセージ
の終了を示すフィールドであり、6ビットのレセシブビ
ットから成る。
の終了を示すフィールドであり、6ビットのレセシブビ
ットから成る。
【0038】図4(b)に示すトークンメッセージは、
データメッセージのフィールドF4〜F6を削除し、フ
ィールドF3とF7との間にデリミッタを挿入した構成
としている。
データメッセージのフィールドF4〜F6を削除し、フ
ィールドF3とF7との間にデリミッタを挿入した構成
としている。
【0039】次にトークンの循環方法を簡単に説明する
と、トークンを獲得したノードは、送信データを有する
場合には送信データと共に、また送信データがない場合
にはトークンメッセージのみを送信して、次ノードに委
譲しなければならない。トークンの委譲を受けるノード
は、メッセージのフィールドF2(TA)に示されたト
ークンアドレスに対応するノードである。トークンアド
レスは通常、自ノードのアドレスに値1を加算したアド
レスを最初に設定し、アクノリッジ応答が得られるま
で、トークンアドレスを増してメッセージの送信を行
う。ただし、本実施例では自ノードのアドレスが値15
のときには、トークンアドレスは0とする。
と、トークンを獲得したノードは、送信データを有する
場合には送信データと共に、また送信データがない場合
にはトークンメッセージのみを送信して、次ノードに委
譲しなければならない。トークンの委譲を受けるノード
は、メッセージのフィールドF2(TA)に示されたト
ークンアドレスに対応するノードである。トークンアド
レスは通常、自ノードのアドレスに値1を加算したアド
レスを最初に設定し、アクノリッジ応答が得られるま
で、トークンアドレスを増してメッセージの送信を行
う。ただし、本実施例では自ノードのアドレスが値15
のときには、トークンアドレスは0とする。
【0040】トークンアドレスに対応するノードは、ト
ークンを受け取ると、フィールドF7(TACK)のア
クノリッジスロットに2ビットのドミナントビットを上
書きすることにより、確認応答する。確認応答が上書き
され、そのメッセージが正常にフィールドF8(EO
M)まで終了した時点でトークンを送出したノードはト
ークン委譲を完了し、受信したノードがトークンを獲得
する。
ークンを受け取ると、フィールドF7(TACK)のア
クノリッジスロットに2ビットのドミナントビットを上
書きすることにより、確認応答する。確認応答が上書き
され、そのメッセージが正常にフィールドF8(EO
M)まで終了した時点でトークンを送出したノードはト
ークン委譲を完了し、受信したノードがトークンを獲得
する。
【0041】図5は、通信制御IC105に形成された
回路の概略構成を示すブロック図であり、通信制御IC
105には、送信メモリ部1051、受信メモリ部10
52、トランスミットマシン1053、レシーブマシン
1054、サンプリング部1055、アクセスコントロ
ールマシン1056、マネージメントブロック105
7、ホストインターフェース1058が形成されてい
る。そして、トランスミットマシン1053、サンプリ
ング部1055、マネージメントブロック1057は、
図2に示したバスインターフェース106を介してネッ
トワークバス6に接続され、ホストインターフェース1
058は、内部システムバス107を介してCPU10
1等に接続されている。
回路の概略構成を示すブロック図であり、通信制御IC
105には、送信メモリ部1051、受信メモリ部10
52、トランスミットマシン1053、レシーブマシン
1054、サンプリング部1055、アクセスコントロ
ールマシン1056、マネージメントブロック105
7、ホストインターフェース1058が形成されてい
る。そして、トランスミットマシン1053、サンプリ
ング部1055、マネージメントブロック1057は、
図2に示したバスインターフェース106を介してネッ
トワークバス6に接続され、ホストインターフェース1
058は、内部システムバス107を介してCPU10
1等に接続されている。
【0042】送信メモリ部1051には、内部システム
バス107、ホストインターフェース1058を介して
CPU101から転送されてきた送信要求データが順次
記憶される。この送信要求データは、トランスミットマ
シン1053によりメッセージデータとして組立てら
れ、バスインターフェース106、ネットワークバス6
を介して他のノードに送信される。
バス107、ホストインターフェース1058を介して
CPU101から転送されてきた送信要求データが順次
記憶される。この送信要求データは、トランスミットマ
シン1053によりメッセージデータとして組立てら
れ、バスインターフェース106、ネットワークバス6
を介して他のノードに送信される。
【0043】受信メモリ部1052には、ネットワーク
バス6を介して他のノードから本ノードを宛先として送
信され、バスインターフェース106を介して受信され
たメッセージ等の受信データが順次記憶される。
バス6を介して他のノードから本ノードを宛先として送
信され、バスインターフェース106を介して受信され
たメッセージ等の受信データが順次記憶される。
【0044】この際、各ノードは非同期で動作している
ため、サンプリング部1055は、受信データ(非同期
シリアルデータ)のビットタイムと自ノード内のビット
タイムの位相を一致させて位相の同期化を行い、かつ、
受信中は、常に復調が正しく行われるように、自ノード
内のビットタイムを一時的に伸縮することにより、位相
ずれがないように位相を修正して再同期化を行う。そし
て、同期化した受信データを1ビット毎にサンプリング
して論理値を確定し、レシーブマシン1054に出力す
る。なお、サンプリング部1055は、5ビット以上同
一論理が連続するデータを受信した場合は、ビットスタ
ッフエラーとして、その旨をマネージメントブロック1
057に通知する。
ため、サンプリング部1055は、受信データ(非同期
シリアルデータ)のビットタイムと自ノード内のビット
タイムの位相を一致させて位相の同期化を行い、かつ、
受信中は、常に復調が正しく行われるように、自ノード
内のビットタイムを一時的に伸縮することにより、位相
ずれがないように位相を修正して再同期化を行う。そし
て、同期化した受信データを1ビット毎にサンプリング
して論理値を確定し、レシーブマシン1054に出力す
る。なお、サンプリング部1055は、5ビット以上同
一論理が連続するデータを受信した場合は、ビットスタ
ッフエラーとして、その旨をマネージメントブロック1
057に通知する。
【0045】レシーブマシン1054は、サンプリング
部1055から出力されたシリアルの受信データを解析
・分解し、データメッセージ中の上記フィールドF4
(DATA UNIT)のメッセージデータを受信メモ
リ部1052に書込む。なお、レシーブマシン1054
は、上記フィールドF8(EOM)のデータを解析した
ときは、受信完了信号をアクセスコントロールマシン1
056に出力する。
部1055から出力されたシリアルの受信データを解析
・分解し、データメッセージ中の上記フィールドF4
(DATA UNIT)のメッセージデータを受信メモ
リ部1052に書込む。なお、レシーブマシン1054
は、上記フィールドF8(EOM)のデータを解析した
ときは、受信完了信号をアクセスコントロールマシン1
056に出力する。
【0046】アクセスコントロールマシン1056は、
ホストインターフェース1058等を介してCPU10
1から転送されてきた送信要求データを送信メモリ部1
051に書込むためのライト信号や、受信メモリ部10
52に書込まれた受信データを読出して、ホストインタ
ーフェース1058等を介してCPU101等のシステ
ム内部に供給するためのリード信号を出力することによ
り、送信メモリ部1051、および受信メモリ部105
2に対するアクセス制御を行う。
ホストインターフェース1058等を介してCPU10
1から転送されてきた送信要求データを送信メモリ部1
051に書込むためのライト信号や、受信メモリ部10
52に書込まれた受信データを読出して、ホストインタ
ーフェース1058等を介してCPU101等のシステ
ム内部に供給するためのリード信号を出力することによ
り、送信メモリ部1051、および受信メモリ部105
2に対するアクセス制御を行う。
【0047】マネージメントブロック1057は、送信
メモリ部1051、受信メモリ部1052、トランスミ
ットマシン1053、レシーブマシン1054、サンプ
リング部1055、アクセスコントロールマシン105
6、バスインターフェース106、およびホストインタ
ーフェース1058にて検出された各種のエラーを判断
し、必要な場合は本通信制御IC105の動作を制限す
る。
メモリ部1051、受信メモリ部1052、トランスミ
ットマシン1053、レシーブマシン1054、サンプ
リング部1055、アクセスコントロールマシン105
6、バスインターフェース106、およびホストインタ
ーフェース1058にて検出された各種のエラーを判断
し、必要な場合は本通信制御IC105の動作を制限す
る。
【0048】図6は、送信メモリ部1051、および受
信メモリ部1052の概略構成を示すブロック図であ
り、送信メモリ部1051は送信メモリ105Aを有
し、受信メモリ部1052は受信メモリ105Bを有し
ている。そして、送信メモリ部1051、および受信メ
モリ部1052は、共通な構成要素として、それぞれデ
ータフォーマット検査回路105C、ライトアドレスコ
ントローラ105D、およびリードアドレスコントロー
ラ105Eを有している。
信メモリ部1052の概略構成を示すブロック図であ
り、送信メモリ部1051は送信メモリ105Aを有
し、受信メモリ部1052は受信メモリ105Bを有し
ている。そして、送信メモリ部1051、および受信メ
モリ部1052は、共通な構成要素として、それぞれデ
ータフォーマット検査回路105C、ライトアドレスコ
ントローラ105D、およびリードアドレスコントロー
ラ105Eを有している。
【0049】送信メモリ105Aには、CPU101か
ら転送されてきた送信要求データがライトアドレスコン
トローラ105Dの制御の下に書込まれる。この際、ラ
イトアドレスコントローラ105Dは、アクセスコント
ロールマシン1056からのデータライト信号に基づい
てライト信号を生成して送信メモリ105Aに供給する
と共に、順次更新したライトアドレスを送信メモリ10
5Aに供給することにより、送信メモリ105Aに対す
る送信要求データの書込みを制御する。
ら転送されてきた送信要求データがライトアドレスコン
トローラ105Dの制御の下に書込まれる。この際、ラ
イトアドレスコントローラ105Dは、アクセスコント
ロールマシン1056からのデータライト信号に基づい
てライト信号を生成して送信メモリ105Aに供給する
と共に、順次更新したライトアドレスを送信メモリ10
5Aに供給することにより、送信メモリ105Aに対す
る送信要求データの書込みを制御する。
【0050】また、CPU101から転送されてきた送
信要求データは、ホストインターフェース1058から
のデータライト信号に基づいてデータフォーマット検査
回路105Cにも順次入力され、図4に示したフォーマ
ット通りのデータ構成になっているか否かが検査され
る。データフォーマット検査回路105Cは、検査の結
果、送信要求データがフォーマット通りのデータ構成に
なっておらず、フォーマットエラーを検出したときは、
アドレスリセット要求信号をライトアドレスコントロー
ラ105Dに出力する。
信要求データは、ホストインターフェース1058から
のデータライト信号に基づいてデータフォーマット検査
回路105Cにも順次入力され、図4に示したフォーマ
ット通りのデータ構成になっているか否かが検査され
る。データフォーマット検査回路105Cは、検査の結
果、送信要求データがフォーマット通りのデータ構成に
なっておらず、フォーマットエラーを検出したときは、
アドレスリセット要求信号をライトアドレスコントロー
ラ105Dに出力する。
【0051】すると、ライトアドレスコントローラ10
5Dは、ライトアドレスを、当該エラー検出に係る送信
要求データの先頭位置のアドレスまで後退させてリセッ
トすると共に、当該フォーマットエラーに係る1メッセ
ージ分のデータをCPU101から受信し終えるまで
は、ライトアドレスの更新を中断して、エラー検出後の
当該メッセージのデータ部分の書込みを中止する。更
に、ライトアドレスコントローラ105Dは、当該フォ
ーマットエラーに係るメッセージより1つ前に書込んだ
メッセージの最終アドレスを、最終有効データアドレス
としてリードアドレスコントローラ105Eに通知す
る。
5Dは、ライトアドレスを、当該エラー検出に係る送信
要求データの先頭位置のアドレスまで後退させてリセッ
トすると共に、当該フォーマットエラーに係る1メッセ
ージ分のデータをCPU101から受信し終えるまで
は、ライトアドレスの更新を中断して、エラー検出後の
当該メッセージのデータ部分の書込みを中止する。更
に、ライトアドレスコントローラ105Dは、当該フォ
ーマットエラーに係るメッセージより1つ前に書込んだ
メッセージの最終アドレスを、最終有効データアドレス
としてリードアドレスコントローラ105Eに通知す
る。
【0052】受信メモリ105Bには、他のECUから
送信され、バスインターフェース106を介して当該E
CUに受信され、サンプリング部1055、レシーブマ
シン1054を介して当該通信制御IC105に入力さ
れた受信データが、送信要求データと同様に、ライトア
ドレスコントローラ105Dの制御の下に書込まれる。
この場合にも、データフォーマット検査回路105Cに
よるフォーマット検査が行われ、フォーマットエラーを
検出したときは、送信要求データの場合と全く同様の処
理が行われる。
送信され、バスインターフェース106を介して当該E
CUに受信され、サンプリング部1055、レシーブマ
シン1054を介して当該通信制御IC105に入力さ
れた受信データが、送信要求データと同様に、ライトア
ドレスコントローラ105Dの制御の下に書込まれる。
この場合にも、データフォーマット検査回路105Cに
よるフォーマット検査が行われ、フォーマットエラーを
検出したときは、送信要求データの場合と全く同様の処
理が行われる。
【0053】送信メモリ部1051と受信メモリ部10
52のリードアドレスコントローラ105Eは、同様の
機能を有し、送信メモリ部1051のリードアドレスコ
ントローラ105Eは、送信メモリ105Aに書込まれ
た送信要求データをFIFO(先入れ先出し)方式で読
出して、トランスミットマシン1053に供給し、受信
メモリ部1052のリードアドレスコントローラ105
Eは、受信メモリ105Bに書込まれた受信データをF
IFO(先入れ先出し)方式で読出して、ホストインタ
ーフェース1058に供給する。
52のリードアドレスコントローラ105Eは、同様の
機能を有し、送信メモリ部1051のリードアドレスコ
ントローラ105Eは、送信メモリ105Aに書込まれ
た送信要求データをFIFO(先入れ先出し)方式で読
出して、トランスミットマシン1053に供給し、受信
メモリ部1052のリードアドレスコントローラ105
Eは、受信メモリ105Bに書込まれた受信データをF
IFO(先入れ先出し)方式で読出して、ホストインタ
ーフェース1058に供給する。
【0054】次に、送信メモリ105A、受信メモリ1
05Bに対するアクセス動作例を図7に基づいて説明す
る。
05Bに対するアクセス動作例を図7に基づいて説明す
る。
【0055】今、図7に示したように、送信メモリ10
5A、または受信メモリ105Bに対して、図4(a)
に示したようなフォーマットの送信要求データ、または
受信データのうちフィールドF4のDATA UNIT
〜が既に書込まれ、現在、DATA UNITの
DATA4を書込んでおり、現在のライトアドレスは、
このDATA4の領域を示しているものとする。
5A、または受信メモリ105Bに対して、図4(a)
に示したようなフォーマットの送信要求データ、または
受信データのうちフィールドF4のDATA UNIT
〜が既に書込まれ、現在、DATA UNITの
DATA4を書込んでおり、現在のライトアドレスは、
このDATA4の領域を示しているものとする。
【0056】そして、例えば、上記DATA4のバイト
長がDLCフィールドに示されたデータバイト長と異な
っており、データフォーマット検査回路105Cによ
り、フォーマットエラーが検出されてアドレスリセット
要求信号がライトアドレスコントローラ105Dに出力
されたとする。
長がDLCフィールドに示されたデータバイト長と異な
っており、データフォーマット検査回路105Cによ
り、フォーマットエラーが検出されてアドレスリセット
要求信号がライトアドレスコントローラ105Dに出力
されたとする。
【0057】すると、ライトアドレスコントローラ10
5Dは、DATA UNITの先頭のDATA1の位
置までライトアドレスを後退させ、DATA UNIT
を構成する全てのデータ(DATA)について、CP
U101から当該通信制御IC105へ転送し終えるま
での間、ライトアドレスの更新、および出力を中断す
る。そして、フォーマットエラーが検出されたDATA
UNITより1つ前に書込まれたDATA UNI
Tの最終のデータであるDATA Nの領域のアドレ
スを、最終有効データアドレスとしてリードアドレスコ
ントローラ105Eに対して通知する。
5Dは、DATA UNITの先頭のDATA1の位
置までライトアドレスを後退させ、DATA UNIT
を構成する全てのデータ(DATA)について、CP
U101から当該通信制御IC105へ転送し終えるま
での間、ライトアドレスの更新、および出力を中断す
る。そして、フォーマットエラーが検出されたDATA
UNITより1つ前に書込まれたDATA UNI
Tの最終のデータであるDATA Nの領域のアドレ
スを、最終有効データアドレスとしてリードアドレスコ
ントローラ105Eに対して通知する。
【0058】なお、ライトアドレスコントローラ105
Dは、フォーマットエラー検出に係るDATA UNI
Tの次のDATA UNITがCPU101から当該
通信制御IC105へ転送されてきたときは、上記後退
させたライトアドレス位置から当該次のDATA UN
ITを上書きするようライトアドレスを更新し、送信メ
モリ105A、または受信メモリ105Bに出力する。
そして、当該次のDATA UNITの上書きが完了し
た時点で、当該次のDATA UNITの最終データ
(DATA N)のアドレスを新たな最終有効データア
ドレスとする旨をリードアドレスコントローラ105E
に対して通知する。
Dは、フォーマットエラー検出に係るDATA UNI
Tの次のDATA UNITがCPU101から当該
通信制御IC105へ転送されてきたときは、上記後退
させたライトアドレス位置から当該次のDATA UN
ITを上書きするようライトアドレスを更新し、送信メ
モリ105A、または受信メモリ105Bに出力する。
そして、当該次のDATA UNITの上書きが完了し
た時点で、当該次のDATA UNITの最終データ
(DATA N)のアドレスを新たな最終有効データア
ドレスとする旨をリードアドレスコントローラ105E
に対して通知する。
【0059】最終有効データアドレスの通知を受けたリ
ードアドレスコントローラ105Eは、当該最終有効デ
ータアドレスまでの範囲のデータをFIFO方式で読出
して、トランスミットマシン1053、またはホストイ
ンターフェース1058に出力する。これにより、常
に、フォーマットエラーの無い正しいデータメッセージ
(DATA UNIT)だけを、送信要求データとして
他のECUに送信したり、或いは受信データとしてCP
U101にて処理したりすることが可能となる。
ードアドレスコントローラ105Eは、当該最終有効デ
ータアドレスまでの範囲のデータをFIFO方式で読出
して、トランスミットマシン1053、またはホストイ
ンターフェース1058に出力する。これにより、常
に、フォーマットエラーの無い正しいデータメッセージ
(DATA UNIT)だけを、送信要求データとして
他のECUに送信したり、或いは受信データとしてCP
U101にて処理したりすることが可能となる。
【0060】なお、データフォーマット検査回路105
Cは、上記のフィールドF4(DATA UNIT)の
バイト長をチェックする他、次のような形でフォーマッ
トエラーを検出する。すなわち、例えば、図4に示した
フィールドF2(TA)の4ビットの値が、本車両用デ
ータ伝送システムを構成するノードのアドレスを示して
いるか否か、フィールドF3(CTL)の2ビットの値
が、トークンメッセージ(10)、データメッセージ
(11)の値となっているか否かにより、フォーマット
エラーを検出する。また、フィールドF4(DATA
UNIT)内のDNフィールドの値が、本車両用データ
伝送システムを構成するノードのアドレスを示している
か否か、DLCフィールドの4ビットの値が0〜8バイ
ト(0000)〜(1000)を示しているか否か、或
いは、各フィールドのデータの並び方が、フォーマット
通りの並びとなっているか否か等により、フォーマット
エラーを検出する。
Cは、上記のフィールドF4(DATA UNIT)の
バイト長をチェックする他、次のような形でフォーマッ
トエラーを検出する。すなわち、例えば、図4に示した
フィールドF2(TA)の4ビットの値が、本車両用デ
ータ伝送システムを構成するノードのアドレスを示して
いるか否か、フィールドF3(CTL)の2ビットの値
が、トークンメッセージ(10)、データメッセージ
(11)の値となっているか否かにより、フォーマット
エラーを検出する。また、フィールドF4(DATA
UNIT)内のDNフィールドの値が、本車両用データ
伝送システムを構成するノードのアドレスを示している
か否か、DLCフィールドの4ビットの値が0〜8バイ
ト(0000)〜(1000)を示しているか否か、或
いは、各フィールドのデータの並び方が、フォーマット
通りの並びとなっているか否か等により、フォーマット
エラーを検出する。
【0061】本発明は、上記の実施例に限定されること
なく、例えば、受信データのエラーチェックは、フォー
マットだけではなく、フィールドF5(FCS)のCR
C文字によりCRCチェックを行ったり、5ビットを越
えて連続して同じ論理が検出された場合にビットスタッ
フエラーとしたりする等、他の方式によるエラーチェッ
クを行ってもよい。
なく、例えば、受信データのエラーチェックは、フォー
マットだけではなく、フィールドF5(FCS)のCR
C文字によりCRCチェックを行ったり、5ビットを越
えて連続して同じ論理が検出された場合にビットスタッ
フエラーとしたりする等、他の方式によるエラーチェッ
クを行ってもよい。
【0062】
【発明の効果】以上説明したように、本発明によれば、
車両に搭載される複数の制御装置間でネットワークバス
を介してデータ伝送を行う車両用データ伝送システムに
おいて、前記複数の制御装置はそれぞれ、送/受信デー
タを記憶する記憶手段と、他の制御装置との間で送受信
すべき送/受信データをユニット化して前記記憶手段に
転送する転送手段と、前記転送手段により転送されてき
た送/受信データを前記記憶手段に書込む書込手段と、
前記転送手段により転送されてきた送/受信データにつ
いてエラー検出を行うエラー検出手段と、前記エラー検
出手段によりエラーが検出された時、前記書込手段によ
り前記記憶手段に出力すべき書込アドレスを前記記憶手
段のエラーデータを含むユニットの先頭アドレスに戻さ
せると共に、前記転送手段によるエラーデータを含むユ
ニットのデータの転送が終了するまで前記書込手段によ
る書込アドレスの更新を中断させて、エラーデータを含
むユニットの後続のデータの書込みを中止させる書込制
御手段とを有しているので、データチェック専用の記憶
素子を設けることなくデータチェック済みの正しいデー
タを送/受信し得る車両用データ伝送システムを実現す
ることが可能となる。
車両に搭載される複数の制御装置間でネットワークバス
を介してデータ伝送を行う車両用データ伝送システムに
おいて、前記複数の制御装置はそれぞれ、送/受信デー
タを記憶する記憶手段と、他の制御装置との間で送受信
すべき送/受信データをユニット化して前記記憶手段に
転送する転送手段と、前記転送手段により転送されてき
た送/受信データを前記記憶手段に書込む書込手段と、
前記転送手段により転送されてきた送/受信データにつ
いてエラー検出を行うエラー検出手段と、前記エラー検
出手段によりエラーが検出された時、前記書込手段によ
り前記記憶手段に出力すべき書込アドレスを前記記憶手
段のエラーデータを含むユニットの先頭アドレスに戻さ
せると共に、前記転送手段によるエラーデータを含むユ
ニットのデータの転送が終了するまで前記書込手段によ
る書込アドレスの更新を中断させて、エラーデータを含
むユニットの後続のデータの書込みを中止させる書込制
御手段とを有しているので、データチェック専用の記憶
素子を設けることなくデータチェック済みの正しいデー
タを送/受信し得る車両用データ伝送システムを実現す
ることが可能となる。
【図1】本発明の一実施例に係る車両用制御システムの
概略構成を示すシステム構成図である。
概略構成を示すシステム構成図である。
【図2】図1における電子制御装置の構成を示すブロッ
ク図である。
ク図である。
【図3】図2におけるバスインターフェースの具体的な
構成を示す図である。
構成を示す図である。
【図4】電子制御装置間で送受信されるメッセージの構
成を示す図である。
成を示す図である。
【図5】通信制御ICに形成された回路の概略構成を示
すブロック図である。
すブロック図である。
【図6】図5における送信メモリ部、または受信メモリ
部の概略構成を示すブロック図である。
部の概略構成を示すブロック図である。
【図7】図6における送信メモリ、または受信メモリに
蓄積されたデータ例を示す図である。
蓄積されたデータ例を示す図である。
1:エンジン制御電子制御装置 6:ネットワークバス 101:中央処理装置(CPU) 105:通信制御IC 105A:送信メモリ 105B:受信メモリ 105C:データフォーマット検査回路 105D:ライトアドレスコントローラ 105E:リードアドレスコントローラ 106:バスインターフェース 107:内部システムバス 1051:送信メモリ部 1052:受信メモリ部 1053:トランスミットマシン 1054:レシーブマシン 1055:サンプリング部 1056:アクセスコントロールマシン 1057:マネージメントブロック 1058:ホストインターフェース
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−287531(JP,A) 特開 平2−128536(JP,A) 特開 昭64−78049(JP,A) (58)調査した分野(Int.Cl.6,DB名) H04L 12/40 H04L 29/00
Claims (2)
- 【請求項1】 車両に搭載される複数の制御装置間でネ
ットワークバスを介してデータ伝送を行う車両用データ
伝送システムにおいて、前記複数の制御装置はそれぞ
れ、 送信データを記憶する記憶手段と、他の制御装置に送信すべき送信データをユニット化して
前記記憶手段に転送する転送手段と、 前記転送手段により転送されてきた送信データを前記記
憶手段に書込む書込手段と、 前記転送手段により転送されてきた 送信データについて
エラー検出を行うエラー検出手段と、 前記エラー検出手段によりエラーが検出された時、前記
書込手段から前記記憶手段に出力すべき書込アドレスを
前記記憶手段のエラーデータを含むユニットの先頭アド
レスに戻させると共に、前記転送手段によるエラーデー
タを含むユニットデータの転送が終了するまで前記書込
手段による書込アドレスの更新を中断させて、エラーデ
ータを含むユニット中の後続データの書込みを中止させ
る書込制御手段と、 を有することを特徴とする車両用データ伝送システム。 - 【請求項2】 車両に搭載される複数の制御装置間でネ
ットワークバスを介してデータ伝送を行う車両用データ
伝送システムにおいて、前記複数の制御装置はそれぞ
れ、 受信データを記憶する記憶手段と、 他の制御装置からユニット化されて送信されてきたデー
タを受信して前記記憶手段に転送する転送手段と、 前記転送手段により転送されてきた 受信データについて
エラー検出を行うエラー検出手段と、 前記エラー検出手段によりエラーが検出された時、前記
書込手段から前記記憶手段に出力すべき書込アドレスを
前記記憶手段のエラーデータを含むユニットの先頭アド
レスに戻させると共に、前記転送手段によるエラーデー
タを含むユニッ トデータの転送が終了するまで前記書込
手段による書込アドレスの更新を中断させて、エラーデ
ータを含むユニット中の後続データの書込みを中止させ
る書込制御手段と、 を有することを特徴とする車両用データ伝送システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11640893A JP2965817B2 (ja) | 1993-04-20 | 1993-04-20 | 車両用データ伝送システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11640893A JP2965817B2 (ja) | 1993-04-20 | 1993-04-20 | 車両用データ伝送システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06311169A JPH06311169A (ja) | 1994-11-04 |
JP2965817B2 true JP2965817B2 (ja) | 1999-10-18 |
Family
ID=14686325
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11640893A Expired - Fee Related JP2965817B2 (ja) | 1993-04-20 | 1993-04-20 | 車両用データ伝送システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2965817B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4014212B2 (ja) | 2003-11-19 | 2007-11-28 | 富士通テン株式会社 | 電子制御装置 |
-
1993
- 1993-04-20 JP JP11640893A patent/JP2965817B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH06311169A (ja) | 1994-11-04 |
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