JP2924933B2 - 記憶回路装置 - Google Patents
記憶回路装置Info
- Publication number
- JP2924933B2 JP2924933B2 JP4185205A JP18520592A JP2924933B2 JP 2924933 B2 JP2924933 B2 JP 2924933B2 JP 4185205 A JP4185205 A JP 4185205A JP 18520592 A JP18520592 A JP 18520592A JP 2924933 B2 JP2924933 B2 JP 2924933B2
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- JP
- Japan
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- circuit
- program
- storage circuit
- fuse
- circuit device
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、主として付設される冗
長回路により得られる装置内における不良ビットを救済
できるか否かの情報を記憶させる簡素化された回路構成
のプログラム回路を備えた記憶回路装置（メモリチッ
プ）に関する。
長回路により得られる装置内における不良ビットを救済
できるか否かの情報を記憶させる簡素化された回路構成
のプログラム回路を備えた記憶回路装置（メモリチッ
プ）に関する。
【０００２】
【従来の技術】従来、この種の記憶回路装置（メモリチ
ップ）は、メモリチップサイズの増大に伴って冗長回路
を備えたものが多くなっている。このようなメモリチッ
プは、複数の単位でシリコンウェハー上に配列され、そ
れらが良品か不良品であるかの検査が行われる。この品
質の確認を行う際、上述した冗長回路は救済手段として
予備測定に用いられる。この冗長回路による予備検査結
果がメモリチップの良品・不良品を判定する上での初期
的な評価とされるのが一般的である。
ップ）は、メモリチップサイズの増大に伴って冗長回路
を備えたものが多くなっている。このようなメモリチッ
プは、複数の単位でシリコンウェハー上に配列され、そ
れらが良品か不良品であるかの検査が行われる。この品
質の確認を行う際、上述した冗長回路は救済手段として
予備測定に用いられる。この冗長回路による予備検査結
果がメモリチップの良品・不良品を判定する上での初期
的な評価とされるのが一般的である。
【０００３】図４は記憶回路装置の冗長回路による検査
手順を示したものである。品質検査では、先ずメモリチ
ップ上のボンディング適用型のパッドにプローブを接続
し、予備測定（ステップＳ１）を行う。この予備測定
（ステップＳ１）では、冗長回路によって救済可能か否
かの判定を行い、その判定結果に基づいて不良ビットが
選ばれたときに冗長ビットに切り換わるようにヒューズ
切断箇所の決定を行うものである。これらの判定若しく
は決定は、シリコンウェハー上の全てのメモリチップに
ついて行う。
手順を示したものである。品質検査では、先ずメモリチ
ップ上のボンディング適用型のパッドにプローブを接続
し、予備測定（ステップＳ１）を行う。この予備測定
（ステップＳ１）では、冗長回路によって救済可能か否
かの判定を行い、その判定結果に基づいて不良ビットが
選ばれたときに冗長ビットに切り換わるようにヒューズ
切断箇所の決定を行うものである。これらの判定若しく
は決定は、シリコンウェハー上の全てのメモリチップに
ついて行う。
【０００４】次に、決定結果に基づいて該当するヒュー
ズの切断を行うトリミング（ステップＳ２）処理を行
う。最後に、シリコンウェハー上の全てのメモリチップ
について、予備測定（ステップＳ１）と同様にボンディ
ング適用型のパッドにプローブを当て、メモリチップが
良品か不良品かを判定するＰａｓｓ／Ｆａｉｌ測定（ス
テップＳ３）を行う。この結果、不良品にはインク又は
レーザ等で印を付けるようにして管理する。
ズの切断を行うトリミング（ステップＳ２）処理を行
う。最後に、シリコンウェハー上の全てのメモリチップ
について、予備測定（ステップＳ１）と同様にボンディ
ング適用型のパッドにプローブを当て、メモリチップが
良品か不良品かを判定するＰａｓｓ／Ｆａｉｌ測定（ス
テップＳ３）を行う。この結果、不良品にはインク又は
レーザ等で印を付けるようにして管理する。
【０００５】以上の処理を行った後、組み立ての際に
は、印の無いメモリチップのみを用いて組み立てを行う
ことにより、良品メモリチップだけを用いて組み立てを
行うことができる。
は、印の無いメモリチップのみを用いて組み立てを行う
ことにより、良品メモリチップだけを用いて組み立てを
行うことができる。
【０００６】
【発明が解決しようとする課題】ところで、最近はメモ
リ容量の増大に伴ってメモリチップ１個当りに要する測
定単位時間がかなり長くなっている。これに加え、上述
したようなシリコンウェハー上の検査手順において、予
備測定とＰａｓｓ／Ｆａｉｌ測定との計２回の測定を全
てのメモリチップに対してそれぞれ行うことは煩雑であ
る。
リ容量の増大に伴ってメモリチップ１個当りに要する測
定単位時間がかなり長くなっている。これに加え、上述
したようなシリコンウェハー上の検査手順において、予
備測定とＰａｓｓ／Ｆａｉｌ測定との計２回の測定を全
てのメモリチップに対してそれぞれ行うことは煩雑であ
る。
【０００７】このような状況では、例えば１ヶ月当りの
単一シリコンウェハーによる測定枚数が大きく減少され
る。結果として、記憶回路装置の出荷数が制限されてし
まうことになる。
単一シリコンウェハーによる測定枚数が大きく減少され
る。結果として、記憶回路装置の出荷数が制限されてし
まうことになる。
【０００８】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、シリコンウェハー
上における品質検査の際の測定時間を大幅に短縮し得る
冗長回路並びに簡素な構成のプログラム回路を備えた記
憶回路装置を提供することにある。
なされたもので、その技術的課題は、シリコンウェハー
上における品質検査の際の測定時間を大幅に短縮し得る
冗長回路並びに簡素な構成のプログラム回路を備えた記
憶回路装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明によれば、付設さ
れる冗長回路により得られる装置内における不良ビット
を救済できるか否かの情報を記憶させるプログラム回路
を備えた記憶回路装置において、プログラム回路は、プ
ローブ立て適用型のパッド，ヒューズ，及び抵抗をこの
順で直列接続した局部を含むと共に、装置が備える電源
に一端側が接続されたダイオードの他端側を該局部にお
ける該抵抗側に接続して構成された記憶回路装置が得ら
れる。
れる冗長回路により得られる装置内における不良ビット
を救済できるか否かの情報を記憶させるプログラム回路
を備えた記憶回路装置において、プログラム回路は、プ
ローブ立て適用型のパッド，ヒューズ，及び抵抗をこの
順で直列接続した局部を含むと共に、装置が備える電源
に一端側が接続されたダイオードの他端側を該局部にお
ける該抵抗側に接続して構成された記憶回路装置が得ら
れる。
【００１０】又、本発明によれば、付設される冗長回路
により得られる装置内における不良ビットを救済できる
か否かの情報を記憶させるプログラム回路を備えた記憶
回路装置において、プログラム回路は、ボンディング適
用型のパッド及び入力保護回路の間にヒューズを介在接
続して構成された記憶回路装置が得られる。
により得られる装置内における不良ビットを救済できる
か否かの情報を記憶させるプログラム回路を備えた記憶
回路装置において、プログラム回路は、ボンディング適
用型のパッド及び入力保護回路の間にヒューズを介在接
続して構成された記憶回路装置が得られる。
【００１１】更に、本発明によれば、付設される冗長回
路により得られる装置内における不良ビットを救済でき
るか否かの情報を記憶させるプログラム回路を備えた記
憶回路装置において、プログラム回路は、抵抗及びヒュ
ーズを直列接続して成る局部の両端をそれぞれプローブ
立て適用型のパッドで接続して構成された記憶回路装置
が得られる。
路により得られる装置内における不良ビットを救済でき
るか否かの情報を記憶させるプログラム回路を備えた記
憶回路装置において、プログラム回路は、抵抗及びヒュ
ーズを直列接続して成る局部の両端をそれぞれプローブ
立て適用型のパッドで接続して構成された記憶回路装置
が得られる。
【００１２】加えて、本発明によれば、付設される冗長
回路により得られる装置内における不良ビットを救済で
きるか否かの情報を記憶させるプログラム回路を備えた
記憶回路装置において、プログラム回路は、抵抗及びヒ
ューズを直列接続して成る局部の一端をプローブ立て適
用型のパッドで接続し、且つ他端をボンディング適用型
のパッドで接続して構成された記憶回路装置が得られ
る。
回路により得られる装置内における不良ビットを救済で
きるか否かの情報を記憶させるプログラム回路を備えた
記憶回路装置において、プログラム回路は、抵抗及びヒ
ューズを直列接続して成る局部の一端をプローブ立て適
用型のパッドで接続し、且つ他端をボンディング適用型
のパッドで接続して構成された記憶回路装置が得られ
る。
【００１３】
【作用】本発明の記憶回路装置は、予備測定の際に冗長
回路により得られる不良ビットを救済できるかの情報を
記憶させるプログラム回路の回路構成を簡素化する（具
体的には、プログラム回路の回路構成をプローブ立て適
用型のパッド，ヒューズ，及び抵抗をこの順で直列接続
した局部を含むと共に、装置が備える電源に一端側が接
続されたダイオードの他端側を局部における抵抗側に接
続して構成されたもの、ボンディング適用型のパッド及
び入力保護回路の間にヒューズを介在接続して構成され
たもの、抵抗及びヒューズを直列接続して成る局部の両
端をそれぞれプローブ立て適用型のパッドで接続して構
成されたもの、或いは抵抗及びヒューズを直列接続して
成る局部の一端をプローブ立て適用型のパッドで接続
し、且つ他端をボンディング適用型のパッドで接続して
構成されたものの何れかとする）ことにより、全体とし
て簡素な規模で冗長回路を使用しても救済不可能な不良
メモリチップのＰａｓｓ／Ｆａｉｌ測定（判定）を省略
可能になり、不良品の記憶回路装置についてはテストプ
ログラムを実行する必要がなくなるので、不良ビットを
救済した後のシリコンウェハー上における複数の記憶回
路装置を対象にした検査に要する測定時間が短縮され
る。
回路により得られる不良ビットを救済できるかの情報を
記憶させるプログラム回路の回路構成を簡素化する（具
体的には、プログラム回路の回路構成をプローブ立て適
用型のパッド，ヒューズ，及び抵抗をこの順で直列接続
した局部を含むと共に、装置が備える電源に一端側が接
続されたダイオードの他端側を局部における抵抗側に接
続して構成されたもの、ボンディング適用型のパッド及
び入力保護回路の間にヒューズを介在接続して構成され
たもの、抵抗及びヒューズを直列接続して成る局部の両
端をそれぞれプローブ立て適用型のパッドで接続して構
成されたもの、或いは抵抗及びヒューズを直列接続して
成る局部の一端をプローブ立て適用型のパッドで接続
し、且つ他端をボンディング適用型のパッドで接続して
構成されたものの何れかとする）ことにより、全体とし
て簡素な規模で冗長回路を使用しても救済不可能な不良
メモリチップのＰａｓｓ／Ｆａｉｌ測定（判定）を省略
可能になり、不良品の記憶回路装置についてはテストプ
ログラムを実行する必要がなくなるので、不良ビットを
救済した後のシリコンウェハー上における複数の記憶回
路装置を対象にした検査に要する測定時間が短縮され
る。
【００１４】
【実施例】以下に幾つかの実施例を挙げ、本発明の記憶
回路装置について、図面を参照して詳細に説明する。
回路装置について、図面を参照して詳細に説明する。
【００１５】図１は本発明の一実施例に係る記憶回路装
置に備えられるプログラム回路を示したものである。こ
のプログラム回路は、シリコンウェハー上における品質
検査の予備測定に際し、冗長回路によって不良ビットを
救済できるか否かの情報を記憶させるものである。この
プログラム回路は、回路自体の状態を電気的に認識する
ためのプローブ１２が立てられるプローブ立て適用型の
（専用の）パッド１０と、多結晶シリコンからなるヒュ
ーズ１１と、このヒューズ１１用の抵抗Ｒ１とをこの順
で直列接続した局部を含むと共に、装置が備える電源
（接地接続部）に一端側が接続されたダイオードＤ１の
他端側を局部における抵抗Ｒ１側に接続して構成されて
いる。尚、この記憶回路装置の場合も、従来装置と同様
に予備測定用の冗長回路（図示せず）を備えるものであ
る。
置に備えられるプログラム回路を示したものである。こ
のプログラム回路は、シリコンウェハー上における品質
検査の予備測定に際し、冗長回路によって不良ビットを
救済できるか否かの情報を記憶させるものである。この
プログラム回路は、回路自体の状態を電気的に認識する
ためのプローブ１２が立てられるプローブ立て適用型の
（専用の）パッド１０と、多結晶シリコンからなるヒュ
ーズ１１と、このヒューズ１１用の抵抗Ｒ１とをこの順
で直列接続した局部を含むと共に、装置が備える電源
（接地接続部）に一端側が接続されたダイオードＤ１の
他端側を局部における抵抗Ｒ１側に接続して構成されて
いる。尚、この記憶回路装置の場合も、従来装置と同様
に予備測定用の冗長回路（図示せず）を備えるものであ
る。
【００１６】次に、このようなプログラム回路を備えた
記憶回路装置に対する検査手順を説明する。このプログ
ラム回路は予備測定の時に冗長回路によって不良ビット
を救済できなかったときに、図４にて説明したトリミン
グを行う際に、レーザによりそのヒューズ１１を予め切
断しておくものである。即ち、このプログラム回路は、
冗長回路によって不良ビットを救済できるか否かをヒュ
ーズ１１の切断の有無により記憶可能にする。
記憶回路装置に対する検査手順を説明する。このプログ
ラム回路は予備測定の時に冗長回路によって不良ビット
を救済できなかったときに、図４にて説明したトリミン
グを行う際に、レーザによりそのヒューズ１１を予め切
断しておくものである。即ち、このプログラム回路は、
冗長回路によって不良ビットを救済できるか否かをヒュ
ーズ１１の切断の有無により記憶可能にする。
【００１７】次に、Ｐａｓｓ／Ｆａｉｌ測定を行うとき
には、最初にプローブ立て適用型のパッド１０にプロー
ブ１２を立てた後、このプローブ１２にマイナスの電位
をかけて導通か非導通かを判断する。これにより、非導
通の場合はＰａｓｓ／Ｆａｉｌ判定を実行する前に不良
としてメモリチップ上に印を付すことができる。
には、最初にプローブ立て適用型のパッド１０にプロー
ブ１２を立てた後、このプローブ１２にマイナスの電位
をかけて導通か非導通かを判断する。これにより、非導
通の場合はＰａｓｓ／Ｆａｉｌ判定を実行する前に不良
としてメモリチップ上に印を付すことができる。
【００１８】このように、一実施例に係る記憶回路装置
よれば、Ｐａｓｓ／Ｆａｉｌ測定において最初にプログ
ラム回路の電流の有無を判断させるだけで、冗長回路で
不良ビットを救済できない場合を判断することができ
る。よって、Ｐａｓｓ／Ｆａｉｌ測定においては不良の
記憶回路装置についてはテストプログラムを実行する必
要がなくなるので、検査に要する測定時間が短縮され
る。具体的に云えば、従来の予備測定に要する時間が５
秒程度であって、Ｐａｓｓ／Ｆａｉｌ測定に要する時間
が１５秒程度であれば、Ｐａｓｓ／Ｆａｉｌ測定の所用
時間を２〜３秒程度短縮できることになる。
よれば、Ｐａｓｓ／Ｆａｉｌ測定において最初にプログ
ラム回路の電流の有無を判断させるだけで、冗長回路で
不良ビットを救済できない場合を判断することができ
る。よって、Ｐａｓｓ／Ｆａｉｌ測定においては不良の
記憶回路装置についてはテストプログラムを実行する必
要がなくなるので、検査に要する測定時間が短縮され
る。具体的に云えば、従来の予備測定に要する時間が５
秒程度であって、Ｐａｓｓ／Ｆａｉｌ測定に要する時間
が１５秒程度であれば、Ｐａｓｓ／Ｆａｉｌ測定の所用
時間を２〜３秒程度短縮できることになる。
【００１９】図２は本発明の他の実施例に係る記憶回路
装置に備えられるプログラム回路を示したもので、同図
（ａ）はそのプログラム回路の構成を例示したもので、
同図（ｂ）は更にその変形プログラム回路を示したもの
である。
装置に備えられるプログラム回路を示したもので、同図
（ａ）はそのプログラム回路の構成を例示したもので、
同図（ｂ）は更にその変形プログラム回路を示したもの
である。
【００２０】先の一実施例では、プログラム回路の構成
にプローブ立て適用型のパッド１０を設けて冗長回路に
よる救済の成否を記憶できるようにしたが、この実施例
では、図２（ａ）に示す如くメモリチップ２０をケース
に組み立てる際に使用するボンディング適用型のパッド
２１，２２，２３を利用している。これらのパッド２
１，２２，２３にはそれぞれ入力保護回路２５、２６、
２７が接続されている。又、パッド２２と入力保護回路
２６との間にはヒューズ２４が接続されている。これ
ら、パッド２２，ヒューズ２４及び入力保護回路２６
は、直列接続されてプログラム回路の基本構成を成す。
にプローブ立て適用型のパッド１０を設けて冗長回路に
よる救済の成否を記憶できるようにしたが、この実施例
では、図２（ａ）に示す如くメモリチップ２０をケース
に組み立てる際に使用するボンディング適用型のパッド
２１，２２，２３を利用している。これらのパッド２
１，２２，２３にはそれぞれ入力保護回路２５、２６、
２７が接続されている。又、パッド２２と入力保護回路
２６との間にはヒューズ２４が接続されている。これ
ら、パッド２２，ヒューズ２４及び入力保護回路２６
は、直列接続されてプログラム回路の基本構成を成す。
【００２１】ところで、一般に記憶回路装置のアドレス
入力端子は、ＭＯＳＦＥＴのゲートに接続されるもので
あるため、図１に示したプログラム回路を図２（ａ）に
示したプログラム回路に応用して変形することにより、
図２（ｂ）に示されるようにアドレス入力端子をＰ型Ｍ
ＯＳＦＥＴであるＴ１のゲートと、Ｎ型ＭＯＳＦＥＴで
あるＴ２のゲートとに接続すると共に、ヒューズ３２に
１〜２ｋΩ程度の抵抗Ｒ２とボンディング適用型のパッ
ド３１とを接続してプログラム回路を構成しても動作的
には殆ど影響が現れない。このようにアドレス入力端子
を利用してプログラム回路を構成した場合には、プロー
ブ端子数及びパッド数を減らすことができる。
入力端子は、ＭＯＳＦＥＴのゲートに接続されるもので
あるため、図１に示したプログラム回路を図２（ａ）に
示したプログラム回路に応用して変形することにより、
図２（ｂ）に示されるようにアドレス入力端子をＰ型Ｍ
ＯＳＦＥＴであるＴ１のゲートと、Ｎ型ＭＯＳＦＥＴで
あるＴ２のゲートとに接続すると共に、ヒューズ３２に
１〜２ｋΩ程度の抵抗Ｒ２とボンディング適用型のパッ
ド３１とを接続してプログラム回路を構成しても動作的
には殆ど影響が現れない。このようにアドレス入力端子
を利用してプログラム回路を構成した場合には、プロー
ブ端子数及びパッド数を減らすことができる。
【００２２】何れのプログラム回路を備えた記憶回路装
置の場合も、先の一実施例の場合と同様にＰａｓｓ／Ｆ
ａｉｌ測定の所用時間を短縮することができる。
置の場合も、先の一実施例の場合と同様にＰａｓｓ／Ｆ
ａｉｌ測定の所用時間を短縮することができる。
【００２３】図３は、本発明の別の実施例に係る記憶回
路装置に備えられるプログラム回路を示したものであ
る。このプログラム回路は、プローブ立て適用型のパッ
ド４１，４２を２つ設け、これらの各パッド間にヒュー
ズ４３と抵抗Ｒ３とを直列接続した構成になっている。
このような構成のプログラム回路は、入力保護回路を省
略できるため、半導体記憶装置の構成素子数を減らすこ
とができる。
路装置に備えられるプログラム回路を示したものであ
る。このプログラム回路は、プローブ立て適用型のパッ
ド４１，４２を２つ設け、これらの各パッド間にヒュー
ズ４３と抵抗Ｒ３とを直列接続した構成になっている。
このような構成のプログラム回路は、入力保護回路を省
略できるため、半導体記憶装置の構成素子数を減らすこ
とができる。
【００２４】更に、別の実施例に係る記憶回路装置にお
けるプローブ立て適用型のパッド４１，４２の何れか一
方をボンディング適用型のパッドに代えてもプログラム
回路を構成することもできる。
けるプローブ立て適用型のパッド４１，４２の何れか一
方をボンディング適用型のパッドに代えてもプログラム
回路を構成することもできる。
【００２５】これらのプログラム回路を備えた記憶回路
装置の場合も、先の一実施例や他の実施例の場合と同様
にＰａｓｓ／Ｆａｉｌ測定の所用時間を短縮することが
できる。
装置の場合も、先の一実施例や他の実施例の場合と同様
にＰａｓｓ／Ｆａｉｌ測定の所用時間を短縮することが
できる。
【００２６】
【発明の効果】以上に述べた通り、本発明の記憶回路装
置によれば、予備測定の際に冗長回路による不良ビット
を救済できるか否かの情報を簡素に構成されたプログラ
ム回路に記憶させ、冗長回路を使用しても救済不可能な
不良メモリチップのＰａｓｓ／Ｆａｉｌ測定（判定）を
省略可能にしているので、不良ビットを救済した後のシ
リコンウェハー上における複数の記憶回路装置を対象に
した品質検査の際の測定時間を大幅に短縮することがで
き、結果として良品の記憶回路装置を適確に多数出荷で
きるようになる。
置によれば、予備測定の際に冗長回路による不良ビット
を救済できるか否かの情報を簡素に構成されたプログラ
ム回路に記憶させ、冗長回路を使用しても救済不可能な
不良メモリチップのＰａｓｓ／Ｆａｉｌ測定（判定）を
省略可能にしているので、不良ビットを救済した後のシ
リコンウェハー上における複数の記憶回路装置を対象に
した品質検査の際の測定時間を大幅に短縮することがで
き、結果として良品の記憶回路装置を適確に多数出荷で
きるようになる。
【図１】本発明の一実施例に係る記憶回路装置に備えら
れるプログラム回路を示したものである。
れるプログラム回路を示したものである。
【図２】本発明の他の実施例に係る記憶回路装置に備え
られるプログラム回路を示したもので、（ａ）はそのプ
ログラム回路の構成を例示したもので、（ｂ）は更にそ
の変形プログラム回路を示したものである。
られるプログラム回路を示したもので、（ａ）はそのプ
ログラム回路の構成を例示したもので、（ｂ）は更にそ
の変形プログラム回路を示したものである。
【図３】本発明の別の実施例に係る記憶回路装置に備え
られるプログラム回路を示したものである。
られるプログラム回路を示したものである。
【図４】従来の記憶回路装置における冗長回路による検
査手順を示したフローチャートである。
査手順を示したフローチャートである。
１０，４１，４２ プローブ立て適用型のパッド ２１，２２，，２３，３１ ボンディング適用型のパッ
ド １１，２４，３２，４３ ヒューズ １２，４４，４５ プローブ ２０ メモリチップ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｄ１，Ｄ２ ダイオード Ｔ１ Ｐ型ＭＯＳＦＥＴ Ｔ２ Ｎ型ＭＯＳＦＥＴ
ド １１，２４，３２，４３ ヒューズ １２，４４，４５ プローブ ２０ メモリチップ Ｒ１，Ｒ２，Ｒ３ 抵抗 Ｄ１，Ｄ２ ダイオード Ｔ１ Ｐ型ＭＯＳＦＥＴ Ｔ２ Ｎ型ＭＯＳＦＥＴ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 29/00 H01L 27/10
Claims (4)
- 【請求項１】 付設される冗長回路により得られる装置
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、プローブ立て適用型のパッド，
ヒューズ，及び抵抗をこの順で直列接続した局部を含む
と共に、装置が備える電源に一端側が接続されたダイオ
ードの他端側を該局部における該抵抗側に接続して構成
されたことを特徴とする記憶回路装置。 - 【請求項２】 付設される冗長回路により得られる装置
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、ボンディング適用型のパッド及
び入力保護回路の間にヒューズを介在接続して構成され
たことを特徴とする記憶回路装置。 - 【請求項３】 付設される冗長回路により得られる装置
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、抵抗及びヒューズを直列接続し
て成る局部の両端をそれぞれプローブ立て適用型のパッ
ドで接続して構成されたことを特徴とする記憶回路装
置。 - 【請求項４】 付設される冗長回路により得られる装置
内における不良ビットを救済できるか否かの情報を記憶
させるプログラム回路を備えた記憶回路装置において、
前記プログラム回路は、抵抗及びヒューズを直列接続し
て成る局部の一端をプローブ立て適用型のパッドで接続
し、且つ他端をボンディング適用型のパッドで接続して
構成されたことを特徴とする記憶回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185205A JP2924933B2 (ja) | 1992-07-13 | 1992-07-13 | 記憶回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185205A JP2924933B2 (ja) | 1992-07-13 | 1992-07-13 | 記憶回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628895A JPH0628895A (ja) | 1994-02-04 |
| JP2924933B2 true JP2924933B2 (ja) | 1999-07-26 |
Family
ID=16166713
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185205A Expired - Lifetime JP2924933B2 (ja) | 1992-07-13 | 1992-07-13 | 記憶回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924933B2 (ja) |
-
1992
- 1992-07-13 JP JP4185205A patent/JP2924933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628895A (ja) | 1994-02-04 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990407 |