JPS5992499A - ダイナミック・ランダム・アクセス・メモリの製造方法 - Google Patents

ダイナミック・ランダム・アクセス・メモリの製造方法

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JPS5992499A
JPS5992499A JP58171424A JP17142483A JPS5992499A JP S5992499 A JPS5992499 A JP S5992499A JP 58171424 A JP58171424 A JP 58171424A JP 17142483 A JP17142483 A JP 17142483A JP S5992499 A JPS5992499 A JP S5992499A
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test
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  • Tests Of Electronic Circuits (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は半導体集積回路の製造およびテストに関するも
のである。さらに詳細にいえば、本発明はランダム・ア
クセス・メモリの製造およびテストに関するものである
。
実際の作動する際の集積回路の不良率を下げるためには
、電子機器の作動に回路を使用する前に、各回路に通電
テストを施すことが７甘しい。通電テストを行なう最も
簡単な方法は、テスト回路内のそれぞれの回路の予定定
格の電源に、集積回路を接続し、同時に、たとえは、所
定のテスト・データのメモリへの出し入れを行なうこと
である。
し力・しながら、適当な通電時間内、たとえば１時間Ｕ
内に現われる潜在的な不良が比較的小さな割合でしかな
いため、このような通電テストは効率のよくないもので
ある。
通電テストを早くするため、テストを高温で行なうこと
が公知となっている。このことは適当な長さのテスト中
に現われる不良数を、増加させるものである。しかしな
がら、デバイスの温度には限界が＝１、その限界を越え
ると回復不能な損害がデバイスに生じる。
通電テスト中に発見できる不良デバイスの数を増加させ
る池の公知技術は、回路に印加される動作電圧を上げる
ことである。゛電圧ストレスと呼ばれるこの技術は、イ
ンテル・コーポレーション信頼性レポートＲＲ−７，１
９７５年９月（ＩｎｔｅｌＣｏｒｐｏｒａｔ、ｉｏｎ　
Ｒｅ１ｉａｂｉｌｉｔｙ　Ｒｅｐｏｒｔ　ＲＲ−７、Ｓ
ｅｐｔｅｍｂｅｒ　　１９７５　）に記載されている。
添付図面第３図のグラフに示すように、通電テストにお
ケルランダム・アクセス・メモリのバッチの不良率は、
印加電圧を増加させることによって、急激に増加する。
たとえば、印加動作電圧を正規の動作電圧のに１倍ない
し２倍まで上げれば、通電テ スト 動作電圧を上げるという上記の公知方法を、多くのタイ
プのデバイスに使用できるが、ランダム・アクセス・メ
モリのセル・サイズが小さくなると、動作電圧を上げる
ことによって、「良品」のデバイスが通電テスト中に破
壊されやすくなる。
たとえば、４ミクロンのフォトリングラフィを用いた４
にダイナミック・ランダム・アクセス・メモリでは、デ
バイスに損傷を与えることなく、正規Ｖ　　レベルの１
丁倍ないし２倍の範囲のＶ。０Ｄ 動作電圧を印加することができる。しかしながら、２ミ
クロンのフォトリングラフィを利用しだ６４にメモリの
場合、正規レベルの１Ｔ倍以上にＶＩ）Ｄを上げること
により、正常なデバイスの多くが、損傷を受けてしまう
。この理由は、メモリに使用されるトランジスタ・デバ
イスのサイズが小さくなると、デバイスの維持電圧が低
下し、この電圧を越えると接合の損傷、つまりドレイン
からゲートへの酸化物の短絡が生じるからである。
それゆえ、本発明の目的は、比ｅ的短時間で通電テスト
を行なうことができ、同時に通電テスト中に不良デバイ
スの大部分を検出することのできる、ダイナミック・ラ
ンダム・アクセス・メモリを提供することでらる。
本発明の他の目的は、通電テスト中にメモリのトランジ
スタ・デバイスに損傷を与えることなく、高い電圧を維
持できる小さなセル・サイズを有する、ランダム・アク
セス・メモリを提供することである。
さらに、本発明の目的は、正常なデバイスを損傷するこ
となく、適当なテスト時間内で不良デバイスの大部分を
検出できる、小さなセル・サイズを有するランダム・ア
クセス・メモリ用の通電テスト方法を提供することでる
る。
〔発明の概要〕
本発明の上記および池の目的は、メモリの周辺（制御）
回路用、ならびに蓄積・くラド・アｌ／イ用の別々のｖ
ＤＤ（−次動作電圧）端子・ぐラドを、メモリ・チップ
上に有するランダム・アクセス・メモリによって、達成
される。通電テスト中に正規の、あるいは若干高い直の
ＶＤＤが周辺回路用ｖＤＤ端子パッドに印加され、一方
正規の■ＤＤレベルの１ｊ−ないし２倍以上の動作電圧
が記憶・くラド・アレイＶ　　端子パッドに印加される
。こＤ の場合、ダイナミック・ランダム・アクセス・メモリの
不良のほとんどが、蓄積ノくラド・アレイ内の電極の短
絡によって生じるものであるだめ、不良デバイスの大部
分を通電テスト中に、比戦的短時間で発見することがで
きる。通電テストの完了時に、２つの■　　端子パッド
は相互に接続され、Ｄ チップはパッケージに収められる。
さらに、本発明は正規の動作電圧をメモリの周辺回路に
印加し、同時に正規の動作電圧の１丁力いし２倍以上と
いう高い動作電圧を蓄積ノくラド・アレイに印加する工
程を含む、ランダム・アクセス・メモリの通電テスト方
法を提供するものである。不尽デバイスを除去した後、
２つのｖＤＤパッドはパッケージ作業前または作業中に
、相互に接続される。その除、回路は正常なランダム・
アクセス・メモリ回路として作動する。
〔好ましい実施例の説明〕
第１図には、ランダム・アクセス・メモリ・チップの基
本的構成が示されている。メモリはセンシング回路１６
の両側に配置された、メモリ・セルの２つのアレイ１１
、１２を含んでいる。ビット・ライン導線（図示せず）
はセンシング回路１６からメモリ・セルの両アレイ１１
、１２を横切って延びている。ワード・ライン制御回路
１４、１５からなる周辺回路が、毛ルの対応するアレイ
１１、１２の端部に配置されている。ワード・ライン１
８は制御回路１４、１５から、メモリ・セルのアレイ１
１、１２を通ってビット・ラインに直角に延びている。
第２図には、セルのアレイ１１．１２の一方の単独のセ
ルの略図が示されている。セルはビット・ライン３３に
接続されたドレインと、ワード・ライン１８の対応する
ものに接続されたゲートを有するトランジスタ３１を含
んでいる。トランジスタ３１のソースは、セル蓄積コン
デンサ３２の極板の一方と接続されている。第１図、特
に図の圧損Ｕの拡大部分において、コンデンサ３２の他
の極板は導電層２５と電気的に一体となっており、この
層はたとえば、ポリシリコン材料で形成されており、且
つ孔２７の傾斜面に延びている。アレイに各セルを形成
するには、孔２７が１つ必要である。この構成において
、すべてのセルの各蓄積コンデンサの第２の極板は、導
電層２５を（ｒして相互接続されている。
留意すべきなのは、これらの蓄積コンデンサの第２優板
を相互接続するには、他の技術を利用できるということ
である。たとえば、ビット・ラインと平行に延びる導電
性ストリップ、またはワード・ラインと平行に延びる導
電性ストリップを用いて、蓄積コンデンサの第２極板を
相互接続するコトができる。メモリ・セルのアレイ１１
．１２の側面にある周辺部において、多数のコネクタ１
６が導電層２５（導電性ストリップの技術を利用した場
合には、ストリップ）をバス１９に接続している。バス
１９はｖＤＤ端子バッド２１へ延びている。第１図に示
した公知の構成において、ワード・ライン制御回路（周
辺回路）１４．１５は図に示すようにライン２２を介し
て、端子パッド２つにも直結されている。入出力および
制御の結線用に付加的なパッド２３が設けられている。
この公知の構成において、蓄積セルに印加される動作電
圧は不可逆的に、周辺回路に印加されるものと同じにな
る。したがって、フォトリングラフ寸法を下げる（メモ
リの蓄積容量を増やすのに必要である）ことによって、
”周辺回路を作り上げているトランジスタの維持電圧が
低くなった場合通電テスト中にテストを早めるために印
加できる電圧は厳しく制限される。
第４図に、本発明にしたがって構成されたランダム・ア
クセス・メモリの構成を示す。第１図に示した公知デバ
イスと異なり、本発明のランダム・アクセス・メモリに
は、２つのＶＤＤ端子パツ）”３５．３６が設けられて
いる。端子パッド６５は、バス１９およびコネクター６
を介して、導電層２５に接続されている。最初作製され
たとき、チップ内で端子パッド６５と電気的に絶縁され
ている第２の端子パッド３６は、動作電圧を供給するた
めライン２２を弁して、ワード・ライン制御回路１４．
１５へ接続されている。
通電テスト中に、正規のあるいはほぼ正規の動作電圧を
、端子パッド３６を通して、ワード・ライン制御回路１
４．１５へ印加することができ、一方正規動作電圧の１
丁ないし２倍以上の動作電圧を、端子パッド６６を用い
て、メモリ・セルの蓄積コンデンサに印加することがで
きる。蓄積コンデンサのアレイに高い動作電圧を印加で
きることは、通電テストを大幅に促進するものであり、
一方正規の、あるい°はほぼ正規の電圧がワード・ライ
ン制御回路１４．１５に印加されるため、正常のデバイ
スが通電テスト中に損傷を受ける恐れはなくなる。
通電テストが完了し、チップがパッケージされた後、端
子パッドろ５および３６を、たとえば第４図の仮想線で
示されているジャンパ６７を介して、電気的に接続する
。相互接続された端子パッド６５および６６はついで、
パッケージの単一のｖＤＤビンに接続される。希望する
場合には、単一の接続リード線を使用して、両端子パッ
ドろ５、ろ６およびパッケージの■　　ピンを相互接続
すＤ ることもできる。
好ましい実施列について説明したが、本発明の範囲およ
び精神を逸脱しないさまざまな改変形が、当該技術分野
の通常の技術者には明白なものであると確信する。
【図面の簡単な説明】
゛　第１図は本発明が遍心されるタイプの公知のランダ
ム・アークセス・メモリの構成を示す図である。 第２図は、第１図に示すメモリのメモリ・セル１個のみ
の略図である。第６図は印加動作電圧をパラメータとし
て、時間に対して不良率をプロットしたグラフ図である
。第４図は本発明の技術に従って構成されたランダム・
アクセス・メモリの構成を示す図である。 出願人　インタ廿乃か・ビジネス・マ汁ンズ・コーボレ
−Ｗン代理人　弁理士　　岡　　　１）　次　　生（外
１名）

Claims (1)

    【特許請求の範囲】
  1. メモリ、セルのアレイおよび該アレイに関連する周辺回
    路を有するランダム・アクセス・メモリにおいて、前記
    アレイ用および前記周辺回路用に、電気的に分離された
    別の動作電圧端子パッドを備えたことを特徴とするラン
    ダム・アクセス・メモリ。
JP58171424A 1982-11-15 1983-09-19 ダイナミック・ランダム・アクセス・メモリの製造方法 Granted JPS5992499A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US441709 1982-11-15
US06/441,709 US4527254A (en) 1982-11-15 1982-11-15 Dynamic random access memory having separated VDD pads for improved burn-in

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Publication Number Publication Date
JPS5992499A true JPS5992499A (ja) 1984-05-28
JPS644280B2 JPS644280B2 (ja) 1989-01-25

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ID=23753978

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JP58171424A Granted JPS5992499A (ja) 1982-11-15 1983-09-19 ダイナミック・ランダム・アクセス・メモリの製造方法

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EP (1) EP0109006B1 (ja)
JP (1) JPS5992499A (ja)
DE (1) DE3379129D1 (ja)

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