JPH0730068A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0730068A JPH0730068A JP15501793A JP15501793A JPH0730068A JP H0730068 A JPH0730068 A JP H0730068A JP 15501793 A JP15501793 A JP 15501793A JP 15501793 A JP15501793 A JP 15501793A JP H0730068 A JPH0730068 A JP H0730068A
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- JP
- Japan
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- semiconductor memory
- fuse
- test
- redundant circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000002950 deficient Effects 0.000 claims abstract description 5
- 238000012360 testing method Methods 0.000 abstract description 32
- 238000005520 cutting process Methods 0.000 abstract description 8
- 230000008439 repair process Effects 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract 1
- 238000011056 performance test Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】外部端子間にヒューズを有する配線で接続する
事によって、救済不可能なチップについて、ヒューズを
切断することで簡単なDC測定により良品、不良品の判
定を行うことができる。 【構成】GNDレベルの端子とダミーの端子の間をヒュ
ーズを有する配線で接続する。予備試験にて救済不可能
と判定されたチップについては、その端子間のヒューズ
を切断するようデータを作成する。次にリペア装置にて
そのヒューズを切断する。これにより、本試験の最初の
テストでダミー端子を電源レベルに、GND端子をGN
Dレベルにすることにより2端子間の導通テストを行
う。この際、救済不可能なチップについては電流は流れ
ず、救済可能、及び救済不用なチップについては電流は
流れる。これにより以降のテストが省略可能となりテス
ト時間が短縮できる。
事によって、救済不可能なチップについて、ヒューズを
切断することで簡単なDC測定により良品、不良品の判
定を行うことができる。 【構成】GNDレベルの端子とダミーの端子の間をヒュ
ーズを有する配線で接続する。予備試験にて救済不可能
と判定されたチップについては、その端子間のヒューズ
を切断するようデータを作成する。次にリペア装置にて
そのヒューズを切断する。これにより、本試験の最初の
テストでダミー端子を電源レベルに、GND端子をGN
Dレベルにすることにより2端子間の導通テストを行
う。この際、救済不可能なチップについては電流は流れ
ず、救済可能、及び救済不用なチップについては電流は
流れる。これにより以降のテストが省略可能となりテス
ト時間が短縮できる。
Description
【0001】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に冗長回路を有する半導体メモリーに関する。
し、特に冗長回路を有する半導体メモリーに関する。
【0002】
【従来の技術】従来、冗長回路を有する半導体メモリー
のウェハー試験は、冗長回路を使用する正規セルの不良
アドレスを検出する予備試験と、前記予備試験で求めら
れたアドレスを基に、ヒューズのカットを行い冗長回路
を動作させるリペア工程と、リペア後に冗長回路が正し
く動作しているかを確認するための本試験が行われてい
た。
のウェハー試験は、冗長回路を使用する正規セルの不良
アドレスを検出する予備試験と、前記予備試験で求めら
れたアドレスを基に、ヒューズのカットを行い冗長回路
を動作させるリペア工程と、リペア後に冗長回路が正し
く動作しているかを確認するための本試験が行われてい
た。
【0003】メモリ容量の増大に伴い、テスト時間も増
大し、例えば16MDRAMでは1テストを行なうのに
約30秒の測定時間がかかる。
大し、例えば16MDRAMでは1テストを行なうのに
約30秒の測定時間がかかる。
【0004】また、良品チップの収率を上げるために複
数テストで冗長回路を使用するため、後半のテストで不
良になった場合は、本試験においても、予備試験で不良
と判断されたにもかかわらずテスト時間が増大するとい
う不具合があった。
数テストで冗長回路を使用するため、後半のテストで不
良になった場合は、本試験においても、予備試験で不良
と判断されたにもかかわらずテスト時間が増大するとい
う不具合があった。
【0005】
【発明が解決しようとする課題】前述した従来の方法で
は、予備試験において冗長回路を用いても救済は不可能
であると判定された半導体記憶装置についても、その後
の本試験で動作試験など行う必要がある。
は、予備試験において冗長回路を用いても救済は不可能
であると判定された半導体記憶装置についても、その後
の本試験で動作試験など行う必要がある。
【0006】これでは、近年の高集積化、大容量化が進
む半導体記憶装置の電気的特性試験に費やす時間が、ま
すます長時間化していくという問題点がある。
む半導体記憶装置の電気的特性試験に費やす時間が、ま
すます長時間化していくという問題点がある。
【0007】
【課題を解決するための手段】本発明の半導体記憶装置
は、予備試験において、冗長回路を用いても救済は不可
能であると判定された半導体記憶装置については、複数
の外部端子間に設けられたヒューズを有する配線間のヒ
ューズを切断するデータを作成する。その後、リペア装
置を用いてヒューズの切断を行った後、本試験を行う。
この際、まず複数の外部端子間に設けられたヒューズが
切断されているか否かの試験を行う。
は、予備試験において、冗長回路を用いても救済は不可
能であると判定された半導体記憶装置については、複数
の外部端子間に設けられたヒューズを有する配線間のヒ
ューズを切断するデータを作成する。その後、リペア装
置を用いてヒューズの切断を行った後、本試験を行う。
この際、まず複数の外部端子間に設けられたヒューズが
切断されているか否かの試験を行う。
【0008】かくして、冗長回路を用いても救済不可能
な半導体記憶装置については、動作試験などを行う必要
がなくなる。
な半導体記憶装置については、動作試験などを行う必要
がなくなる。
【0009】
【実施例】次に、本発明について図面を参照して説明す
る。図1は、本発明の一実施例の平面図である。GND
端子(3)とダミー端子(4)を、ヒューズ(6)を有
する配線(5)によって接続する。また、ダミー端子
(4)はGND端子(3)以外の外部端子とは接続され
ていないとする。
る。図1は、本発明の一実施例の平面図である。GND
端子(3)とダミー端子(4)を、ヒューズ(6)を有
する配線(5)によって接続する。また、ダミー端子
(4)はGND端子(3)以外の外部端子とは接続され
ていないとする。
【0010】次に上記に示した半導体記憶装置につい
て、予備試験を行う。この際、冗長回路を用いても救済
は不可能であると判定された半導体記憶装置について
は、ヒューズ(6)を切断するデータを作成する。次
に、リペア装置にてヒューズ(6)の切断を行う。ヒュ
ーズ(6)の切断後の平面図を図2にて示す。
て、予備試験を行う。この際、冗長回路を用いても救済
は不可能であると判定された半導体記憶装置について
は、ヒューズ(6)を切断するデータを作成する。次
に、リペア装置にてヒューズ(6)の切断を行う。ヒュ
ーズ(6)の切断後の平面図を図2にて示す。
【0011】次に本試験を行うが、この際まずGND端
子(3)をGNDレベルに、ダミー端子(4)を電源電
圧レベルに、他の端子は全てフローティングレベルに
し、GND端子(3)とダミー端子(4)の間で電流の
導通試験を行う。この際、冗長回路を用いても救済不可
能と判定された半導体記憶装置については、ヒューズ
(6)が切断されているため電流は流れない。また冗長
回路を用いなくても規格を満足する、あるいは冗長回路
と置換することによって規格を満足すると判定された半
導体記憶回路についてはヒューズ(6)は切断されてい
ないため、電流は流れる。これにより、冗長回路を用い
ても救済は不可能と判定された半導体記憶装置について
は、動作試験などを省略することが可能となり、本試験
に費やす時間の短縮が可能となる。図3は本発明の第2
の実施例の半導体記憶装置を示すブロック図であ。予備
試験において救済不可能と判定されればヒューズ(9)
の切断を行う。救済不用、あるいは救済可能であればヒ
ューズ(9)の切断は行わない。ヒューズ(9)が切断
されていればトランジスタ(12)はオンし、2つの入
力端子(13)は接続される。ヒューズ(9)が切断さ
れていなければ、トランジスタ(12)はオフし、2つ
の入力端子(13)は接続されない。本試験においてま
ず2つの入力端子(13)間の導通試験を行い、電流が
流れれば救済不可能、電流が流れれば救済不用、あるい
は救済可能であると判定する。
子(3)をGNDレベルに、ダミー端子(4)を電源電
圧レベルに、他の端子は全てフローティングレベルに
し、GND端子(3)とダミー端子(4)の間で電流の
導通試験を行う。この際、冗長回路を用いても救済不可
能と判定された半導体記憶装置については、ヒューズ
(6)が切断されているため電流は流れない。また冗長
回路を用いなくても規格を満足する、あるいは冗長回路
と置換することによって規格を満足すると判定された半
導体記憶回路についてはヒューズ(6)は切断されてい
ないため、電流は流れる。これにより、冗長回路を用い
ても救済は不可能と判定された半導体記憶装置について
は、動作試験などを省略することが可能となり、本試験
に費やす時間の短縮が可能となる。図3は本発明の第2
の実施例の半導体記憶装置を示すブロック図であ。予備
試験において救済不可能と判定されればヒューズ(9)
の切断を行う。救済不用、あるいは救済可能であればヒ
ューズ(9)の切断は行わない。ヒューズ(9)が切断
されていればトランジスタ(12)はオンし、2つの入
力端子(13)は接続される。ヒューズ(9)が切断さ
れていなければ、トランジスタ(12)はオフし、2つ
の入力端子(13)は接続されない。本試験においてま
ず2つの入力端子(13)間の導通試験を行い、電流が
流れれば救済不可能、電流が流れれば救済不用、あるい
は救済可能であると判定する。
【0012】本実施例では、新たにダミー端子を設ける
必要がなく、半導体記憶回路の設計、及び製造が容易に
なるという利点がある。
必要がなく、半導体記憶回路の設計、及び製造が容易に
なるという利点がある。
【0013】
【発明の効果】以上説明したように本発明は、複数の外
部端子をヒューズを有する配線で接続することにより、
冗長回路に用いても救済不可能な半導体記憶装置の電気
的特性試験に費やす時間をヒューズを切断することによ
り短縮するという効果が得られる。
部端子をヒューズを有する配線で接続することにより、
冗長回路に用いても救済不可能な半導体記憶装置の電気
的特性試験に費やす時間をヒューズを切断することによ
り短縮するという効果が得られる。
【図1】本発明の実施例1でヒューズ(6)切断前の平
面図。
面図。
【図2】本発明の実施例1でヒューズ(6)切断後の平
面図。
面図。
【図3】本発明の実施例2の半導体記憶装置のブロック
図。
図。
1 電源端子 2 入出力端子 3 GND端子 4 ダミー端子 5 配線 6 ヒューズ 7 セル部 8 電源端子 9 ヒューズ 10 高抵抗 11 インバータ 12 トランジスタ 13 入力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 27/108 9194−5L G06F 15/46
Claims (1)
- 【請求項1】冗長回路を有する半導体記憶装置におい
て、良、不良品の判断を記憶する回路を有することを特
徴とする半導体記憶回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15501793A JPH0730068A (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15501793A JPH0730068A (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0730068A true JPH0730068A (ja) | 1995-01-31 |
Family
ID=15596859
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15501793A Pending JPH0730068A (ja) | 1993-06-25 | 1993-06-25 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0730068A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7275190B2 (en) * | 2004-11-08 | 2007-09-25 | Micron Technology, Inc. | Memory block quality identification in a memory device |
US7698087B2 (en) | 2006-08-25 | 2010-04-13 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit and testing method of same |
-
1993
- 1993-06-25 JP JP15501793A patent/JPH0730068A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7275190B2 (en) * | 2004-11-08 | 2007-09-25 | Micron Technology, Inc. | Memory block quality identification in a memory device |
US7698087B2 (en) | 2006-08-25 | 2010-04-13 | Fujitsu Microelectronics Limited | Semiconductor integrated circuit and testing method of same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990721 |