JPS601720B2 - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS601720B2 JPS601720B2 JP58195967A JP19596783A JPS601720B2 JP S601720 B2 JPS601720 B2 JP S601720B2 JP 58195967 A JP58195967 A JP 58195967A JP 19596783 A JP19596783 A JP 19596783A JP S601720 B2 JPS601720 B2 JP S601720B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- memory cell
- memory
- current
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、メモリチップの動作マージンを、電源電圧と
は異なる電源電圧で測定し、動作の安定な半導体メモリ
を得ることができる半導体メモリの構成に関するもので
ある。
は異なる電源電圧で測定し、動作の安定な半導体メモリ
を得ることができる半導体メモリの構成に関するもので
ある。
従来、半導体回路チップの良、不良を見分ける一般的な
手法として、電源電圧を変化させ、電源電圧のどの程度
の範囲で回路チップが正常な動作をし得るか、というい
わゆる電源電圧に対する動作マージンのを測定すること
が広く用いられている。
手法として、電源電圧を変化させ、電源電圧のどの程度
の範囲で回路チップが正常な動作をし得るか、というい
わゆる電源電圧に対する動作マージンのを測定すること
が広く用いられている。
例えば、フリツプフロツプ型の多数のメモリセルから成
るメモリアレーを有するスタティック型半導体メモリに
おいて、規定値から所定の値だけ変化させた電源電圧を
印加し、その状態で誤動作を行なうメモリセルが発見さ
れればそのメモリチップは動作マージンの低い不良品と
見なして摘出することができる。ところが、上記のごと
き半導体メモリにおいて何らかのノイズ混入等により、
すぐに情報が破壊されてしまうような動作の安定度の低
いメモリセルは上記の方法のみでは有効に発見すること
ができないのが実情であり、パルス応答検査などを経て
始めて発見される場合が多かった。
るメモリアレーを有するスタティック型半導体メモリに
おいて、規定値から所定の値だけ変化させた電源電圧を
印加し、その状態で誤動作を行なうメモリセルが発見さ
れればそのメモリチップは動作マージンの低い不良品と
見なして摘出することができる。ところが、上記のごと
き半導体メモリにおいて何らかのノイズ混入等により、
すぐに情報が破壊されてしまうような動作の安定度の低
いメモリセルは上記の方法のみでは有効に発見すること
ができないのが実情であり、パルス応答検査などを経て
始めて発見される場合が多かった。
本発明の目的は、機能試験の際に、動作安定度を容易に
検査確認する事を可能にする半導体メモリを提供するこ
とにある。
検査確認する事を可能にする半導体メモリを提供するこ
とにある。
本発明は、スタティック型の半導体メモリでは各メモリ
セルに常時流しておく情報保持用の電流．の値を変化さ
せることが動作の安定度の判定に有効であることに鑑み
てなされたものである。
セルに常時流しておく情報保持用の電流．の値を変化さ
せることが動作の安定度の判定に有効であることに鑑み
てなされたものである。
その特徴とするところは、情報保持のための電流の値を
外部からの信号が与えられないときは通常動作に必要な
所定の値とし、外部から該信号が与えられた場合は謙信
号に応じた値とする手段を設けたことである。〔発明の
実施例〕 以下図面により本発明の実施例を説明する。
外部からの信号が与えられないときは通常動作に必要な
所定の値とし、外部から該信号が与えられた場合は謙信
号に応じた値とする手段を設けたことである。〔発明の
実施例〕 以下図面により本発明の実施例を説明する。
図面中、メモリセル２０はコレクタとべ‐スとが互いに
交叉接続されたふたつのマルチェミッタトランジスタと
、抵抗とからなるフリップフロップ回路により構成され
ている。このようなメモリセルが縦横に配列されてセル
アレ−をなし、各行ごとに２本のデータ線２１，３２に
接続されている。各データ線は、参照電位発生回路２３
によりベース電位が固定されたトランジスタのェミツタ
に接続されている。一方セルアレーの各行ごとに上側ワ
ード線２９、下側ワ−ド線３０が設けられ、上側ワード
線２９は選択か、非選択か応じて所定の電位にされる。
一方、下側ワード線には電流制限回路３３が接続される
。内部電源電位発生回路２４の出力する電位信号が電流
制限回路３３のトランジスタのベースに接続されており
、このメモリセル行における情報保持用の電流はこの電
位信号により所定の値に制御される。なおセルアレー中
の図示しない他の行にも同様な電流制限回路が設けられ
、各メモリセル行ごとに情報保持用の電流が制御されて
いる。以上の構造により各メモリセルにほぼ均等に情報
保持用の電流が流れ、電源電圧が接続されている限り各
ビットの情報は保たれるようにされている。
交叉接続されたふたつのマルチェミッタトランジスタと
、抵抗とからなるフリップフロップ回路により構成され
ている。このようなメモリセルが縦横に配列されてセル
アレ−をなし、各行ごとに２本のデータ線２１，３２に
接続されている。各データ線は、参照電位発生回路２３
によりベース電位が固定されたトランジスタのェミツタ
に接続されている。一方セルアレーの各行ごとに上側ワ
ード線２９、下側ワ−ド線３０が設けられ、上側ワード
線２９は選択か、非選択か応じて所定の電位にされる。
一方、下側ワード線には電流制限回路３３が接続される
。内部電源電位発生回路２４の出力する電位信号が電流
制限回路３３のトランジスタのベースに接続されており
、このメモリセル行における情報保持用の電流はこの電
位信号により所定の値に制御される。なおセルアレー中
の図示しない他の行にも同様な電流制限回路が設けられ
、各メモリセル行ごとに情報保持用の電流が制御されて
いる。以上の構造により各メモリセルにほぼ均等に情報
保持用の電流が流れ、電源電圧が接続されている限り各
ビットの情報は保たれるようにされている。
ところが、何らかの欠陥により規定の情報保持用の電流
が分配されないメモリセルなど、不良ビットが確率的に
発生するのは製造上まぬがれ得ない。このような不良ビ
ットの中には、検査時には正常動作を行ないながら、何
らかのノイズ混入によりその情報が極めて破壊され易い
ビットなど、製品検査の上でやっかし、な不良も含まれ
る。このような不良の摘出に有効なのが情報保持電流を
変化させてそれに対する動作マージンをチェックする方
法である。ここで２５，２６は高電位の共通端子、２７
は低電位の共通端子であり、この間にチップ外から電源
電圧が印加される。
が分配されないメモリセルなど、不良ビットが確率的に
発生するのは製造上まぬがれ得ない。このような不良ビ
ットの中には、検査時には正常動作を行ないながら、何
らかのノイズ混入によりその情報が極めて破壊され易い
ビットなど、製品検査の上でやっかし、な不良も含まれ
る。このような不良の摘出に有効なのが情報保持電流を
変化させてそれに対する動作マージンをチェックする方
法である。ここで２５，２６は高電位の共通端子、２７
は低電位の共通端子であり、この間にチップ外から電源
電圧が印加される。
内部電源電圧発生回路２４は低電位の共通端子２７との
電位差が電源電圧の変動に対して補償されてほぼ一定で
あるような電位信号を発する。したがって単に外部電源
電圧を変化させたのでは各メモリセルを流れる情報保持
用の電流はほとんど変化せず、情報保持用の電流に対す
るメモリセルの動作余裕度を確認することはできない。
そこで本実施例では、内部電源電位発生回路２４の出力
部分のアルミ配線上に、外部から採針等により電圧を印
加するためのパッド３４が設けられている。このような
パッドを用いれば、上記高電位、低電位の共通端子のビ
ンがそれぞれ接続されるパッド‘こは規定の外部電圧を
印加し、更に内部電源電位発生回路２４の出力電位を上
記パッド３４から強制的に変化させてメモリセルの動作
を確認することにより、情報保持用の電流の変化に対す
るメモリセルの動作余裕を確認することができる。しか
もこの確認は、メモリチップをパッケージに収納する以
前に、ウヱハ上に回路が形成された段階で順次孫針を接
触させて行なうことができ、不良メモリチップを早期に
効率よく摘出することができる。〔発明の効果〕 以上のように本発明によれば、動作の安定な半導体メモ
リを容易に選別し得る構成が提供される。
電位差が電源電圧の変動に対して補償されてほぼ一定で
あるような電位信号を発する。したがって単に外部電源
電圧を変化させたのでは各メモリセルを流れる情報保持
用の電流はほとんど変化せず、情報保持用の電流に対す
るメモリセルの動作余裕度を確認することはできない。
そこで本実施例では、内部電源電位発生回路２４の出力
部分のアルミ配線上に、外部から採針等により電圧を印
加するためのパッド３４が設けられている。このような
パッドを用いれば、上記高電位、低電位の共通端子のビ
ンがそれぞれ接続されるパッド‘こは規定の外部電圧を
印加し、更に内部電源電位発生回路２４の出力電位を上
記パッド３４から強制的に変化させてメモリセルの動作
を確認することにより、情報保持用の電流の変化に対す
るメモリセルの動作余裕を確認することができる。しか
もこの確認は、メモリチップをパッケージに収納する以
前に、ウヱハ上に回路が形成された段階で順次孫針を接
触させて行なうことができ、不良メモリチップを早期に
効率よく摘出することができる。〔発明の効果〕 以上のように本発明によれば、動作の安定な半導体メモ
リを容易に選別し得る構成が提供される。
またバイポーラメモリで説明したが、情報記憶のために
メモリセルに情報保持電流を流しているスタティック型
メモリであれば本概念は応用可能である。
メモリセルに情報保持電流を流しているスタティック型
メモリであれば本概念は応用可能である。
図面は本発顔の−実施例を示す回路図である。
２０・・・メモリセル、２４・・・内部電源電位発生回
路、３３・・・鰭流制限回路、３４・・・パッド。
路、３３・・・鰭流制限回路、３４・・・パッド。
Claims (1)
- １ フリツプフロツプ型のメモリセルと、チツプ外部か
らある信号が与えられない場合は通常動作に必要な所定
の値の情報保持用電流を該メモリセルに供給し、チツプ
外部から該ある信号が与えられた場合は該信号に応じて
情報保持用電流を該所定の値以外の値に変化させる手段
を設けたことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195967A JPS601720B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58195967A JPS601720B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49034436A Division JPS588079B2 (ja) | 1974-03-29 | 1974-03-29 | ハンドウタイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5998389A JPS5998389A (ja) | 1984-06-06 |
| JPS601720B2 true JPS601720B2 (ja) | 1985-01-17 |
Family
ID=16349966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58195967A Expired JPS601720B2 (ja) | 1983-10-21 | 1983-10-21 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS601720B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452170Y2 (ja) * | 1987-03-19 | 1992-12-08 | ||
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6166297A (ja) * | 1984-09-10 | 1986-04-05 | Nec Corp | 半導体メモリ |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
-
1983
- 1983-10-21 JP JP58195967A patent/JPS601720B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0452170Y2 (ja) * | 1987-03-19 | 1992-12-08 | ||
| JP2007179593A (ja) * | 2005-12-26 | 2007-07-12 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5998389A (ja) | 1984-06-06 |
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