JPH0687506B2 - パワーｍｏｓｆｅｔ - Google Patents
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- JPH0687506B2 JPH0687506B2 JP63066327A JP6632788A JPH0687506B2 JP H0687506 B2 JPH0687506 B2 JP H0687506B2 JP 63066327 A JP63066327 A JP 63066327A JP 6632788 A JP6632788 A JP 6632788A JP H0687506 B2 JPH0687506 B2 JP H0687506B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
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- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
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-
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
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Description
【発明の詳細な説明】 （イ）産業上の利用分野 本発明はパワーMOSFETの耐圧向上とオン抵抗低減に関す
るものである。
るものである。
（ロ）従来の技術 縦型DSA（Diffosion Self Alignment）構造のパワーMOS
FETは一平面上に多数の素子（セル）を等間隔に並べる
ことにより高耐圧化と大電流化が図られ、高電圧高速ス
イッチング用として使用されている（特開昭61−80859,
H01L29/78）。
FETは一平面上に多数の素子（セル）を等間隔に並べる
ことにより高耐圧化と大電流化が図られ、高電圧高速ス
イッチング用として使用されている（特開昭61−80859,
H01L29/78）。
斯る構造のパワーMOSFETは、底部に高濃度N+型層を有す
るN-型シリコン基体をドレインとして、その表面上にソ
ース電極用の開孔部を有するゲート電極（ポリSiゲー
ト）が配置され、このゲート電極下にチャンネル領域を
作るようにＰ型層とN+型層（ソース領域）を形成したも
ので、ゲートへの電圧印加によってチャンネル領域を通
るドレイン電流IDSを制御するものである。
るN-型シリコン基体をドレインとして、その表面上にソ
ース電極用の開孔部を有するゲート電極（ポリSiゲー
ト）が配置され、このゲート電極下にチャンネル領域を
作るようにＰ型層とN+型層（ソース領域）を形成したも
ので、ゲートへの電圧印加によってチャンネル領域を通
るドレイン電流IDSを制御するものである。
従来のパワーMOSFETにおいては、各MOSセルのチャンネ
ル領域（１）の輪郭は第６図に示すように四角形（又は
六角形）となって等間隔で縦横方向に配列され、四角形
の中心からソース電極を取出し、ゲート電極からは、そ
の上の絶縁膜のスルーホールを通してゲート電極を取出
す様になっている。尚、（２）はゲート電極の輪郭、
（３）はＰ型領域、（４）はソース領域である。
ル領域（１）の輪郭は第６図に示すように四角形（又は
六角形）となって等間隔で縦横方向に配列され、四角形
の中心からソース電極を取出し、ゲート電極からは、そ
の上の絶縁膜のスルーホールを通してゲート電極を取出
す様になっている。尚、（２）はゲート電極の輪郭、
（３）はＰ型領域、（４）はソース領域である。
このようなパワーMOSFETのチャンネル領域（１）形成に
あたっては、ゲート電極（２）を利用したセルフアライ
ン技術によりＰ型層（３）とN+型層（４）を形成する
が、ゲート電極（２）によるセル(5)形状が四角形状を
成すことにより、チャンネル領域（１）のコーナー部
（６）への不純物拡散が他の部分（辺部）への拡散に比
べて少なく、従ってコーナー部（６）のチャンネル部は
凸型の球面形状のPN接合を形成し、逆バイアス時の電界
強度が他よりも大きくなる。その為、セル(5)のコーナ
ー部（６）で電界集中を発生し、この部分における耐圧
がパワーMOSFETの耐圧を決定していた。そのうち、不純
物濃度が薄くなるのでコーナー部（６）が他よりも早く
オンし、リークが発生したり、動作上電流分布が不均一
となる為低VGS（off）化の妨げになっていた。
あたっては、ゲート電極（２）を利用したセルフアライ
ン技術によりＰ型層（３）とN+型層（４）を形成する
が、ゲート電極（２）によるセル(5)形状が四角形状を
成すことにより、チャンネル領域（１）のコーナー部
（６）への不純物拡散が他の部分（辺部）への拡散に比
べて少なく、従ってコーナー部（６）のチャンネル部は
凸型の球面形状のPN接合を形成し、逆バイアス時の電界
強度が他よりも大きくなる。その為、セル(5)のコーナ
ー部（６）で電界集中を発生し、この部分における耐圧
がパワーMOSFETの耐圧を決定していた。そのうち、不純
物濃度が薄くなるのでコーナー部（６）が他よりも早く
オンし、リークが発生したり、動作上電流分布が不均一
となる為低VGS（off）化の妨げになっていた。
（ハ）発明が解決しようとする課題 この様に、従来のパワーMOSFETにはセル(5)コーナー部
（６）で耐圧が劣化する欠点があった。また、コーナー
部（６）のPN接合の曲率を緩和する為チャンネル領域
（１）の拡散深さを浅くすることができず、従ってセル
(5)の微細化が難しい欠点があった。更には微細化が難
しい為、チャンネル幅GW（セルの周囲長の総和）を増大
してオン抵抗RDS（on）を下げることも困難である欠点
があった。
（６）で耐圧が劣化する欠点があった。また、コーナー
部（６）のPN接合の曲率を緩和する為チャンネル領域
（１）の拡散深さを浅くすることができず、従ってセル
(5)の微細化が難しい欠点があった。更には微細化が難
しい為、チャンネル幅GW（セルの周囲長の総和）を増大
してオン抵抗RDS（on）を下げることも困難である欠点
があった。
（ニ）課題を解決するための手段 本発明は斯上した欠点に鑑み、セル(17)で囲まれた領域
にチャンネル領域（18）のコーナー部（20）と重畳する
第２のチャンネル領域（19）を設け、且つ第２のチャン
ネル領域（19）表面にもソース領域（22）とソース電極
を設けて第２のセル(23)とすることにより、微細化した
オン抵抗RDS（on）を低減せしめたパワーMOSFETを提供
するものである。
にチャンネル領域（18）のコーナー部（20）と重畳する
第２のチャンネル領域（19）を設け、且つ第２のチャン
ネル領域（19）表面にもソース領域（22）とソース電極
を設けて第２のセル(23)とすることにより、微細化した
オン抵抗RDS（on）を低減せしめたパワーMOSFETを提供
するものである。
（ホ）作用 本発明によれば、チャンネル領域（18）のコーナー部
（20）に第２のチャンネル領域（19）が重畳するので、
セル(17)から第２のセル(23)までＰ型の拡散領域が連続
して形成され、この部分での電界集中が緩和できる。そ
の為パワーMOSFETの耐圧を維持しつつチャンネル領域
（18）を浅く形成してセル(17)を微細化し、チャンネル
幅GWを増大できる。また、第２のチャンネル領域（19）
も第２のセル(23)として活用するので、その分だけチャ
ンネル幅GWを更に増大できる。また、チャンネルのコー
ナー部（20）はドレイン電流IDSが流れないので、リー
ク電流を防止し、低VGS（off）化が容易である。
（20）に第２のチャンネル領域（19）が重畳するので、
セル(17)から第２のセル(23)までＰ型の拡散領域が連続
して形成され、この部分での電界集中が緩和できる。そ
の為パワーMOSFETの耐圧を維持しつつチャンネル領域
（18）を浅く形成してセル(17)を微細化し、チャンネル
幅GWを増大できる。また、第２のチャンネル領域（19）
も第２のセル(23)として活用するので、その分だけチャ
ンネル幅GWを更に増大できる。また、チャンネルのコー
ナー部（20）はドレイン電流IDSが流れないので、リー
ク電流を防止し、低VGS（off）化が容易である。
（ヘ）実施例 以下、本発明の第１の実施例を図面を参照しながら詳細
に説明する。
に説明する。
第１図及び第２図は本発明のパワーMOSFETの平面図及び
AA線断面図を示す。（11）は裏面にドレイン電極が設け
られる低比抵抗のN+型シリコン半導体基板、（12）は基
板（11）表面に設けられ共通のドレイン領域となる高比
抵抗のＮ型エピタキシャル層、（13）はＰ型拡散領域、
（14）はN+型拡散領域（ソース領域）、（15）はゲート
電極、（16）は酸化膜、(17)はゲート電極（15）の開孔
部を示すゲートセル、（18）はＰ型拡散領域（13）とN+
型ソース領域（14）とで規定するチャンネル領域で図中
の点線がその輪郭を示す。ゲート電極（15）が規定する
ゲートセル(17)形状は１例として四角形状を成し、等間
隔で縦横に配列され、セル(17)の中央からＰ型拡散層
（13）とソース領域（14）の両方にオーミックコンタク
トする図示せぬソース電極が酸化膜（16）によってゲー
ト電極（15）と絶縁されて取出される。ゲート電極（1
5）はポリシリコン、ソース電極はアルミニウムから成
る。
AA線断面図を示す。（11）は裏面にドレイン電極が設け
られる低比抵抗のN+型シリコン半導体基板、（12）は基
板（11）表面に設けられ共通のドレイン領域となる高比
抵抗のＮ型エピタキシャル層、（13）はＰ型拡散領域、
（14）はN+型拡散領域（ソース領域）、（15）はゲート
電極、（16）は酸化膜、(17)はゲート電極（15）の開孔
部を示すゲートセル、（18）はＰ型拡散領域（13）とN+
型ソース領域（14）とで規定するチャンネル領域で図中
の点線がその輪郭を示す。ゲート電極（15）が規定する
ゲートセル(17)形状は１例として四角形状を成し、等間
隔で縦横に配列され、セル(17)の中央からＰ型拡散層
（13）とソース領域（14）の両方にオーミックコンタク
トする図示せぬソース電極が酸化膜（16）によってゲー
ト電極（15）と絶縁されて取出される。ゲート電極（1
5）はポリシリコン、ソース電極はアルミニウムから成
る。
そして、ゲートセル(17)に囲まれた部分、即ちセル(17)
ピッチとは半ピッチだけずれた位置に、本願の特徴とす
る第２のチャンネル領域（19）がチャンネル領域（18）
のコーナー部（20）と四隅で重畳するように設けてい
る。第２のチャンネル領域（19）はセル(17)の間に形成
したＰ型拡散領域（21）とN+型ソース領域（22）とで規
定され、表面のゲート電極（15）を開孔してソース電極
を配設することにより、ここを第２のセル(23)としてMO
SFETの動作に活用する。第２のセル(23)の形状・寸法は
問わないが、セル(17)と同形状・同寸法とすれば最も効
率的である。結果、表面はセル(17)と第２のセル(23)が
タイル状に配列されたパターンとなる。
ピッチとは半ピッチだけずれた位置に、本願の特徴とす
る第２のチャンネル領域（19）がチャンネル領域（18）
のコーナー部（20）と四隅で重畳するように設けてい
る。第２のチャンネル領域（19）はセル(17)の間に形成
したＰ型拡散領域（21）とN+型ソース領域（22）とで規
定され、表面のゲート電極（15）を開孔してソース電極
を配設することにより、ここを第２のセル(23)としてMO
SFETの動作に活用する。第２のセル(23)の形状・寸法は
問わないが、セル(17)と同形状・同寸法とすれば最も効
率的である。結果、表面はセル(17)と第２のセル(23)が
タイル状に配列されたパターンとなる。
チャンネル領域（18）と第２のチャンネル領域（19）と
が重畳した部分の断面構造は第３図の如くになる。第３
図は第１図のBB線断面図を示す。同図から明らかな様
に、セル(17)と第２のセル(23)両方向からの不純物拡散
（横方向拡散）によりチャンネル領域（18）から第２の
チャンネル領域（19）までＰ型の拡散領域が連続し、こ
の部分はMOSFET動作に寄与しない、つまりドレイン・ソ
ース間電流が流れない領域となる。尚、チャンネル領域
（18）と第２のチャンネル領域（19）はゲート電極（1
5）を利用したセルフアライン技術によりボロン（Ｂ）
をイオン注入することで同時に形成され、前記重畳部分
上のゲート電極（15）が電気的接続の為に除去できない
ことから、両者はゲート電極（15）側端部からの横方向
拡散によってのみ重畳する。
が重畳した部分の断面構造は第３図の如くになる。第３
図は第１図のBB線断面図を示す。同図から明らかな様
に、セル(17)と第２のセル(23)両方向からの不純物拡散
（横方向拡散）によりチャンネル領域（18）から第２の
チャンネル領域（19）までＰ型の拡散領域が連続し、こ
の部分はMOSFET動作に寄与しない、つまりドレイン・ソ
ース間電流が流れない領域となる。尚、チャンネル領域
（18）と第２のチャンネル領域（19）はゲート電極（1
5）を利用したセルフアライン技術によりボロン（Ｂ）
をイオン注入することで同時に形成され、前記重畳部分
上のゲート電極（15）が電気的接続の為に除去できない
ことから、両者はゲート電極（15）側端部からの横方向
拡散によってのみ重畳する。
斯る構成によれば、チャンネル領域（18）のコーナー部
（20）に第２のチャンネル領域（19）が重畳するので、
表面付近のPN接合の一部が実質的に消滅し、チャンネル
領域（18）から第２のチャンネル領域（19）まで途切れ
ること無くPN接合が連続する。その際、重畳部分のPN接
合の形状は、チャンネル領域（18）のコーナー部（20）
が形成する凸型の球面形状と第２のチャンネル領域（1
9）のコーナー部分が形成する凸型の球面形状とが相対
向して重畳した形状となる。
（20）に第２のチャンネル領域（19）が重畳するので、
表面付近のPN接合の一部が実質的に消滅し、チャンネル
領域（18）から第２のチャンネル領域（19）まで途切れ
ること無くPN接合が連続する。その際、重畳部分のPN接
合の形状は、チャンネル領域（18）のコーナー部（20）
が形成する凸型の球面形状と第２のチャンネル領域（1
9）のコーナー部分が形成する凸型の球面形状とが相対
向して重畳した形状となる。
この様な形状のPN接合に逆方向電圧（ゲート電圧）を加
えると、空乏層は第４図の様に拡がる。即ち、チャンネ
ル領域（18）と第２のチャンネル領域（19）が形成する
PN接合からエピタキシャル層（12）側へ前記逆方向電圧
の大きさに応じた一定の厚みで拡がるものである。とこ
ろが、前記重畳部分では対向するPN接合の両方からPN接
合の曲率に沿って拡がる為、空乏層（24）はより平坦に
拡がり易くなる。すると、PN接合に加わる電界は図中矢
印で示す如くになり、前記重畳部分からはPN接合面に対
して直角方向に加わることができずに分散してしまう。
その為、PN接合の湾曲部分に加わる電界強度が弱まり、
PN接合への電界集中を緩和することができる。
えると、空乏層は第４図の様に拡がる。即ち、チャンネ
ル領域（18）と第２のチャンネル領域（19）が形成する
PN接合からエピタキシャル層（12）側へ前記逆方向電圧
の大きさに応じた一定の厚みで拡がるものである。とこ
ろが、前記重畳部分では対向するPN接合の両方からPN接
合の曲率に沿って拡がる為、空乏層（24）はより平坦に
拡がり易くなる。すると、PN接合に加わる電界は図中矢
印で示す如くになり、前記重畳部分からはPN接合面に対
して直角方向に加わることができずに分散してしまう。
その為、PN接合の湾曲部分に加わる電界強度が弱まり、
PN接合への電界集中を緩和することができる。
従って本願発明によれば、セル(17)のコーナー部分（2
0）における電界集中を緩和し、この部分での耐圧劣化
を防止してセル(17)全体の耐圧を向上することができ
る。その為、チャンネル領域（18）を浅くすることでセ
ル（17）の微細化が図れる。
0）における電界集中を緩和し、この部分での耐圧劣化
を防止してセル(17)全体の耐圧を向上することができ
る。その為、チャンネル領域（18）を浅くすることでセ
ル（17）の微細化が図れる。
本願はまた、第２のチャンネル領域（19）を形成するＰ
型拡散領域（21）表面にもN+型ソース領域（22）とソー
ス電極を設け、この領域をも第２のセル(23)として活用
するので、セル(17)周囲のチャンネルの他に第２のセル
(23)周囲のチャンネルもMOSFET動作に寄与させることが
できる。その為、第２のセル(23)が形成するチャンネル
幅GWの分だけ全体のチャンネル幅GWが増大し、単位面積
当りのドレイン電流IDS容量が増すので、パワーMOSFET
のオン抵抗RDS（on）を減少できる。
型拡散領域（21）表面にもN+型ソース領域（22）とソー
ス電極を設け、この領域をも第２のセル(23)として活用
するので、セル(17)周囲のチャンネルの他に第２のセル
(23)周囲のチャンネルもMOSFET動作に寄与させることが
できる。その為、第２のセル(23)が形成するチャンネル
幅GWの分だけ全体のチャンネル幅GWが増大し、単位面積
当りのドレイン電流IDS容量が増すので、パワーMOSFET
のオン抵抗RDS（on）を減少できる。
第５図に本願の第２の実施例を示す。本実施例は前記セ
ルの微細化を強力に押し進めたもので、チャンネル領域
（18）と第２のチャンネル領域（19）との重畳部分を残
したままセル(17)と第２のセル(23)を縮小したものであ
る。結果、セル(17)と第２のセル(23)のコーナー部分に
一定線幅の突出部（25）が残り、突出部（25）と突出部
（25）とが近接して対向するパターンとなる。チャンネ
ル領域（18）はゲート電極（15）をマスクとしたセルフ
アライン技術により形成される為、セル(17)の辺部の他
に突出部（25）の側面に沿っても形成され、突出部（2
5）先端でチャンネル領域（18）と第２のチャンネル領
域（19）とが重畳する。
ルの微細化を強力に押し進めたもので、チャンネル領域
（18）と第２のチャンネル領域（19）との重畳部分を残
したままセル(17)と第２のセル(23)を縮小したものであ
る。結果、セル(17)と第２のセル(23)のコーナー部分に
一定線幅の突出部（25）が残り、突出部（25）と突出部
（25）とが近接して対向するパターンとなる。チャンネ
ル領域（18）はゲート電極（15）をマスクとしたセルフ
アライン技術により形成される為、セル(17)の辺部の他
に突出部（25）の側面に沿っても形成され、突出部（2
5）先端でチャンネル領域（18）と第２のチャンネル領
域（19）とが重畳する。
斯る構成によれば、突出部（25）側部にもチャンネルが
形成されるので、第１の実施例より更にチャンネル幅GW
を増加できる。その為、より一層オン抵抗RDS（on）を
低減したパワーMOSFETを提供できる。尚、突出部（25）
はセル(17)又は第２のセル(23)どちらか一方だけに設け
ても良い。
形成されるので、第１の実施例より更にチャンネル幅GW
を増加できる。その為、より一層オン抵抗RDS（on）を
低減したパワーMOSFETを提供できる。尚、突出部（25）
はセル(17)又は第２のセル(23)どちらか一方だけに設け
ても良い。
（ト）発明の効果 以上説明した如く、本発明によればチャンネル領域（1
8）のコーナー部（20）における電界集中を緩和してセ
ル(17)を微細化し、更には第２のセル(23)もMOSFET動作
に活用するので、チャンネル幅GWを増大し、オン抵抗R
DS（on）を大幅に低減したパワーMOSFETを提供できる利
点を有する。
8）のコーナー部（20）における電界集中を緩和してセ
ル(17)を微細化し、更には第２のセル(23)もMOSFET動作
に活用するので、チャンネル幅GWを増大し、オン抵抗R
DS（on）を大幅に低減したパワーMOSFETを提供できる利
点を有する。
第１図は本発明の第１の実施例を説明する為の平面図、
第２図は第１図のAA線断面図、第３図は第１図のBB線断
面図、第４図は拡大断面図、第５図は本発明の第２の実
施例を説明する為の平面図、第６図は従来例を説明する
為の平面図である。 （12）はＮ型エピタキシャル層、（15）はゲート電極、
(17)はゲートセル、（18）はチャンネル領域、（19）は
第２のチャンネル領域、（20）はコーナー部、(23)は第
２のセルである。
第２図は第１図のAA線断面図、第３図は第１図のBB線断
面図、第４図は拡大断面図、第５図は本発明の第２の実
施例を説明する為の平面図、第６図は従来例を説明する
為の平面図である。 （12）はＮ型エピタキシャル層、（15）はゲート電極、
(17)はゲートセル、（18）はチャンネル領域、（19）は
第２のチャンネル領域、（20）はコーナー部、(23)は第
２のセルである。
Claims (5)
- 【請求項１】複数のセルが縦横に配列された縦型パワー
MOSFETにおいて、前記セルのコーナー部で囲まれた領域
に前記セルのチャンネル領域のコーナー部分と重畳する
第２のチャンネル領域を設け、且つ前記第２のチャンネ
ル領域表面にもソース領域とソース電極を設けてこれを
第２のセルとしたことを特徴とするパワーMOSFET。 - 【請求項２】前記セルは四角形であることを特徴とする
請求項第１項に記載のパワーMOSFET。 - 【請求項３】前記第２のチャンネル領域は前記セルのチ
ャンネル領域形成と同時に作り込んだことを特徴とする
請求項第１項に記載のパワーMOSFET。 - 【請求項４】前記セル又は第２のセルのコーナー部に前
記第２のセル又はセルの方向へ突出する突出部を設け、
前記突出部に沿う様にチャンネル領域を設けたことを特
徴とする請求項第１項に記載のパワーMOSFET。 - 【請求項５】前記突出部を前記セルのコーナー部と前記
第２のセルのコーナー部の両方に対向するように設けた
ことを特徴とする請求項第４項に記載のパワーMOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066327A JPH0687506B2 (ja) | 1988-03-18 | 1988-03-18 | パワーｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066327A JPH0687506B2 (ja) | 1988-03-18 | 1988-03-18 | パワーｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01238173A JPH01238173A (ja) | 1989-09-22 |
| JPH0687506B2 true JPH0687506B2 (ja) | 1994-11-02 |
Family
ID=13312635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066327A Expired - Lifetime JPH0687506B2 (ja) | 1988-03-18 | 1988-03-18 | パワーｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0687506B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0821714B2 (ja) * | 1988-12-06 | 1996-03-04 | サンケン電気株式会社 | 絶縁ゲート電界効果トランジスタ |
| JP3016298B2 (ja) * | 1992-02-26 | 2000-03-06 | 日本電気株式会社 | 半導体装置 |
| JP3099917B2 (ja) * | 1992-03-09 | 2000-10-16 | 日本電気株式会社 | 電界効果トランジスタ |
| JP2910489B2 (ja) * | 1993-03-22 | 1999-06-23 | 日本電気株式会社 | 縦型二重拡散ｍｏｓｆｅｔ |
| TW290735B (ja) * | 1994-01-07 | 1996-11-11 | Fuji Electric Co Ltd | |
| JPH11204781A (ja) | 1998-01-07 | 1999-07-30 | Nec Yamagata Ltd | 半導体装置 |
| EP1387408A1 (en) | 2002-06-12 | 2004-02-04 | Motorola, Inc. | Power semiconductor device and method of manufacturing the same |
| US8004049B2 (en) | 2004-08-31 | 2011-08-23 | Freescale Semiconductor, Inc. | Power semiconductor device |
| JP2011258635A (ja) * | 2010-06-07 | 2011-12-22 | Mitsubishi Electric Corp | 半導体装置 |
| JP6687476B2 (ja) * | 2016-07-25 | 2020-04-22 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
| CN117038708B (zh) * | 2023-09-28 | 2024-01-23 | 绍兴中芯集成电路制造股份有限公司 | 沟槽型场效应晶体管及其制备方法 |
-
1988
- 1988-03-18 JP JP63066327A patent/JPH0687506B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01238173A (ja) | 1989-09-22 |
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