KR20010067207A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20010067207A
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semiconductor device
semiconductor chip
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마스다마사찌까
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가나이 쓰토무
가부시키가이샤 히타치세이사쿠쇼
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Abstract

2개의 반도체 칩을 적층하여 수지 밀봉한 반도체 장치의 제조 비용을 저감한다. 또한, 이 반도체 장치의 박형화를 추진한다. 몰드 수지(2)로 밀봉된 2개의 칩(1A, 1B)은 각각의 이면이 대향하도록 적층되어, 하층의 칩(1A)의 회로 형성면 (하면)에 고착된 현수 리드(3A)에 의해서 지지되어 있다. 이들의 칩(1A, lB)의 측면 근방에는 한쌍의 버스바 리드(3B)가 배치되고, 또한 그 외측에는 복수의 리드(3C)가 배치되어 있다. 버스바 리드(3B) 및 리드(3C)의 각각의 일면과 칩(1A)의 사이에는 와이어(5)가 본딩되고, 버스바 리드(3B) 및 리드(3C)의 각각의 다른 면과 칩(lB)의 사이에는 와이어(5)가 본딩되어 있다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 기술에 관한 것으로, 특히 2개의 반도체 칩을 적층하여 수지 밀봉한 반도체 장치에 적용하는데 유효한 기술에 관한 것이다.
DRAM(Dynamic Random Access Memory)이나 SRAM(Static Random Access Memory) 등의 메모리 LSI를 형성한 반도체 칩의 고밀도 실장을 목적으로 한 수지 밀봉형 반도체 장치가 특개평7-58281호 공보에 기재되어 있다.
상기 공보에 기재된 수지 밀봉형 반도체 장치는 SOJ (Small 0utline J-leaded)형의 패키지로 구성되며, 트랜스퍼 몰드법에 의해서 성형된 수지 봉지체의 내부에는 동일 기억 용량의 메모리 LSI를 형성한 2개의 반도체 칩이 상하로 적층된 상태로 밀봉되어 있다.
상기 2개의 반도체 칩은 각각의 소자 형성면이 상호 대향하도록 배치되고, 각각의 회로 형성면 상에는 복수 라인의 리드의 내측 리드부가 절연 필름을 통해 배치되어 있다. 즉, 이 수지 밀봉형 반도체 장치는 반도체 칩의 회로 형성면 상에 내측 리드부를 배치하는 LOC(Lead 0n Chip) 구조로 구성되며, 각각의 내측 리드부는 와이어를 통해 반도체 칩이 대응하는 본딩 패드와 전기적으로 접속되어 있다.
상기 2개의 반도체 칩의 한쪽은 제1의 리드 프레임의 리드에 고정된 상태에서 수지 밀봉되며, 다른쪽은 제2의 리드 프레임의 리드에 고정된 상태에서 수지 밀봉된다. 즉, 이 수지 밀봉형 반도체 장치는 2개의 리드 프레임을 사용하여 제조된다.
상기 2개의 반도체 칩의 한쪽에 접속된 리드의 내측 리드부와 다른 쪽에 접속된 리드의 내측 리드는 수지 봉지체의 내부에서 상호 접근하는 방향으로 절곡되어, 레이저에 의해서 용접 접합된다. 이들 리드중, 한쪽의 반도체 칩에 접속된 리드의 타단부는 수지 봉지체의 측면으로부터 외부에 인출되어 외측 리드부를 구성하고 있다. 이에 대하여, 한쪽의 반도체 칩에 접속된 리드의 타단부는 상기 레이저에 의한 용접 접합 단계 후, 트랜스퍼 몰드 단계에 앞서서 수지 봉지체의 내부에서 절단되기 때문에, 수지 봉지체의 외부에는 인출되지 않는다. 즉, 수지 봉지체로부터 인출된 외측 리드부는 2개의 반도체 칩에 공통의 외부 접속 단자를 구성하고 있다.
또, 본 발명자는 본 발명의 완성후에 공지예의 조사를 행하였다. 그 결과, 소지 봉지체의 내부에 2개의 반도체 칩을 적층하여 밀봉하는 반도체 장치에 관한 상기 이외의 종래 기술로서, 또한 특개평5-82719호 공보 및 특개평10-506226호 공보를 발견하였다. 그러나, 후에 상술하는 본 발명의 반도체 장치에서의 리드 프레임 구조에 관해서는 이들의 공보중 어디에도 기재되어 있지 않다.
제1 리드 프레임의 리드에 고정된 제1 반도체 칩과 제2 리드 프레임의 리드에 고정된 제2 반도체 칩을 적층하여 수지 밀봉하는 상기 특개평7-58281호 공보 기재의 SOJ형 패키지는 2개의 리드 프레임을 사용하기 때문에, l개의 리드 프레임을 사용하는 통상의 SOJ형 패키지에 비해 부재 갯수가 많아져서, 그 만큼 패키지의 제조 비용이 증가한다.
또, 상기 SOJ형 패키지는 제1 반도체 칩의 회로 형성면 상에 제1 리드 프레임의 내측 리드부를 배치하고, 제2 반도체 칩의 회로 형성면 상에 제2 리드 프레임의 내측 리드부를 배치하는 LOC 구조를 채용하고 있기 때문에, 반도체 칩의 적층 방향으로 수지 봉지체의 두께를 얇게 하는 것이 곤란하게 된다.
본 발명의 목적은 2개의 반도체 칩을 적층하여 수지 밀봉한 반도체 장치의 제조 비용을 저감하는 기술을 제공하는 것에 있다.
본 발명의 다른 목적은 2개의 반도체 칩을 적층하여 수지 밀봉한 반도체 장치의 박형화를 추진하는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규적 특징은 본 명세서의 기술 및 첨부 도면에서 분명할 것이다.
본원에 있어서 개시되는 발명중, 대표적인 개요를 간단히 설명하면 다음과 같다.
본 발명의 반도체 장치는 이면끼리 대향하도록 중첩된 제1 및 제2 반도체 칩의 측면 근방에 고정 전위 리드가 배치되며, 복수의 신호 리드 및 상기 고정 전위 리드 각각의 일면과, 상기 제1 반도체 칩의 주요면에 형성된 복수의 본딩 패드가 복수의 와이어에 의해서 전기적으로 접속되며, 상기 복수의 신호 리드 및 상기 고정 전위 리드 각각의 다른 면과 상기 제2 반도체 칩의 주요면에 형성된 복수의 본딩 패드가 복수의 와이어에 의해서 전기적으로 접속되고, 상기 제1 및 제2 반도체 칩과, 상기 복수의 신호 리드와, 상기 고정 전위 리드와, 상기 복수의 와이어가 수지 밀봉되어 있다.
또한, 본 발명의 반도체 장치는 상기 제1 및 제2 반도체 칩 중 어느 한쪽의 주요면에, 상기 제1 및 제2 반도체 칩을 지지하는 현수 리드가 고착되어 있다.
또한, 본 발명의 반도체 장치는 상기 제1 및 제2 반도체 칩이 이들의 이면의 일부가 중첩하지 않도록 서로의 위치를 변위하여 대향 배치되며, 상기 고정 전위 리드의 일부는 상기 제1 반도체 칩의 이면의 상기 중첩하고 있지 않은 영역에 고착되어, 상기 고정 전위 리드의 다른 일부는 상기 제2 반도체 칩의 이면의 상기중첩하고 있지 않은 영역에 고착되어 있다.
또한, 본 발명의 반도체 장치는 상기 고정 전위 리드의 일부가 상기 제1 및 제2 반도체 칩의 사이에 개재하여 이들의 이면에 고착되며, 상기 고정 전위 리드의 다른 일부가 상기 제1 및 제2 반도체 칩의 측면에서 외측으로 연장되어 있다.
도 1은 본 발명의 실시 형태 1인 반도체 장치의 상면을 도시하는 평면도.
도 2는 본 발명의 실시 형태 1인 반도체 장치의 하면을 도시하는 평면도.
도 3은 도 l의 III-III 선을 따른 반도체 장치의 단면도.
도 4는 도 1의 IV-IV 선에 따른 반도체 장치의 단면도.
도 5는 본 발명의 실시 형태 1인 반도체 장치의 제조에 이용하는 리드 프레임의 평면도.
도 6은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 평면도.
도 7은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 실시 형태 l 인 반도체 장치의 제조 방법을 나타내는 평면도.
도 10은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 평면도.
도 12는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 평면도.
도 14는 본 발명의 실시 형태 1인 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 본 발명의 실시 형태 2인 반도체 장치의 상면을 도시하는 평면도.
도 16은 본 발명의 실시 형태 2인 반도체 장치의 하면을 도시하는 평면도.
도 17은 본 발명의 실시 형태 2인 반도체 장치의 단면도.
도 18은 본 발명의 실시 형태 2인 반도체 장치의 단면도.
도 19a 및 도 19b는 본 발명의 실시 형태 2인 반도체 장치의 단면도.
도 20은 본 발명의 실시 형태 2인 반도체 장치의 제조에 이용하는 리드 프레임의 평면도.
도 21은 본 발명의 실시 형태 3인 반도체 장치의 상면을 도시하는 평면도.
도 22는 본 발명의 실시 형태 3인 반도체 장치의 하면을 도시하는 평면도.
도 23은 본 발명의 실시 형태 3인 반도체 장치의 단면도.
도 24는 본 발명의 실시 형태 3인 반도체 장치의 단면도.
도 25는 본 발명의 실시 형태 3인 반도체 장치의 제조에 이용하는 리드 프레임의 평면도.
도 26은 본 발명의 다른 실시 형태인 반도체 장치의 상면을 도시하는 평면도.
도 27은 본 발명의 다른 실시 형태인 반도체 장치의 제조 방법을 나타내는 단면도.
<도면의 주요 부분에 대한 간단한 설명>
1A, 1B : 반도체 칩
2 : 몰드 수지
3A : 현수 리드
3B : 버스바 리드 (고정 전위 리드)
3C : 리드 (신호 리드)
4 : 절연 필름
5 : 와이어
6 : 접착제
10 : 프레임
llA, 11B : 댐버
이하, 본 발명의 실시 형태를 도면에 기초하여 상세히 설명한다. 또, 실시 형태를 설명하기 위한 전도에 있어서, 동일한 부재에는 동일한 부호를 붙이고, 그 설명의 반복을 생략한다.
(실시 형태1)
도 1은 본 실시 형태의 반도체 장치의 상면을 몰드 수지의 일부를 제거한 상태로 도시하는 평면도, 도 2는 이 반도체 장치의 하면(실장면)을 몰드 수지의 일부를 제거한 상태에서 도시하는 평면도, 도 3은 이 반도체 장치의 짧은 변 방향(도 1의 Ⅲ-Ⅲ선)을 따른 단면도, 도 4는 동일하게 긴 변 방향(도 1의 IV-IV 선) 을 따른 단면도이다.
본 실시 형태의 반도체 장치는 2개의 반도체 칩(이하, 단순히 칩이라 함)(1A, 1B)을 적층하여 몰드 수지(2)로 밀봉한 TSOP(Thin Small 0ut-linePackage)이다. 이 TSOPl의 평면 형상은 장방형이고, 그 폭(짧은 변의 길이)은 예를 들면 400밀(mil)이고 두께는 예를 들면 lmm 이다.
몰드 수지(2)로 밀봉된 상기 2개의 칩(1A, 1B)은 각각의 이면이 대향하도록 적층되어 있다. 즉, 하층의 칩 (제1 반도체 칩)(lA)은 그 하면이 회로 형성면(주요면)이 되고, 상층의 칩(제2 반도체 칩)(lB)은 그 상면이 회로 형성면(주요면)으로 되어 있다. 칩(1A)의 이면과 칩(lB)의 이면은 접착제(6)에 의해서 상호 고착되어 있다.
상기 2개의 칩(1A, 1B)은 동일한 외형 치수를 갖는 장방형의 단결정 실리콘 칩이고, 이들의 회로 형성면에는 예를 들면, 64megabit(Mbit ) ×4비트(bit)의 워드×비트 구성을 갖는 DRAM이 형성되어 있다. 즉, 본 실시 형태의 TSOP1는 64megabit×4비트의 워드 ×비트 구성을 갖는 동일 품종의 DRAM 칩(1A, 1B)을 적층하여, 이들을 몰드 수지(2)로 밀봉함으로써 128megabit×8비트의 워드×비트 구성을 갖는 대용량의 DRAM 패키지를 실현하고 있다.
상기 2개의 칩(1A, 1B) 각각의 회로 형성면의 중앙부에는 그 긴 변 방향을 따라서 일렬로 배치된 복수의 본딩 패드 BP (외부 단자)가 형성되어 있다. 즉, 이들 칩(1A, 1B)은 회로 형성면의 중앙부에 본딩 패드 BP를 배치하는 센터 패드 방식을 채용하고 있다. 2개의 칩(1A, lB)은 한 쪽 칩(1A)의 회로 형성면과 다른쪽 칩(1B)의 회로 형성면이 이 본딩 패드 BP 열을 대칭축으로 하여 상호 미러 반전된 상태로 적층되어 있다.
상기 2개의 칩(1A, 1B)은 이들의 긴 변 방향을 따라서 평행하게 연장되는 2개의 현수 리드(3A, 3A)에 의해서 지지되어, 몰드 수지(2)의 내부의 중앙에 배치되어 있다. 이들의 현수 리드(3A)는 예를 들면, 양면에 접착제(도시하지 않음)가 도포된 폴리이미드등의 내열성 수지로 이루어지는 절연 필름(4)을 통해 하층의 칩(1A)의 회로 형성면(하면)에 고착되어 있다. 도 4에 도시한 바와 같이, 현수 리드(3A)의 일부는 상층의 칩(1B)의 상부와 하층의 칩(1A)의 하부에서 몰드 수지(2)의 두께를 거의 균등하게 하기 위해서, 칩(1A, 1B)의 짧은 변 근방에서 아래쪽으로 절곡되어져 있다.
상기 몰드 수지(2)의 두 개의 긴 변의 측면에는 TSOP1의 외부 접속 단자를 구성하는 복수 라인의 버스바 리드(고정 전위 리드)(3B) 및 리드(신호 리드) (3C)가 설치된다. 버스바 리드(3B) 및 리드(3C) 각각은 몰드 수지(2)의 내외에 고쳐져 연장되어 있어, 몰드 수지(2)의 내측의 부분이 내측 리드부, 외측의 부분이 외측 리드부로 부른다.
도 1 및 도 2에 도시한 바와 같이, 상기 버스바 리드(3B) 및 리드(3C) 각각의 외측 리드부에는 1번에서 54번까지의 단자 번호가 첨부되어 있다. TSOP1을 그 상측에서 본 경우(도 1), 좌측열 최상부의 버스바 리드(3B)가 1번 단자가 되고, 이후, 반시계 방향으로 순차 번호가 증가하여, 우측열 최상부의 버스바 리드(3B)가 54번 단자로 된다. 1번 단자의 버스바 리드(3B) 및 27번 단자의 버스바 리드(3B)는 몰드 수지(2)의 내측에서 일체로 구성되어 있다. 또한, 28번 단자의 버스바 리드(3B) 및 54번 단자의 버스바 리드(3B)는 몰드 수지(2)의 내측에서 일체로 구성되어 있다.
또한, 상기 버스바 리드(3B) 및 리드(3C)의 각각의 외측 리드부에는 단자명이 첨부되어 있다. 도 1에 표시한 단자명은 상층의 칩(1B)의 단자명이고, 도 2에 표시한 단자명은 하층의 칩(1A)의 단자명이다.
Vcc는 전원 전위(예를 들면 3[V])에 전위 고정되는 전원 전위 단자이고, Vss는 기준 전위(예를 들면 0[V])에 전위 고정되는 기준 전위 단자이다. RAS는 로우 어드레스 스트로브 단자, CAS는 컬럼 어드레스 스트로브 단자, WE는 리드/라이트 인에이블 단자, DQM은 입출력 마스크 단자, CLK는 클럭 단자, CLE는 클럭 인에이블 단자, CS는 칩 셀렉트 단자, A0∼A13는 어드레스 입력 단자이다. 이들 단자는 어느것이나 2개의 칩(1A, 1B)에 공통인 단자이다.
DQ0∼DQ7는 데이터 입출력 단자이다. 이들 단자중, 도 1에 도시하는 DQ0∼DQ3은 상층 칩(1B)의 데이터 입출력 단자이고, 이들 단자명이 첨부된 리드(3C)(53번, 50번, 47번, 44번)는 하층의 칩(lA)의 NC(빈) 단자로 되어 있다(도 2). 또한, 도 2에 도시하는 DQ4∼DQ7는 하층의 칩(lA)의 데이터 입출력 단자이고, 이들의 단자명이 첨부된 리드(3C)(11번, 8번, 5번, 2번)는, 상층의 칩(1B)의 NC( 빈) 단자로 되어 있다(도 1). 또, 4번, 7번, 10번, l3번, l5번, 36번, 40번, 42번, 45번, 48번 및 51번의 번호가 첨부된 리드(3C)는 2개의 칩(1A, 1B) 중 어디에도 접속되어 있지 않은 NC 단자이다.
몰드 수지(2)의 내부에 있고, 상기 버스바 리드(3B)는 주로 칩(lA, 1B)의 두 개의 긴 변의 측면 근방에 1개씩 배치되어 있다. 한편의 버스바 리드(3B)의 양단부(외측 리드부)가 몰드 수지(2)의 외부에 인출되고, 1번 및 27번의 단자 번호가첨부된 전원 전위 단자(Vcc)를 구성하고 있다. 또한, 다른쪽의 버스바 리드(3B)의 양단부(외측 리드부)는 몰드 수지(2)의 외부에 인출되고, 28번 및 54번의 단자 번호가 첨부된 기준 전위 단자(Vss)를 구성하고 있다. 이들 버스바 리드(3B, 3B)와 상층 칩(1B)의 본딩 패드 BP는 Au 등의 저저항 금속으로 이루어지는 와이어(5)를 통해 전기적으로 접속되어 있다(도 1). 마찬가지로, 이들의 버스바 리드(3B, 3B)와 하층 칩(lA)의 본딩 패드 BP는 와이어(5)를 통해 전기적으로 접속되어 있다(도 2).
몰드 수지(2)의 내부에서, 복수 라인의 리드(3C)의 내측 리드부는 칩(lA, 1B)을 둘러싸도록 배치되고, 이들의 선단부는 버스바 리드(3B)보다도 약간 외측에 위치하고 있다. 이것들의 리드(3C)중, 2개의 칩(1A, 1B)에 공통의 단자인 전원 전위 단자(Vcc), 기준 전위 단자(Vss), 로우 어드레스 스트로브 단자(RAS), 컬럼 어드레스 스트로브 단자 (CAS), 리드/라이트 인에이블 단자(WE), 입출력 마스크 단자(DQM), 클럭 단자(CLK), 클럭 인에이블 단자(CLE), 칩셀렉트 단자(CS) 및 어드레스 입력 단자(A0∼A13)를 구성하는 리드(3C)의 내측 리드부는 칩(1A)의 대응하는 본딩 패드 BP 및 칩(lB)의 대응하는 본딩 패드 BP와 각각 와이어(5)를 통해 전기적으로 접속되어 있다(도 1, 도 2).
또한, 상층의 칩(lB)의 데이터 입출력 단자(DQ0∼DQ3)를 구성하는 리드(3C)의 내측 리드부는 칩(1B)의 대응하는 본딩 패드 BP와 와이어(5)를 통해 전기적으로 접속되어 있고(도 1), 하층의 칩(1A)의 데이터 입출력 단자(DQ4∼DQ7)를 구성하는 리드(3C)의 내측 리드부는 칩(1A)의 대응하는 본딩 패드 BP와 와이어(5)를 통해 전기적으로 접속되어 있다 (도 2).
다음에, 상기한 바와 같이 구성된 TSOP-1의 제조 방법을 도 5∼도 14를 이용하여 단계순으로 설명한다.
도 5는 TSOP1의 제조에 이용하는 리드 프레임 LF1의 평면도이다. 이 리드 프레임 LF1은 장방형의 프레임(10)의 내측에 현수 리드(3A), 버스바 리드(2B) 및 리드(3C) 등의 부재를 형성하는 구성으로 되어 있다.
상기 버스바 리드(2B) 및 리드(3C) 중, 도면 좌측의 리드군은 리드 프레임 LF1의 긴 변 방향으로 연장하는 1개의 댐버(llA)에 의해서 상호 연결되어 있다. 마찬가지로, 도면 우측의 리드군은 리드 프레임 LF1의 긴 변 방향으로 연장하는 다른 하나의 댐버(1lB)에 의해서 상호 연결되어 있다. 이것들의 댐버(1lA, 1lB)는 후술하는 제조 단계에서 몰드 수지(2)를 성형할 때에, 용융 수지가 몰드 금형의 캐비티로부터 외부에 누출하는 것을 방지하기 위한 부재이다.
상기 리드 프레임 LF1은 예를 들면, 42 어로이(ally)와 같은 철(Fe)-니켈(Ni) 합금 혹은 구리(Cu) 등으로 이루어지는 얇은 판재를 에칭 가공하여 프레임(10), 현수 리드(3A), 버스바 리드(2B), 리드(3C) 및 댐버(1lA, 1lB) 등의 부재를 형성한 후, 현수 리드(3A)의 일부를 프레스 가공으로 상기 도 4에 도시한 바와 같은 형상으로 절곡되는 것에 따라 제조된다. 리드 프레임 LF1을 구성하는 판재의 두께는 예를 들면 0.lmm∼0.12mm, 댐버(1lA, 1lB)의 근방에서의 버스바 리드(2B) 및 리드(3C)의 폭은 예를 들면 O.4mm, 피치는 예를 들면 1.27mm이다. 또, 실제의 리드 프레임 LF1은, 5∼6개 정도의 TSOP를 동시에 성형할 수 있도록 하는 다층 구조로 되어 있지만, 도 5에는 TSOP 1개분의 영역이 도시되어 있다.
상기 리드 프레임 LF1을 사용하여 TSOP1를 제조하기 위해서는 우선, 도 6 및 도 7 (도 6의 VII -VII선을 따른 개략 단면도)에 도시한 바와 같이, 리드 프레임 LF1의 중앙부에 제1 칩(1A)을 탑재한다. 리드 프레임 LF1에 칩(1A)를 탑재하기위해서는 예를 들면, 양면에 아크릴/에폭시 수지계의 접착제를 도포한 절연 필름(4)을 칩(1A)의 주요면(회로 형성면)에 접착하고, 계속해서 이 절연 필름(4)을 리드 프레임 LF1의 현수 리드(3A)에 접착한다. 혹은 미리 현수 리드(3A)에 절연 필름(4)을 접착하여 놓고, 이 절연 필름(4)에 칩(1A)의 주요면을 접착하여도 좋다. TSOP1의 두께를 1mm 이하로 얇게 하기 위해서는 미리 칩(lA) (및 칩(1B))의 이면을 연마하여, 그 두께를 200㎛ 이하로, 바람직하게는 100㎛ 이하까지 얇게 하여 놓는다. 또한, 절연 필름(4)으로는 두께 50㎛ 이하, 바람직하게는 30㎛ 이하의 것을 사용한다.
다음에, 도 8에 도시한 바와 같이, 칩(1A)을 탑재한 리드 프레임 LF1을 와이어 본딩 장치(도시하지 않음)의 히트 스테이지(20)에 탑재하여, 칩(1A)의 이면을 진공 흡착 등에 의해서 히트 스테이지(20)에 고정한 후, 리드 프레임 LF1의 버스바 리드(2B) 및 리드(3C)와 칩(1A)의 대응하는 본딩 패드 BP를 와이어(5)에 의해 전기적으로 접속한다. 와이어(5)로는 예를 들면, 금(Au) 와이어를 사용한다. 또한, 와이어(5)에 의한 접속 방법으로는 예를 들면, 열 압착과 초음파 진동을 병용한 와이어 본딩 방법을 사용한다.
다음에, 도 9 및 도 10에 도시한 바와 같이, 칩(1A)의 이면에 제2의 칩(1B)의 이면을 중첩시키고, Ag 페이스트 등의 접착제(6)를 사용하여 이면끼리를 접착한 후, 도 11 및 도 12에 도시한 바와 같이, 리드 프레임 LF1의 버스바 리드(3B) 및 리드(3C)와 칩(1B)의 대응하는 본딩 패드 BP를 와이어(5)에 의해 전기적으로 접속한다.
다음에, 상기 리드 프레임 LF1을 몰드 금형(도시하지 않음)에 장착하여, 도 13 및 도 14에 도시한 바와 같이, 2개의 칩(lA, 1B) 및 와이어(5)를 리드 프레임 LF1의 일부와 함께 몰드 수지(2)로 밀봉한다. 몰드 수지(2)로는 예를 들면, 실리카가 함유된 에폭시계 수지를 사용한다.
그 후, 몰드 수지(2)의 외부에 노출한 리드 프레임 LF1의 표면에 땜납 도금을 실시한 후, 리드 프레임 LFl의 불요 개소 댐버(1lA, 1lB) 및 프레임(10))의 절단 제거오, 몰드 수지(2)의 측면과 댐버(1lA, 1lB)와의 간극에 남은 수지의 제거(버(burr) 제거) 등을 행하고, 계속해서 몰드 수지(2)의 외부에 노출한 버스바 리드(2B) 및 리드(3C)의 외측 리드부를 갈매기 날개(걸윙; gullwing)형으로 성형함으로써, 상기 도 1∼도 4에 도시한 TSOP1가 완성된다.
이와 같이, 본 실시 형태에 따르면, DRAM이 형성된 2개의 칩(1A, 1B)를 적층하여 몰드 수지(2)로 밀봉함으로써, 1개의 칩을 몰드 수지로 밀봉한 TSOP에 비교하여 실질적으로 2배의 용량을 갖는 DRAM 패키지를 실현할 수 있다. 즉, 본 실시 형태의 TSOPl을 모듈 기판에 실장함으로써, 퍼스널 컴퓨터나 WS(워크스테이션) 등의 메인 메모리에 이용하기 적합한 대용량 DIMM(Dual In-line Memory Module)을 실현할 수 있다. 또, 본 실시 형태의 TSOP1은 통상의 TSOP와 동일 방법으로 모듈 기판에 실장할 수 있다.
본 실시 형태에 따르면, 2개의 칩(1A, 1B)을 한 장의 리드 프레임 LF1의 현수 리드(3A)로 지지함으로써, 부재 갯수의 증가가 억제되기 때문에, 2개의 칩(1A, 1B)을 몰드 수지(2)로 밀봉하는 TSOP의 제조 비용을 저감할 수 있다. 또한, 2개의 칩(lA, 1B) 각각의 주요면 상에 리드를 배치하는 L0C 구조에 비해 칩(lA, 1B)의 적층 방향에서의 몰드 수지(2)의 두께를 얇게 할 수가 있기 때문에, 초박형의 TSOPl을 실현할 수 있다.
(실시 형태2)
도 15는 본 실시 형태의 반도체 장치의 상면을 몰드 수지의 일부를 제거한 상태에서 도시하는 평면도, 도 16은 이 반도체 장치의 하면 (실장면)을 몰드 수지의 일부를 제거한 상태에서 도시하는 평면도, 도 17 및 도 18은 이 반도체 장치의 짧은 변 방향을 따른 단면도, 도 19a 및 도 19b는 이 반도체 장치의 긴 변 방향을 따른 단면도이다.
상기 실시 형태 l의 TSOP1는 이면끼리를 중첩시켜 적층한 2개의 칩(1A, 1B)를 2개의 현수 리드(3A, 3A)에 의해 지지하였지만, 본 실시 형태의 TSOP2는 이면끼리를 중첩시켜 적층한 2개의 칩(1A, 1B)을 2개의 버스바 리드(3B, 3B)에 의해 지지하고 있다. 즉, 이 TSOP2는 버스바 리드(3B)가 상기 TSOP1의 현수 리드(3A)를 겸한 구성으로 되어 있다.
상기 2개의 칩(1A, 1B)은 서로의 위치가 이들의 짧은 변 방향으로 약간 어긋나 있고, 양자가 중첩한 영역만이 접착제(6)에 의해서 상호 고착되어 있다. 즉,하층의 칩(1A)은 한쪽의 긴 변의 근방에서 상면(이면)의 일부가 상층의 칩(1B)과 중첩하지 않고, 이 영역에는 절연 필름(4)을 통해 한 개의 버스바 리드(3B)가 고착되어 있다. 마찬가지로, 상층의 칩(1B)은 한쪽의 긴 변의 근방에서 하면(회로 형성면)의 일부가 하층의 칩(1A)와 중첩하지 않고, 이 영역에는 절연 필름(4)을 통해 다른 한 개의 버스바 리드(3B)가 고착되어 있다. 절연 필름(4)으로는 상기 실시 형태 1과 마찬가지로, 양면에 접착제(도시하지 않음)가 도포된 것을 사용한다.
도 18에 도시한 바와 같이, 상기 칩(1A, 1B)의 긴 변 근방에서, 칩(1A)의 상면에 고착된 버스바 리드(3B) 및 칩(1B)의 하면에 고착된 버스바 리드(3B) 각각에는 그 연장 방향과 직교하는 방향으로 연장된 복수 라인이 짧은 분기 리드(3D)가 형성되어 있고, 칩(1A, lB)과 버스바 리드(3B)를 전기적으로 접속하는 와이어(5)의 일단은 이들의 분기 리드(3D)의 선단부에 본딩되어 있다. 또한, 도 19a 및 도 19b에 도시한 바와 같이, 2개의 버스바 리드(3B)의 한쪽은 칩(1A, 1B)의 짧은 변 근방에서 상측으로 절곡되고, 다른쪽은 칩(lA, lB)의 짧은 변 근방에서 아래쪽으로 절곡되어 있다.
도 15 및 도 16에 도시한 바와 같이, 상기 버스바 리드(3B) 및 리드(3C)의 각각의 외측 리드부에는 l번에서 54번의 단자 번호가 첨부되고 있다. 이들의 단자명은 상기 실시 형태 1과 동일하기 때문에, 그 표시는 생략한다.
도 20은 상기 TSOP2의 제조에 이용하는 리드 프레임 LF2의 평면도이다. 이 리드 프레임 LF2은 장방형의 프레임(10)의 내측에 버스바 리드(3B), 리드(3C) 및 댐버(llA, 1lB) 등의 부재 등을 형성한 구성으로 되어 있다.
상기 리드 프레임 LF2을 사용한 TSOP2의 제조는 상기 실시 형태 1에서 설명한 방법에 준하여 행하면 좋다. 즉, 도시는 생략하였지만, 우선 리드 프레임 LF2에 형성된 2개의 버스바 리드(3B)의 한쪽에 절연 필름(4)을 통해 제l 칩(lA)을 고착한 후, 버스바 리드(2B) 및 리드(3C)와 칩(1A)의 대응하는 본딩 패드 BP를 와이어(5)에 의해 전기적으로 접속한다. 다음에, 다른 한 개의 버스바 리드(3B)에 절연 필름(4)을 통해 제2의 칩(1B)을 고착함과 함께 칩(1A, 1B)의 이면끼리를 접착제(6)로 고착한 후, 버스바 리드(3B) 및 리드(3C)와 칩(1B)의 대응하는 본딩 패드 BP를 와이어(5)에 의해 전기적으로 접속한다.
다음에, 상기 리드 프레임 LF2를 몰드 금형에 장착하고, 2개의 칩(1A, 1B) 및 와이어(5)를 리드 프레임 LF2의 일부와 함께 몰드 수지(2)로 밀봉한다. 계속해서, 몰드 수지(2)의 외부에 노출한 리드 프레임 LF2의 표면에 땜납 도금을 실시하고, 또한 리드 프레임 LF2의 불요 개소의 절단 제거 및 몰드 수지(2)의 버 제거 등을 행한 후, 몰드 수지(2)의 외부에 노출한 버스바 리드(2B) 및 리드(3C)의 외측 리드부를 갈매기 날개형으로 성형함으로써, 상기 도 15 내지 도 19a 및 도 19b에 도시하는 TSOP2가 완성한다.
(실시 형태3)
도 21은 본 실시 형태의 반도체 장치의 상면을 몰드 수지의 일부를 제거한 상태에서 도시하는 평면도, 도 22는 이 반도체 장치의 하면 (실장면)을 몰드 수지의 일부를 제거한 상태에서 도시하는 평면도, 도 23은 이 반도체 장치의 짧은 변 방향을 따른 단면도, 도 24는 이 반도체 장치의 긴 변 방향을 따른 단면도이다.
본 실시 형태의 TSOP3는 이면끼리를 대향시킨 2개의 칩(1A, 1B) 사이에, 이들의 긴 변 방향을 따라서 평행하게 연장되는 2개의 버스바 리드(3B, 3B)를 끼움으로써 칩(1A, 1B)을 지지하고 있다. 이들의 버스바 리드(3B)는, 양면에 접착제(도시하지 않음)가 도포된 절연 필름(4)을 통해 칩(1A, 1B)의 각각의 이면에 고착되어 있다. 즉, 이 TSOP3는 버스바 리드(3B)가 상기 TSOP1의 현수 리드(3A)를 겸한 구성으로 되어 있다.
칩(1A, 1B)의 사이에 끼워진 상기 2개의 버스바 리드(3B, 3B)의 각각의 일부는 칩(1A, lB)의 측면에서 외측으로 연장되어 있어, 거기에 형성된 분기 리드(3D)의 선단부에는 칩(1A, 1B)과 버스바 리드(3B)를 전기적으로 접속하는 와이어(5)의 일단이 본딩되어 있다.
도 21및 도 22에 도시한 바와 같이, 상기 버스바 리드(3B) 및 리드(3C)의 각각의 외측 리드부에는 1번에서 54번의 단자 번호가 첨부되어 있다. 이들 단자명은 상기 실시 형태 1과 동일하기 때문에, 그 표시는 생략한다.
도 25는, 상기 TSOP3의 제조에 이용하는 리드 프레임 LF3의 평면도이다. 이 리드 프레임 LF3은 장방형의 프레임(10)의 내측에 버스바 리드(3B), 리드(3C) 및 댐버(1lA, 1lB) 등의 부재등을 형성한 구성으로 되어 있다.
상기 리드 프레임 LF3을 사용한 TSOP3의 제조는 상기 실시 형태 1에서 설명한 방법에 준하여 행하면 좋다. 즉, 도시는 생략하지만, 우선 리드 프레임 LF2에 형성된 2개의 버스바 리드(3B)의 한 면에 절연 필름(4)을 통해 제1 칩(1A)를 고착한 후, 버스바 리드(2B) 및 리드(3C)와 칩(1A)의 대응하는 본딩 패드 BP를와이어(5)에 의해 전기적으로 접속한다. 다음에, 버스바 리드(3B)의 다른 한쪽의 면에 절연 필름(4)을 통해 제2의 칩(lB)를 고착한 후, 버스바 리드(3B) 및 리드(3C)와 칩(1B)의 대응하는 본딩 패드 BP를 와이어(5)에 의해 전기적으로 접속한다.
다음에, 상기 리드 프레임 LF3을 몰드 금형에 장착하여, 2개의 칩(lA, 1B) 및 와이어(5)를 리드 프레임 LF3의 일부와 함께 몰드 수지(2)로 밀봉한다. 계속해서, 몰드 수지(2)의 외부에 노출한 리드 프레임 LF3의 표면에 땜납 도금을 실시하고, 또한 리드 프레임 LF3의 불요 개소의 절단 제거 및 몰드 수지(2)의 버 제거 등을 행한 후, 몰드 수지(2)의 외부에 노출한 버스바 리드(2B) 및 리드(3C)의 외측 리드부를 갈매기 날개형으로 성형함으로써, 상기 도 21∼도 24에 도시하는 TSOP3가 완성한다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않은 범위에서 여러가지 변경 가능한 것은 물론이다.
예를 들면 도 26에 도시한 바와 같이, 2개의 칩(1A, 1B)를 지지하는 현수 리드(3A)의 길이를 상기 실시 형태 l의 현수 리드(3A)보다 짧게 해도 좋다. 이와 같이 하면, 상기 실시 형태 1에 비교하여 칩(1A)와 현수 리드(3A)의 접촉 면적이 감소하기 때문에 칩(1A, 1B)의 안정성이 약간 저하하지만, 칩(1A)과 현수 리드(3A)의 사이에 개재하는 절연 필름(4)의 면적도 감소하기 때문에, 절연 필름(4)의 흡습량이 적어져, TSOP1의 리플로우 크랙내성이 향상하는 효과를 얻는다.
마찬가지로, 상기 실시 형태 2나 상기 실시 형태 3에 있어서, 버스바 리드(3B)의 기능을 손상하지 않은 범위에서 그 형상이나 길이를 변경할 수도 있다.
또한, 리드 프레임 LF의 버스바 리드(3B)(또는 리드(3C))와 칩(1A, lB)의 본딩 패드 BP를 와이어(5)로 접속할 때는 도 27에 도시한 바와 같이, 버스바 리드(3B)(또는 리드3)의 표면에 와이어(5)의 일단을 접속(제1 본딩)하고 나서 본딩 패드 BP의 표면에 와이어(5)의 타단을 접속(제2 본딩)하는 리버스 본딩 방식을 채용해도 좋다. 이와 같이 함으로써, 와이어(5)의 루프 높이를 낮게 할 수 있기 문에, TSOP의 두께를 더욱 얇게 할 수가 있다.
본 발명은 TSOP에 한정되는 것이 아니고, 예를 들면 TSOJ 등 외측 리드부의 형상이 다른 지 밀봉형 반도체 장치에 적용할 수도 있다. 또한, 칩은 DRAM에 한정되는 것이 아니고, 예를 들면 SRAM이나 플래시 메모리등의 메모리 LSI를 형성한 칩을 사용할 수도 있다.
본 원에 의해 개시되는 발명중, 대표적으로 얻어지는 효과를 간단히 설명하면 이하와 같다.
본 발명에 따르면, 2개의 반도체 칩을 적층하여 수지 밀봉하는 반도체 장치의 제조 비용을 저감할 수 있다.
본 발명에 따르면, 2개의 반도체 칩을 적층하여 수지 밀봉하는 반도체 장치의 박형화를 추진할 수 있다.

Claims (18)

  1. 반도체 장치에 있어서,
    이면끼리가 대향하도록 중첩된 제1 및 제2 반도체 칩의 측면 근방에 고정 전위 리드가 배치되고, 복수의 신호 리드 및 상기 고정 전위 리드 각각의 일면과 상기 제1 반도체 칩의 주요면에 형성된 복수의 본딩 패드가 복수의 와이어에 의해 전기적으로 접속되고, 상기 복수의 신호 리드 및 상기 고정 전위 리드 각각의 다른 면과 상기 제2 반도체 칩의 주요면에 형성된 복수의 본딩 패드가 복수의 와이어에 의해 전기적으로 접속되고, 상기 제1 및 제2 반도체 칩과, 상기 복수의 신호 리드와, 상기 고정 전위 리드와, 상기 복수의 와이어가 수지 밀봉된 반도체 장치.
  2. 제1항에 있어서, 상기 제1 및 제2 반도체 칩 중 어느 하나의 주요면에, 상기 제1 및 제2 반도체 칩을 지지하는 현수 리드가 고착되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 현수 리드는 절연 필름을 개재하여 상기 제1 및 제2 반도체 칩 중 어느 한쪽의 주요면에 고착되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 제1 및 제2 반도체 칩은 이들 이면의 일부가 중첩하지않도록 서로의 위치를 변이하여 대향 배치되며, 상기 고정 전위 리드의 일부는 상기 제1 반도체 칩의 이면의 상기 중첩하고 있지 않은 영역에 고착되고, 상기 고정 전위 리드의 다른 일부는 상기 제2 반도체 칩의 이면의 상기 중첩하고 있지 않은 영역에 고착되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 고정 전위 리드의 일부는 제1 절연 필름을 개재하여 상기 제1 반도체 칩의 이면에 고착되고, 상기 고정 전위 리드의 다른 일부는 제2 절연 필름을 개재하여 상기 제2 반도체 칩의 이면에 고착되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 고정 전위 리드의 일부는 상기 제1 및 제2 반도체 칩의 사이에 개재되어 이들의 이면에 고착되고, 상기 고정 전위 리드의 다른 일부는 상기 제l 및 제2 반도체 칩의 측면에서 외측으로 연장되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 고정 전위 리드의 일부는 절연 필름을 개재하여 상기 제1 반도체 칩의 이면 및 상기 제2 반도체 칩의 이면에 고착되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 및 제2 반도체 칩의 이면끼리 접착제에 의해서 상호 고착되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제l 및 제2 반도체 칩의 적층 방향으로의 상기 수지의 두께는 1mm 이하인 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제1 및 제2 반도체 칩은 동일한 치수로 구성되며, 각각의 주요면에는 동일한 집적 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 제1 및 제2 반도체 칩의 각각의 주요면에는 동일한 기억 용량을 갖는 메모리 LSI가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서, 상기 메모리 LSI는 DRAM인 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 제1 및 제2 반도체 칩의 각각의 주요면에 형성된 상기 복수의 본딩 패드는 상기 주요면의 거의 중앙부에 일렬로 배치되어 있는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서, 상기 제1 및 제2 반도체 칩의 각각의 두께는 상기 복수의신호 리드 및 상기 고정 전위 리드 각각의 두께 이하인 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서, 상기 제1 및 제2 반도체 칩의 두께는 1OO㎛ 이하인 것을 특징으로 하는 반도체 장치.
  16. 반도체 장치의 제조 방법에 있어서,
    탑재되어야 하는 반도체 칩의 측면 근방에 배치되는 고정 전위 리드와, 복수의 신호 리드와, 상기 반도체 칩을 지지하는 현수 리드가 형성된 리드 프레임을 준비하는 단계와,
    제1 반도체 칩의 주요면에 상기 현수 리드를 고착한 후, 상기 복수의 신호 리드 및 상기 고정 전위 리드의 각각의 일면과 상기 제1 반도체 칩의 주요면에 형성된 복수의 본딩 패드를 복수의 와이어에 의해서 전기적으로 접속하는 단계와,
    상기 제1 반도체 칩의 이면에 제2 반도체 칩의 이면을 고착한 후, 상기 복수의 신호 리드 및 상기 고정 전위 리드의 각각의 다른 면과 상기 제2 반도체 칩의 주요면에 형성된 복수의 본딩 패드를 복수의 와이어에 의해서 전기적으로 접속하는 단계와,
    상기 제1 및 제2 반도체 칩과, 상기 복수의 신호 리드와, 상기 고정 전위 리드와, 상기 현수 리드와, 상기 복수의 와이어를 수지 밀봉하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 반도체 장치의 제조 방법에 있어서,
    탑재되어야 하는 반도체 칩의 측면 근방에 배치되는 고정 전위 리드와, 복수의 신호 리드가 형성된 리드 프레임을 준비하는 단계와,
    제1 반도체 칩의 이면의 단부 근방에 상기 고정 전위 리드의 일부를 고착한 후, 상기 복수의 신호 리드 및 상기 고정 전위 리드 각각의 일면과 상기 제1 반도체 칩의 주요면에 형성된 복수의 본딩 패드를 복수의 와이어에 의해서 전기적으로 접속하는 단계와,
    제2 반도체 칩의 이면의 단부 근방에 상기 고정 전위 리드의 다른 일부를 고착하여, 상기 제1 반도체 칩의 이면 중, 상기 고정 전위 리드의 일부가 고착되어 있지 않은 영역과, 상기 제2 반도체 칩의 이면 중, 상기 고정 전위 리드의 다른 일부가 고착되어 있지 않은 영역을 서로 고착하는 단계와,
    상기 복수의 신호 리드 및 상기 고정 전위 리드 각각의 다른 면과 상기 제2 반도체 칩의 주요면에 형성된 복수의 본딩 패드를 복수의 와이어에 의해서 전기적으로 접속하는 단계와,
    상기 제1 및 제2 반도체 칩과, 상기 복수의 신호 리드와, 상기 고정 전위 리드와, 상기 복수의 와이어를 수지 밀봉하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 반도체 장치의 제조 방법에 있어서,
    탑재되어야 하는 반도체 칩의 측면 근방에 배치되는 고정 전위 리드와, 복수의 신호 리드가 형성된 리드 프레임을 준비하는 단계와,
    제l 반도체 칩의 이면에 상기 고정 전위 리드의 일면의 일부를 고착하여, 상기 제1 반도체 칩의 측면 근방에 연장되는 상기 고정 전위 리드 및 상기 복수의 신호 리드의 각각의 일면과, 상기 제1 반도체 칩의 주요면에 형성된 복수의 본딩 패드를 복수의 와이어에 의해서 전기적으로 접속하는 단계와,
    상기 제1 반도체 칩의 이면과 대향하도록 배치된 제2 반도체 칩의 이면에 상기 고정 전위 리드의 다른 면의 일부를 고착하고, 상기 제2 반도체 칩의 측면 근방에 연장되는 상기 고정 전위 리드 및 상기 복수의 신호 리드 각각의 다른 면과, 상기 제2 반도체 칩의 주요면에 형성된 복수의 본딩 패드를 복수의 와이어에 의해서 전기적으로 접속하는 단계와,
    상기 제1 및 제2 반도체 칩과, 상기 복수의 신호 리드와, 상기 고정 전위 리드와, 상기 복수의 와이어를 수지 밀봉하는 단계를 포함하는 반도체 장치의 제조 방법.
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