JPH06152385A - 半導体論理回路 - Google Patents
半導体論理回路Info
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- JPH06152385A JPH06152385A JP4293342A JP29334292A JPH06152385A JP H06152385 A JPH06152385 A JP H06152385A JP 4293342 A JP4293342 A JP 4293342A JP 29334292 A JP29334292 A JP 29334292A JP H06152385 A JPH06152385 A JP H06152385A
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Abstract
おいて、電流の導通時における制御信号の変動に対して
定電流源特性の安定化、及び電流遮断時の電流を減少さ
せる。 【構成】 制御信号CS10のレベルが十分高いとき、
FET62がオンし、入力信号Si 11とSi 12の大
小に応じた相補的な出力信号So 11,So 12が出力
される。電流I60の変動は、ダイオード64及びFET
63で抑制される。制御信号CS10のレベルを電源電
位VSSレベルまで低くすると、電流I60が抑制され
る。
Description
るソースカップルドFETロジック(SourceCoupled FE
T Logic、以下SCFLという)回路等の半導体論理回
路に関するものである。
例えば次のような文献に記載されるものがあった。 文献;信学技報、SSD84−117(1984)、斉
藤他「5mA 1GHz 128/129 プリスケー
ラ」P.105−111 図2は、前記文献に記載されたSCFL回路の構成例を
示す回路図である。このSCFL回路は、差動増幅回路
10及び定電流源回路部20で構成されている。差動増
幅回路10は、相補的な第1,第2の入力信号Si 1,
Si 2をそれぞれ入力する第1,第2の入力端子11,
12と、相補的な第1,第2の出力信号So 1,So 2
を出力する第1,第2の出力ノード13,14とを備
え、その第1,第2の入力端子11,12には第1,第
2のスイッチング用FET(電界効果トランジスタ)1
5,16のゲートがそれぞれ接続されている。第1のス
イッチング用FET15のドレインには、第1の出力ノ
ード13を介して第1の負荷抵抗17が接続され、該負
荷抵抗17が高電位側の電源電位(第1の電源電位)V
DD(例えば、5V)に接続されている。第2のスイッ
チング用FET16のドレインは、第2の出力ノード1
4を介して第2の負荷抵抗18に接続され、該負荷抵抗
18が電源電位VDDに接続されている。第1,第2の
スイッチング用FET15,16の各ソースは、共通ノ
ード19に接続され、該共通ノード19と低電位側の電
源電位(第2の電源電位)VSS(例えば、0V)との
間に、電流I20の導通/遮断機能を持つ定電流源回路部
20が接続されている。定電流源回路部20は、電圧V
csの制御信号CSを入力する制御信号入力端子21を有
し、その入力端子21には、該制御信号CSによりオ
ン,オフ動作するノーマリオフ型の制御用FET22が
接続されている。なお、図2中のI10は電源電流、V19
は共通ノード19の電位(例えば、3V)である。
圧VcsがFET22の閾値電圧Vthより十分高いとき、
該FET22がオン状態となり、定電流源として動作す
る。第1の入力信号Si 1が“H”、第2の入力信号S
i 2が“L”のときは、FET15がオン状態、FET
16がオフ状態となり、電源電位VDDからの電源電流
I10が負荷抵抗17及びFET15を流れる。そのた
め、出力信号So 1が“L”、出力信号So 2が“H”
となる。これに対し、入力信号Si 1が“L”、入力信
号Si 2が“H”のときは、電源電流I0 が負荷抵抗1
8及びFET16を流れるため、出力信号So 1が
“H”、出力信号So 2が“L”となる。次に、制御信
号CSの電圧VcsがFET22の閾値電圧Vthよりも十
分低いとき、該FET22がオフ状態となる。そのた
め、電流I20がほとんど流れなくなり、回路の消費電力
が抑制される。図3は、前記文献に記載された従来の他
のSCFL回路の構成例を示す回路図であり、従来の図
2中の要素と共通の要素には共通の符号が付されてい
る。このSCFL回路は、入力信号を反転して出力する
インバータ回路であり、入力側の差動増幅回路10及び
定電流回路部30と出力側の出力バッファ回路40とで
構成されている。差動増幅回路10は、図2と同様に、
第1の入力信号Si 1と参照電圧Vrefからなる第2の
入力信号Si 2との大小によってスイッチングを行い、
第1,第2の出力ノード13,14から“L”,“H”
の相補的な信号を出力する回路であり、第1の電源電位
である高電位側の電源電位(例えば、接地電位)VGと
共通ノード19との間に接続されている。この共通ノー
ド19と、第2の電源電位である低電位側の電源電位V
SSとの間には、定電流源回路部30が接続されてい
る。定電流源回路部30は、定電流I30を流す回路であ
り、ノーマリオン型の定電流源用FET31で構成さ
れ、そのドレインが共通ノード19に接続され、さらに
そのゲート及びソースが電源電位VSSに接続されてい
る。出力バッファ回路40は、差動増幅回路10の第
1,第2の出力ノード13,14から出力される相補的
な信号を駆動して相補的な第1,第2の出力信号Q1,
Q2を第1,第2の出力端子41,42からそれぞれ出
力する回路である。この出力回路40は、第1の出力ノ
ード13の信号によってゲート制御される第1の出力バ
ッファ用FET43と、第2の出力ノード14の信号に
よってゲート制御される第2の出力バッファ用FET4
4とを備えている。
44の各ドレインは、接地電位VGに接続されている。
第1の出力バッファ用43のソースは、第1の出力端子
41に接続され、該出力端子41と電源電位VSSとの
間に第1の定電流源回路部45が接続されている。第2
の出力バッファ用FET44のソースは、第2の出力端
子42に接続され、該出力端子42と電源電位VSSと
の間に第2の定電流源回路部46が接続されている。第
1,第2の定電流源回路部45,46は、それぞれ定電
流I45,I46を流す回路であり、ノーマリオン型の定電
流源用FET45a,46aでそれぞれ構成され、それ
らのFET45a,46aのゲートが電源電位VSSに
共通接続されている。
では、スイッチング用FET15,16のゲートとソー
ス間の電圧差によってスイッチングを行うため、その入
力特性が参照電圧Vref である第2の入力信号Si 2で
決まる。そして、このSCFL回路には、2つの安定状
態が存在する。即ち、第1の入力信号Si 1が第2の入
力信号Si 2より十分大きい場合、FET15がオン状
態、FET16がオフ状態になる。すると、定電流I30
が負荷抵抗17に流れ、その抵抗値に比例した電圧降下
が生じ、第1の出力ノード13が“L”になる。第1の
出力ノード13が“L”になると、FET43がオフ状
態となり、出力端子41から“L”の出力信号Q1が出
力される。第1の入力信号Si 1が第2の入力信号Si
2より十分小さい場合、FET15がオフ状態、FET
16がオン状態になる。すると、定電流I30が負荷抵抗
18に流れ、その抵抗値に比例した電圧降下が生じ、第
2の出力ノード14が“L”になる。第2の出力ノード
14が“L”になると、FET44がオフ状態となり、
出力端子42から“L”の出力信号Q2が出力される。
ref であり、第1の入力信号Si 1が十分にVref を越
えたか、越えないかによって定電流I30の経路が、FE
T15かFET16かに切り替えられる。そして、第1
の入力信号Si 1が“H”のときに出力信号Q1が
“L”、出力信号Q2が“H”となる。第1の入力信号
Si 1が“L”のときには出力信号Q1が“H”、出力
信号Q2が“L”となる。
図2及び図3の回路では、次のような課題があった。 (1) 図2の回路では、制御信号CSによって定電流
源用FET22のゲート・ソース間電圧を制御すること
により、電流の導通と遮断が行われる。そのため、制御
信号CSの電圧Vcsがノイズ等によって不安定となった
場合、電流I20の電流値が大きく変化し、出力信号So
1,So 2の振幅も大きく変化する。
の変動等により、定電流源用FET31,45a,46
aのドレイン側の電圧が変動すると、該FET31,4
5a,46aのドレイン・ソース間電圧が変動する。こ
れにより、FET31,45a,46aのドレインコン
ダクタンスgD によって定電流I30,I45,I46の電流
値が変動し、信号の伝達遅延時間が変動する。従って、
未だ技術的に十分満足のゆく半導体論理回路を得ること
が困難であった。
として、遮断時の電流を抑制するための定電流源用FE
T22のゲート・ソース間電圧で電流の導通/遮断を制
御すると、電流導通時にノイズ等による制御信号CSの
電圧変動に対して電流値が変動し、出力振幅が大きく変
動するという点と、定電流源用FET31,45a,4
6aのドレイン側の電圧変動が生じると、該FET3
1,45a,46aのドレイン・ソース間電圧が変動
し、そのドレインコンダクタンスgD のために電流値が
変動し、信号の伝搬遅延時間が変動するという点につい
て解決した半導体論理回路を提供するものである。
を解決するために、第1の電源電位に接続された一対の
負荷抵抗と共通ノードとの間に接続され相補的な一対又
は複数対の入力信号をスイッチング用FETのオン,オ
フ動作により差動増幅して相補的な信号を出力する差動
増幅回路と、前記共通ノードと第2の電源電位との間に
接続された定電流源回路部とを、備えた半導体論理回路
において、定電流源回路部を次のように構成している。
即ち、前記定電流源回路部を、ドレインが前記共通ノー
ドに接続され制御信号によってオン,オフ動作する制御
用FETと、アノードが前記制御用FETのソースに接
続されたレベルシフト用ダイオードと、ドレインが前記
レベルシフト用ダイオードのカソードに接続され、ゲー
トが固定電位又はソースに接続されそのソースが前記第
2の電源電位に接続された定電流源用FETとで、構成
している。第2の発明では、第1の発明の定電流源回路
部を、ドレインが前記共通ノードに接続され、ゲートが
固定電位又はソースに接続された定電流源用FETと、
ドレインが前記定電流源用FETのソースに接続され制
御信号によってオン,オフ動作する制御用FETと、ア
ノードが前記制御用FETのソースに接続され、カソー
ドが前記第2の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第3の発明では、第1又
は第2の発明の制御用FET及び定電流源用FETのゲ
ート長を、前記スイッチング用FETのゲート長より長
くしている。
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第1の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用FETと、前記出力バッファ用FE
Tと第2の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。第5の発明では、第1の発明の定電流源回路部を、
複数の定電流源用FETを直列接続し、それらのFET
のゲートを固定電位又は前記第2の電源電位に共通接続
した構成にしている。第6の発明では、第5の発明の定
電流源用FETのゲート長を、前記スイッチング用FE
Tのゲート長より長くしている。第7の発明では、第5
又は第6の発明の差動増幅回路及び定電流源回路部と、
前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備えている。前記出力バッファ回路は、第1
の電源電位に接続され前記差動増幅回路の出力によって
ゲート制御される出力バッファ用FETと、前記出力バ
ッファ用FETと第2の電源電位との間に直列接続され
前記定電流源回路部と同一回路構成の定電流源回路部と
を、有している。
路部を、ドレインが前記共通ノードに接続され制御信号
によってオン,オフ動作する制御用FETと、アノード
が前記制御用FETのソースに接続されたレベルシフト
用ダイオードと、前記レベルシフト用ダイオードのカソ
ードと前記第2の電源電位との間に直列接続され各ゲー
トが固定電位又は該第2の電源電位に共通接続された複
数の定電流源用FETとで、構成している。第9の発明
では、第1の発明の定電流源回路部を、前記共通ノード
と定電流ノードとの間に直列接続され各ゲートが固定電
位又は該定電流ノードに共通接続された複数の定電流源
用FETと、ドレインが前記定電流ノードに接続され制
御信号によってオン,オフ動作する制御用FETと、ア
ノードが前記制御用FETのソースに接続され、カソー
ドが前記第2の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第10の発明では、第8
又は第9の発明の制御用FET及び定電流源用FETの
ゲート長を、前記スイッチング用FETのゲート長より
長くしている。第11の発明では、第8、第9又は第1
0の発明の差動増幅回路及び定電流源回路部と、前記差
動増幅回路の出力を駆動して出力する出力バッファ回路
とを備えている。前記出力バッファ回路は、第1の電源
電位に接続され前記差動増幅回路の出力によってゲート
制御される出力バッファ用FETと、前記出力バッファ
用FETと第2の電源電位との間に直列接続され前記定
電流源回路部と同一回路構成の定電流源回路部とを、有
している。第12の発明では、第4、第7又は第11の
発明の出力バッファ回路内に、前記出力バッファ用FE
Tの出力レベルをシフトする出力レベルシフト用回路と
を、設けている。
導体論理回路を構成したので、定電流源回路部におい
て、制御信号により制御用FETがオン状態となって電
流が流れるときに、定電流源用FET及びダイオード
が、該制御信号の変動に対して安定した定電流源特性を
持たせ、さらに該制御信号による制御用FETの遮断時
における電流を減少させる働きがある。第3の発明によ
れば、制御用FET及び定電流源用FETのゲート長
を、スイッチング用FETのゲート長より長くすること
により、該FETのドレインコンダクタンスが減少し、
さらに定電流源特性が改善される。第4の発明によれ
ば、出力バッファ回路内の定電流源回路部は、ノイズ等
によって制御信号のレベルが不安定となった場合、該定
電流源回路部を流れる電流の変動を抑制し、出力信号の
振幅を一定にする働きがある。第5の発明によれば、定
電流源回路部内の複数の定電流源用FETは、電源電位
の変動等によって該定電流源回路部を流れる電流が変動
するような場合、その電流変動を抑制し、定電流源特性
を改善する働きがある。
ゲート長を、スイッチング用FETのゲート長より長く
することは、該FETのドレインコンダクタンスが減少
し、さらに定電流源特性が改善される。第7の発明によ
れば、出力バッファ回路内の定電流源回路部は、電源電
位の変動等に対して該定電流源回路部を流れる電流の変
動を抑制し、信号の伝達遅延時間を一定にする働きがあ
る。第8及び第9の発明によれば、定電流源回路部内の
ダイオード及び複数の定電流源用FETは、第1,第2
及び第3の発明よりも、より定電流源特性を向上させる
働きがある。第10の発明によれば、制御用FET及び
定電流源用FETのゲート長を、スイッチング用FET
のゲート長より長くすることにより、第8及び第9の発
明よりも、さらに定電流源特性を向上させる。第11の
発明によれば、出力バッファ回路内の定電流源部は、制
御信号や電源電位の変動等に対して該定電流源回路部を
流れる電流の変動を抑制し、信号の伝達遅延時間を一定
にする働きがある。第12の発明によれば、出力レベル
シフト用回路は、出力振幅レベルを一定値にする働きが
ある。従って、前記課題を解決できるのである。
通/遮断機能を持つSCFL回路の回路図である。この
SCFL回路は、相補的な第1,第2の入力信号Si 1
1,Si 12の差動動作を行って相補的な第1,第2の
出力信号So 11,So 12を出力する差動増幅回路5
0と、電流I60を流す定電流源回路部60とで、構成さ
れている。差動増幅回路50は、相補的な第1,第2の
入力信号Si 11,Si 12を入力する第1,第2の入
力端子51,52と、相補的な第1,第2の出力信号S
o11,So 12を出力する第1,第2の出力ノード5
3,54とを、備えている。第1,第2の入力端子5
1,52には、第1,第2のスイッチング用FET5
5,56の各ゲートがそれぞれ接続されている。第1の
スイチッング用FET55のドレインは、第1の出力ノ
ード53及び第1の負荷抵抗57を介して第1の電源電
位である高電位側の電源電位VDD(例えば、5V)に
接続されている。第2のスイッチング用FET56のド
レインは、第2の出力ノード54及び第2の負荷抵抗5
8を介して電源電位VDDに接続されている。
電源電位VDDから電源電流I50が供給される。第1,
第2のスイッチング用FET55,56の各ソースは、
電圧V59(例えば、3V)の共通ノード59に共通接続
され、該共通ノード59と第2の電源電位である低電位
側の電源電位VSS(例えば、0V)との間に、定電流
源回路部60が接続されている。定電流源回路部60
は、電流の導通/遮断用の電圧Vcs10の制御信号CS1
0を入力する制御信号入力端子61と、該制御信号CS
10によってオン,オフ動作するノーマリオフ型の制御
用FET62と、ゲート及びソースが共通接続されたノ
ーマリオン型の定電流源用FET63と、レベルシフト
用ダイオード(例えば、ショットキーダイオード)64
とを備えている。制御用FET62は、そのドレインが
共通ノード59に接続され、そのソースがダイオード6
4のアノードに接続されている。ダイオード64のカソ
ードは、定電流源用FET63のドレインに接続され、
そのソース及びゲートが電源電位VSSに共通接続され
ている。なお、FET63のゲートは、他の固定電位に
接続してもよい。
スイッチング用FET55,56のゲートとソース間の
電圧差によってスイッチングを行う。即ち、制御信号C
S10の電圧Vcs10が十分高いとき、FET62がオン
し、該FET62に電流I60が流れる。このとき、入力
信号Si 11が“H”、Si 12が“L”ならば、FE
T55がオン状態、FET56がオフ状態となり、電源
電位VDDから電源電流I50が負荷抵抗57へ流れ、出
力信号So 11が“L”、出力信号So 12が“H”と
なる。入力信号Si 11が“L”、入力信号Si 12が
“H”であれば、FET55がオフ状態、FET56が
オン状態となり、電源電流I50が負荷抵抗58へ流れ、
出力信号So 11が“H”、出力信号So 12が“L”
となる。
VSSレベルまで低くすると、FET63のドレイン電
圧及びゲート電圧が電源電位VSSレベルに近くなり、
電流I60が流れなくなる。図4は、本実施例の図1の回
路と従来の図2の回路とにおいて電流I60,I20の制御
電圧Vcs10,Vcsの電圧依存性をシミュレーションして
求めた制御電圧−ドレイン電流特性図である。シミュレ
ーション条件は、電源電位VSS=0V、電圧V19=V
59=3V、FET62,22のゲート長LgE=0.5μ
m、FET63のゲート長LgD=0.5μm、FET6
2,22のゲート幅WgE=2μm、FET63のゲート
幅WgD=2μmである。本実施例の図1の回路では、制
御電圧Vcs10が0Vになった場合、電流I60が流れる
と、ダイオード64の立ち上がり電圧分だけ、FET6
2のソース電圧(ダイオード64のアノード電圧)が高
くなり、該FET62がピンチオフし、そのゲート・ソ
ース間電圧Vgsがさらに低くなる。そのため、電流I60
はほとんど流れない。
8μAとすると、図4より、従来の図2の回路では、制
御電圧Vcsを0.18Vに、本実施例の図1の回路では
制御電圧Vcs10を1.5Vにすれば良いことがわかる。
ここで、前記の動作点電圧における電流の電圧に対する
変化率ΔI/ΔVを求めると、次のようになる。 従来の図2の回路;ΔI10/ΔVcs=0.21(mA/
V) 本実施例の図1の回路;ΔI50/ΔVcs10=0.025
(mA/V) 本実施例の図1の回路は、従来の図2の回路と比較し
て、制御電圧Vcs10,Vcsの変動に対する電流変動が約
1/10である。又、電流と負荷抵抗の積で表わされる
差動増幅回路50の出力振幅の変動も、1/10に抑え
られることがわかる。以上のように、本実施例では、制
御信号CS10がノイズや、該制御信号CS10を生成
する制御回路の出力インピーダンスの変化等で、不安定
となっても、FET62がオン状態のときの電流導通時
の電流変動を小さくできる。そのため、出力信号So 1
1,So 12の振幅変動を小さく抑えることができる。
路図であり、第1の実施例を示す図1中の要素と共通の
要素には共通の符号が付されている。このSCFL回路
では、図1の定電流源回路部60に代えて、回路の接続
関係を変えた定電流源回路部60Aを設けている。この
定電流源回路部60Aでは、共通ノード59にノーマリ
オン型の電流源用FET63のドレインが接続され、そ
のゲート及びソースがノーマリオフ型の制御用FET6
2のドレインに接続されている。FET62のゲートに
は制御信号CS10を印加するための制御信号入力端子
61が接続され、さらにそのソースがレベルシフト用ダ
イオード64のアノードに接続されている。ダイオード
64のカソードは、電源電位VSSに接続されている。
このような回路構成にしても、第1の実施例とほぼ同様
の作用、効果が得られる。なお、FET63のゲート
は、他の固定電位に接続してもよい。
路図であり、図1中の要素と共通の要素には共通の符号
が付されている。このSCFL回路は、インバータ回路
であり、図1と同一回路構成の差動増幅回路50及び定
電流源回路部60を備え、該差動増幅回路50の第1,
第2の出力ノード53,54にソースホロワ型の出力バ
ッファ回路70が接続されている。出力バッファ回路7
0は、差動増幅回路50の第1,第2の出力ノード5
3,54の出力を駆動して相補的な出力信号Q11,Q
12を第1,第2の出力端子71,72からそれぞれ出
力する回路であり、該第1,第2の出力ノード53,5
4にそれぞれゲートが接続された第1,第2の出力バッ
ファ用FET73,74を備えている。第1の出力バッ
ファ用FET73のドレインは電源電位VDDに接続さ
れ、そのソースが第1の出力端子71及びダイオード等
の出力レベルシフト用回路75に接続されている。出力
レベルシフト用回路75と電源電位VSSとの間には、
定電流源回路部60と同一回路構成の定電流源回路部7
7が接続されている。この定電流源回路部77は、制御
信号CS10によりゲート制御される制御用FET77
aと、出力バッファレベルシフト用ダイオード77c
と、ゲート及びソースが共通接続された定電流源用FE
T77bとを備え、それらが直列接続されている。
レインは電源電位VDDに接続され、そのソースが第2
の出力端子72及びダイオード等の出力レベルシフト用
回路76に接続されている。出力レベルシフト用回路7
6と電源電位VSSとの間には、定電流源回路部77と
同一回路構成の定電流源回路部78が接続されている。
この定電流源回路部78は、制御信号CS10によりゲ
ート制御される制御用FET78aと、出力バッファレ
ベルシフト用ダイオード78cと、ゲート及びソースが
共通接続された定電流源用FET78bとを備え、それ
らが直列接続されている。なお、各FET63,77
b,78bのゲートは、他の固定電位に接続してもよ
い。
2の入力信号Si 11,Si 12が第1,第2の入力端
子51,52にそれぞれ入力されると、差動増幅回路5
0が第1の実施例と同様に動作し、その第1,第2の出
力ノード53,54から相補的な信号が出力される。例
えば、出力ノード53が“H”、出力ノード54が
“L”のとき、出力バッファ回路70内のFET73が
オン状態、FET74がオフ状態となり、“H”の出力
信号Q11が出力端子71から出力され、“L”の出力
信号Q12が出力端子72から出力される。以上の動作
は、制御信号CS10の電圧Vcs10が十分高いときにF
ET62,77a,78aがオン状態となっているとき
の動作であるが、該制御電圧Vcs10が電源電位VSSレ
ベルまで低くなると、該FET62,77a,78aが
オフ状態となり、定電流源回路部77,78の定電流が
流れなくなって回路の消費電力が抑制される。本実施例
では、出力バッファ回路70内の定電流源回路部77,
78を定電流源回路部60と同一の回路構成にしている
ので、該出力バッファ回路70についても、第1の実施
例と同様に、電流の導通/遮断機能と安定な電流特性が
得られる。なお、出力レベルシフト用回路75,76
は、出力信号Q11,Q12の振幅を変えるための回路
であり、必要がなければ省略すれば良い。
路図であり、第3の実施例を示す図6中の要素と共通の
要素には共通の符号が付されている。このSCFL回路
は、従来の図3のSCFL回路を改良したインバータ回
路である。このSCFL回路は、図6と同一の差動増幅
回路50と、図6と異なる回路構成の定電流源回路部1
60、及び該差動増幅回路50の第1,第2の出力のノ
ード53,54に接続されたソースホロワ型の出力バッ
ファ回路170とで、構成されている。差動増幅回路5
0は、図6と同様に、第1の入力端子51に入力される
入力信号Si 11と第2の入力端子52に入力される参
照電圧Vref からなる第2の入力信号Si 12とのレベ
ルの大小に応じてスイッチングし、それに応じた相補的
な信号を第1,第2の出力ノード53,54から出力す
る回路であり、第1の電源電位である高電位側の電源電
位(例えば、接地電位)VGと共通ノード59との間に
接続されている。定電流源回路部160は、共通ノード
59と第2の電源電位である低電位側の電源電位VSS
との間に接続されて定電流I160 を流す回路であり、2
つのノーマリオン型の定電流源用FET161,162
を備えている。各FET161,162のゲートは電源
電位VSSに共通接続され、一方のFET161のドレ
インが共通ノード59に接続され、そのソースが他方の
FET162のドレインに接続され、さらに該FET1
62のソースが電源電位VSSに接続されている。出力
バッファ回路170は、図6と同様にゲートが第1,第
2の出力ノード53,54にそれぞれ接続された2つの
出力バッファ用FET73,74と、定電流源回路部1
60と同一回路構成の定電流源回路部177,178と
で構成されている。各出力バッファ用FET73,74
のドレインは接地電位VGに接続され、一方のFET7
3のソースが、第1の出力信号Q11を出力する第1の
出力端子71と定電流源回路部177に接続され、他方
の出力バッファ用FET74のソースが、第2の出力信
号Q12を出力する第2の出力端子72と定電流源回路
部178とに接続されている。定電流源回路部177
は、第1の出力端子71と電源電圧VSSとの間に接続
されて定電流I177 を流す回路であり、2つの定電流源
用FET177a,177bの直列回路で構成されてい
る。定電流源回路部178は、第2の出力端子72と電
源電圧VSSとの間に接続されて定電流I178 を流す回
路であり、2つの定電流源用FET178a,178b
の直列回路で構成されている。
a,177b,178a,178bのゲートは、他の固
定電位に接続してもよい。また、FET73,74のソ
ース側に、図6のような出力レベルシフト用回路75,
76を設けてもよい。図8(a)〜(c)は、図7のS
CFL回路中の定電流源回路部160,177,178
の動作を説明するための図である。図8(a)は図3に
示す従来の定電流源回路部30の回路図、図8(b)は
本実施例の図7に示す定電流源回路部160,177,
178の回路図、及び図8(c)は同図(b)の等価回
路図である。図8(a)のFETaは、図3のFET3
1,45a,46aに対応する。図8(b)のFETa
とFETbは、図7のFET161と162、FET1
77aとFET177b、及びFET178aとFET
178bにそれぞれ対応する。FETaとFETbのゲ
ート幅、ゲート長、及び閾値電圧は等しい。
a,178aのドレイン、kはFET161,177
a,178aのソース(即ち、FET162,177
b,178bのドレイン)、及びmは図7の電源電圧V
SSにそれぞれ対応する。説明の簡単化のために、ドレ
インj・ソースk間の電圧をVjk、ドレインj・ソース
k間のドレイン電流をIjk、ソースk・電源電位m間の
電圧をVkm、及びソースk・電源電位m間のドレイン電
流をIkmとする。例えば、図8(b)のFETaが飽和
領域で動作している場合を考える。このとき、電流Ijk
はFETaとFETbのドレイン電流となる。FETb
が飽和領域で動作しているとすると、FETaのゲート
・ソース間電圧はFETbのゲート・ソース間電圧より
小さく、該FETaのドレイン電流IjkよりもFETb
のドレイン電流Ikmの方が大きくなり、電流連続性が成
立しなくなる。従って、FETbは不飽和領域で動作す
る。この結果、図8(b)のFETbを、図8(c)の
ように近似的に抵抗Rに置き換えて考えることができ
る。
ば、図8(c)の回路の電圧変動により、ドレインjの
電圧が上昇したとする。このとき、FETaのドレイン
・ソース間電圧Vjkが上昇するために、該FETaのド
レイン電流Ijkが増加する。ところが、抵抗Rにドレイ
ン電流Ijkが流れると、ソースkの電位が上昇する。そ
のため、FETaのゲート・ソース間電圧が減少し、ド
レイン電流Ijkが減少する。つまり、図8(b)の回路
において、FETbは抵抗Rで、帰還抵抗として動作す
る。従って、図8(b)の定電流源回路部において、ド
レイン電圧変動に対するドレイン電流の変動は、従来の
定電流源回路部を示す図8(a)のドレイン電流の変動
よりも減少する。図8(b)のFETbの代わりに、2
個以上のFETを直列接続してその段数を増加させる
と、図8(c)の回路において、帰還抵抗の抵抗値を増
加させた場合と同様の効果が生じ、これにより、ドレイ
ン電圧変動に対するドレイン電流の変動がさらに減少す
る。次の表1に、図8(a)に示す従来の定電流源回路
部と図8(b)に示す本実施例の定電流源回路部におい
てドレインj・電源電位m間の電圧Vjmを2Vから3V
にしたときのそのドレイン側の電流Ijmの電流増加率Δ
Iを示す。このシミュレーションに用いたFETのゲー
ト幅は9.1μm、ゲート長は0.5μmである。
加率ΔIは、従来の定電流源回路部に比較して、約1/
5に減少していることがわかる。以上のように、本実施
例では、定電流源回路部160,177,178を複数
の定電流源用FETを直列接続した多段構造にしたの
で、電源電圧VSSの変動等により、該定電流源回路部
160,177,178のドレイン側の電源電圧が変動
して定電流源用FET161,177a,178aのド
レイン・ソース間電圧の電圧変動が生じても、電流の変
動が抑制されるので、信号の伝達遅延時間の変動が著し
く減少する。又、定電流源用FET161,162,1
77a,177b,178a,178bのゲート長を、
スイッチング用FET55,56のゲート長より長くす
れば、定電流源特性が改善され、電源電圧VSSの変動
等による電流の変動率が小さくなり、出力波形特性も良
好になる。
えば次のような実施例もある。 (a) 図1、図5、図6において、定電流源回路部6
0,60A,77,78内のFET62,63,77
a,77b,78a,78bのゲート長を、差動増幅回
路50内のFET55,56のゲート長より長くする。
SCFL回路の動作速度を律則するのは、差動増幅回路
50内のFET55,56である。このFET55,5
6は、ゲート長が短い程、動作が高速になる。これに対
し、定電流源回路部60,60A,77,78内のFE
T62,63,77a,77b,78a,78bは、動
作速度を律則しない。これらのFET62,63,…で
は、ゲート長が短くなる程、ドレインコンダクタンスg
D が増加し、該FETの飽和(定)電流源特性が劣化す
る。そこで、FET62,63,…のゲート長を長くす
ることにより、ドレインコンダクタンスgD が減少し、
さらに定電流源回路部60,60A,77,78の定電
流源特性が改善される。 (b) 図1、図5、図6、図7において、差動増幅回
路50内に2対以上のスイッチング用FETを設けて多
入力回路構成にし、インバータ回路以外のNOR回路や
OR回路等といった他の論理回路を構成してもよい。 (c) 図1と図7の定電流源回路部60,160を組
合わせ、FET62、ダイオード64、及びFET16
1,162の直列回路構成にしてもよい。同様に、図5
と図7の定電流源回路部60A,160を組合わせ、F
ET161,162、FET62、及びダイオード64
の直列回路構成にしてもよい。この際、出力バッファ回
路170内の定電流源回路部177,178も、前記と
同一の直列回路構成にすることが望ましい。 (d) 図1、図5、図6、図7の定電流源回路60,
60A,77,78,160,177,178内のFE
Tを、ノーマリオン型からノーマリオフ型、あるいはノ
ーマリオン型からノーマリオフ型へ変更してもよい。
2の発明によれば、定電流源回路部を、制御用FET、
ダイオード、及び定電流源用FETの直列回路で構成し
たので、該制御用FETをゲート制御する制御信号がノ
イズや、あるいは該制御信号を生成する制御回路の出力
インピーダンスの変化等で、不安定となっても、電流導
通時の電流変動を小さくでき、出力振幅の変動を減少で
きる。
電流源用FETのゲート長を、スイッチング用FETの
ゲート長より長くしたので、該FETのドレインコンダ
クタンスが減少し、定電流源回路部の定電流源特性を改
善できる。第4の発明によれば、出力バッファ回路を、
出力バッファ用FET、及び定電流源回路部等で構成し
たので、該定電流源回路部により、該定電流源回路部の
電流導通時におけるノイズ等による制御信号のレベルが
不安定となった場合、該定電流源回路部を流れる電流の
変化が抑制され、出力信号の振幅が一定となる。第5の
発明によれば、定電流源回路部を、複数の定電流源用F
ETの直列回路で構成したので、電源電位の変動等によ
って該定電流源回路部を流れる電流が変動する場合、そ
の電流の変動が抑制され、定電流源特性が改善される。
そのため、信号の伝達遅延時間が一定となる。
ゲート長を、スイッチング用FETのゲート長より長く
したので、該FETのドレインコンダクタンスが減少
し、該定電流源回路部における定電流源特性がより改善
される。第7の発明によれば、出力バッファ回路を、出
力バッファ用FET、及び定電流源回路部等で構成した
ので、該定電流源回路部により、電源電位の変動による
該定電流源回路部を流れる電流の変動が抑制され、信号
の伝達遅延時間を一定にできる。第8及び第9の発明に
よれば、定電流源回路部を、制御用FET、ダイオー
ド、及び複数の定電流源用FETの直列回路で構成した
ので、ノイズ等による制御信号の変動や、電源電位の変
動等により、該定電流源回路部を流れる電流が変動して
も、それが抑制され、該定電流源回路部の定電流源特性
を抑制できる。そのため、出力信号の振幅が一定にな
り、さらに信号の伝達遅延時間を一定にできる。
定電流源用FETのゲート長は、スイッチング用FET
のゲート長より長くしたので、該FETのドレインコン
ダクタンスが減少し、該定電流源回路部における定電流
源特性をより改善できる。第11の発明によれば、出力
バッファ回路を、出力バッファ用FET、及び定電流源
回路部等で構成したので、該定電流源回路部を流れる電
流の変動が抑制され、出力振幅の変動を減少できると共
に、信号の伝達遅延時間を一定にでき、良好な出力波形
を得ることができる。第12の発明によれば、出力レベ
ルシフト用回路を設けたので、出力振幅レベルを一定の
値に設定することができる。
路図である。
ある。
路図である。
路図である。
路図である。
定電流源回路部 62,77a,78a,177a,178a
制御用FET 63,77b,78b,161,162,177b,1
78b 定電流源用FET 64,77c,78c ダイオード 70,170 出力バッファ回路 73,74 出力バッファ用FET 75,76 出力レベルシフト用回路 CS10 制御信号 Q11,Q12 出力信号 Si 11,Si 12 入力信号 So 11,So 12 出力信号 VDD 高電位側の電源電位(第1の
電源電位) VG 接地電位(第1の電源電位) VSS 低電位側の電源電位(第2の
電源電位)
Claims (12)
- 【請求項1】 第1の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用FETのオン,オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第2の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され制御信号によって
オン,オフ動作する制御用FETと、 アノードが前記制御用FETのソースに接続されたレベ
ルシフト用ダイオードと、 ドレインが前記レベルシフト用ダイオードのカソードに
接続され、ゲートが固定電位又はソースに接続されその
ソースが前記第2の電源電位に接続された定電流源用F
ETとで、 構成したことを特徴とする半導体論理回路。 - 【請求項2】 第1の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用FETのオン,オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第2の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され、ゲートが固定電
位又はソースに接続された定電流源用FETと、 ドレインが前記定電流源用FETのソースに接続され制
御信号によってオン,オフ動作する制御用FETと、 アノードが前記制御用FETのソースに接続され、カソ
ードが前記第2の電源電位に接続されたレベルシフト用
ダイオードとで、 構成したことを特徴とする半導体論理回路。 - 【請求項3】 前記制御用FET及び定電流源用FET
のゲート長は、前記スイッチング用FETのゲート長よ
り長くしたことを特徴とする請求項1又は2記載の半導
体論理回路。 - 【請求項4】 請求項1,2又は3記載の差動増幅回路
及び定電流源回路部と、 前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備え、 前記出力バッファ回路は、 第1の電源電位に接続され前記差動増幅回路の出力によ
ってゲート制御される出力バッファ用FETと、 前記出力バッファ用FETと第2の電源電位との間に直
列接続され前記定電流源回路部と同一回路構成の定電流
源回路部とを、 有することを特徴とする半導体論理回路。 - 【請求項5】 第1の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用FETのオン,オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第2の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、複数の定電流源用FETを直列
接続し、それらのFETのゲートを固定電位又は前記第
2の電源電位に共通接続したことを特徴とする半導体論
理回路。 - 【請求項6】 前記定電流源用FETのゲート長は、前
記スイッチング用FETのゲート長より長くしたことを
特徴とする請求項5記載の半導体論理回路。 - 【請求項7】 請求項5又は6記載の差動増幅回路及び
定電流源回路部と、 前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備え、 前記出力バッファ回路は、 第1の電源電位に接続され前記差動増幅回路の出力によ
ってゲート制御される出力バッファ用FETと、 前記出力バッファ用FETと第2の電源電位との間に直
列接続され前記定電流源回路部と同一回路構成の定電流
源回路部とを、 有することを特徴とする半導体論理回路。 - 【請求項8】 第1の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用FETのオン,オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第2の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され制御信号によって
オン,オフ動作する制御用FETと、 アノードが前記制御用FETのソースに接続されたレベ
ルシフト用ダイオードと、 前記レベルシフト用ダイオードのカソードと前記第2の
電源電位との間に直列接続され各ゲートが固定電位又は
該第2の電源電位に共通接続された複数の定電流源用F
ETとで、 構成したことを特徴とする半導体論理回路。 - 【請求項9】 第1の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用FETのオン,オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第2の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 前記共通ノードと定電流ノードとの間に直列接続され各
ゲートが固定電位又は該定電流ノードに共通接続された
複数の定電流源用FETと、 ドレインが前記定電流ノードに接続され制御信号によっ
てオン,オフ動作する制御用FETと、 アノードが前記制御用FETのソースに接続され、カソ
ードが前記第2の電源電位に接続されたレベルシフト用
ダイオードとで、 構成したことを特徴とする半導体論理回路。 - 【請求項10】 前記制御用FET及び定電流源用FE
Tのゲート長は、前記スイッチング用FETのゲート長
より長くしたことを特徴とする請求項8又は9記載の半
導体論理回路。 - 【請求項11】 請求項8,9又は10記載の差動増幅
回路及び定電流源回路部と、 前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備え、 前記出力バッファ回路は、 第1の電源電位に接続され前記差動増幅回路の出力によ
ってゲート制御される出力バッファ用FETと、 前記出力バッファ用FETと第2の電源電位との間に直
列接続され前記定電流源回路部と同一回路構成の定電流
源回路部とを、 有することを特徴とする半導体論理回路。 - 【請求項12】 請求項4,7又は11記載の出力バッ
ファ回路内に、前記出力バッファ用FETの出力レベル
をシフトする出力レベルシフト用回路を、設けたことを
特徴とする半導体論理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4293342A JP2886008B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体論理回路 |
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Application Number | Priority Date | Filing Date | Title |
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Publication Number | Publication Date |
---|---|
JPH06152385A true JPH06152385A (ja) | 1994-05-31 |
JP2886008B2 JP2886008B2 (ja) | 1999-04-26 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2009096192A1 (ja) * | 2008-01-31 | 2009-08-06 | Panasonic Corporation | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
-
1992
- 1992-10-30 JP JP4293342A patent/JP2886008B2/ja not_active Expired - Fee Related
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WO2009096192A1 (ja) * | 2008-01-31 | 2009-08-06 | Panasonic Corporation | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
JPWO2009096192A1 (ja) * | 2008-01-31 | 2011-05-26 | パナソニック株式会社 | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
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