JP2886008B2 - Semiconductor logic circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、ディジタル回路におけ
るソースカップルドＦＥＴロジック（SourceCoupled FE
T Logic、以下ＳＣＦＬという）回路等の半導体論理回
路に関するものである。BACKGROUND OF THE INVENTION The present invention relates to a source-coupled FET logic (SourceCoupled FE) in a digital circuit.
T Logic (hereinafter referred to as SCFL) circuit and the like.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；信学技報、ＳＳＤ８４−１１７（１９８４）、斉
藤他「５ｍＡ １ＧＨｚ １２８／１２９ プリスケー
ラ」Ｐ．１０５−１１１ 図２は、前記文献に記載されたＳＣＦＬ回路の構成例を
示す回路図である。このＳＣＦＬ回路は、差動増幅回路
１０及び定電流源回路部２０で構成されている。差動増
幅回路１０は、相補的な第１，第２の入力信号Ｓi １，
Ｓi ２をそれぞれ入力する第１，第２の入力端子１１，
１２と、相補的な第１，第２の出力信号Ｓo １，Ｓo ２
を出力する第１，第２の出力ノード１３，１４とを備
え、その第１，第２の入力端子１１，１２には第１，第
２のスイッチング用ＦＥＴ（電界効果トランジスタ）１
５，１６のゲートがそれぞれ接続されている。第１のス
イッチング用ＦＥＴ１５のドレインには、第１の出力ノ
ード１３を介して第１の負荷抵抗１７が接続され、該負
荷抵抗１７が高電位側の電源電位（第１の電源電位）Ｖ
ＤＤ（例えば、５Ｖ）に接続されている。第２のスイッ
チング用ＦＥＴ１６のドレインは、第２の出力ノード１
４を介して第２の負荷抵抗１８に接続され、該負荷抵抗
１８が電源電位ＶＤＤに接続されている。第１，第２の
スイッチング用ＦＥＴ１５，１６の各ソースは、共通ノ
ード１９に接続され、該共通ノード１９と低電位側の電
源電位（第２の電源電位）ＶＳＳ（例えば、０Ｖ）との
間に、電流Ｉ20の導通／遮断機能を持つ定電流源回路部
２０が接続されている。定電流源回路部２０は、電圧Ｖ
csの制御信号ＣＳを入力する制御信号入力端子２１を有
し、その入力端子２１には、該制御信号ＣＳによりオ
ン，オフ動作するノーマリオフ型の制御用ＦＥＴ２２が
接続されている。なお、図２中のＩ10は電源電流、Ｖ19
は共通ノード１９の電位（例えば、３Ｖ）である。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there is one described in the following literature. References: IEICE Technical Report, SSD84-117 (1984), Saito et al., "5mA 1GHz 128/129 Prescaler" FIG. 2 is a circuit diagram showing a configuration example of the SCFL circuit described in the above document. The SCFL circuit includes a differential amplifier circuit 10 and a constant current source circuit section 20. The differential amplifying circuit 10 supplies the complementary first and second input signals S i 1,
The first and second input terminals 11 for inputting S i 2 respectively,
12 and complementary first and second output signals S o 1 and S o 2
, And first and second output nodes 13 and 14, respectively. The first and second input terminals 11 and 12 have first and second switching FETs (field effect transistors) 1.
5 and 16 gates are respectively connected. A first load resistor 17 is connected to the drain of the first switching FET 15 via a first output node 13, and the load resistor 17 is connected to a power supply potential (first power supply potential) V on the high potential side.
DD (for example, 5V). The drain of the second switching FET 16 is connected to the second output node 1
4 is connected to the second load resistor 18, and the load resistor 18 is connected to the power supply potential VDD. Each source of the first and second switching FETs 15 and 16 is connected to a common node 19, and is connected between the common node 19 and a low-potential-side power supply potential (second power supply potential) VSS (for example, 0 V). Is connected to a constant current source circuit section 20 having a function of conducting / cutting off a current I 20 . The constant current source circuit section 20 has a voltage V
It has a control signal input terminal 21 for inputting a control signal CS of cs . The input terminal 21 is connected to a normally-off type control FET 22 that is turned on and off by the control signal CS. Incidentally, I 10 in FIG. 2 supply current, V 19
Is the potential of the common node 19 (for example, 3 V).
【０００３】次に、動作を説明する。制御信号ＣＳの電
圧ＶcsがＦＥＴ２２の閾値電圧Ｖthより十分高いとき、
該ＦＥＴ２２がオン状態となり、定電流源として動作す
る。第１の入力信号Ｓi １が“Ｈ”、第２の入力信号Ｓ
i ２が“Ｌ”のときは、ＦＥＴ１５がオン状態、ＦＥＴ
１６がオフ状態となり、電源電位ＶＤＤからの電源電流
Ｉ10が負荷抵抗１７及びＦＥＴ１５を流れる。そのた
め、出力信号Ｓo １が“Ｌ”、出力信号Ｓo ２が“Ｈ”
となる。これに対し、入力信号Ｓi １が“Ｌ”、入力信
号Ｓi ２が“Ｈ”のときは、電源電流Ｉ0 が負荷抵抗１
８及びＦＥＴ１６を流れるため、出力信号Ｓo １が
“Ｈ”、出力信号Ｓo ２が“Ｌ”となる。次に、制御信
号ＣＳの電圧ＶcsがＦＥＴ２２の閾値電圧Ｖthよりも十
分低いとき、該ＦＥＴ２２がオフ状態となる。そのた
め、電流Ｉ20がほとんど流れなくなり、回路の消費電力
が抑制される。図３は、前記文献に記載された従来の他
のＳＣＦＬ回路の構成例を示す回路図であり、従来の図
２中の要素と共通の要素には共通の符号が付されてい
る。このＳＣＦＬ回路は、入力信号を反転して出力する
インバータ回路であり、入力側の差動増幅回路１０及び
定電流回路部３０と出力側の出力バッファ回路４０とで
構成されている。差動増幅回路１０は、図２と同様に、
第１の入力信号Ｓi １と参照電圧Ｖrefからなる第２の
入力信号Ｓi ２との大小によってスイッチングを行い、
第１，第２の出力ノード１３，１４から“Ｌ”，“Ｈ”
の相補的な信号を出力する回路であり、第１の電源電位
である高電位側の電源電位（例えば、接地電位）ＶＧと
共通ノード１９との間に接続されている。この共通ノー
ド１９と、第２の電源電位である低電位側の電源電位Ｖ
ＳＳとの間には、定電流源回路部３０が接続されてい
る。定電流源回路部３０は、定電流Ｉ30を流す回路であ
り、ノーマリオン型の定電流源用ＦＥＴ３１で構成さ
れ、そのドレインが共通ノード１９に接続され、さらに
そのゲート及びソースが電源電位ＶＳＳに接続されてい
る。出力バッファ回路４０は、差動増幅回路１０の第
１，第２の出力ノード１３，１４から出力される相補的
な信号を駆動して相補的な第１，第２の出力信号Ｑ１，
Ｑ２を第１，第２の出力端子４１，４２からそれぞれ出
力する回路である。この出力回路４０は、第１の出力ノ
ード１３の信号によってゲート制御される第１の出力バ
ッファ用ＦＥＴ４３と、第２の出力ノード１４の信号に
よってゲート制御される第２の出力バッファ用ＦＥＴ４
４とを備えている。Next, the operation will be described. When the voltage V cs of the control signal CS is sufficiently higher than the threshold voltage V th of the FET 22,
The FET 22 is turned on, and operates as a constant current source. The first input signal S i 1 is “H” and the second input signal S i 1 is “H”.
When i 2 is “L”, the FET 15 is turned on,
16 is turned off, and the power supply current I 10 from the power supply potential VDD flows through the load resistor 17 and the FET 15. Therefore, the output signal S o1 is “L” and the output signal S o2 is “H”.
Becomes On the other hand, when the input signal S i 1 is “L” and the input signal S i 2 is “H”, the power supply current I 0 is
To flow 8 and FET 16, the output signal S o 1 is "H", the output signal S o 2 becomes "L". Next, when the voltage V cs of the control signal CS is sufficiently lower than the threshold voltage V th of the FET 22, the FET 22 is turned off. Therefore, current I 20 is hardly flows, power consumption of the circuit can be suppressed. FIG. 3 is a circuit diagram showing a configuration example of another conventional SCFL circuit described in the above-mentioned document. Elements common to those in FIG. 2 are denoted by common reference numerals. The SCFL circuit is an inverter circuit that inverts an input signal and outputs the inverted signal, and includes an input-side differential amplifier circuit 10 and a constant current circuit unit 30, and an output-side output buffer circuit 40. The differential amplifier circuit 10 is similar to FIG.
Switching is performed according to the magnitude of the first input signal S i 1 and the second input signal S i 2 composed of the reference voltage V ref ,
“L”, “H” from the first and second output nodes 13 and 14
And is connected between the common power supply node VG and the power supply potential (for example, ground potential) VG on the high potential side as the first power supply potential. This common node 19 and the power supply potential V on the low potential side which is the second power supply potential
The constant current source circuit 30 is connected between the power supply and the SS. The constant current source circuit section 30 is a circuit for flowing a constant current I 30 , is composed of a normally-on type constant current source FET 31, has its drain connected to the common node 19, and has its gate and source connected to the power supply potential VSS. It is connected to the. The output buffer circuit 40 drives the complementary signals output from the first and second output nodes 13 and 14 of the differential amplifier circuit 10 to drive the complementary first and second output signals Q1,
This is a circuit for outputting Q2 from the first and second output terminals 41 and 42, respectively. The output circuit 40 includes a first output buffer FET 43 whose gate is controlled by a signal of the first output node 13 and a second output buffer FET 4 whose gate is controlled by a signal of the second output node 14.
4 is provided.
【０００４】第１，第２の出力バッファ用ＦＥＴ４３，
４４の各ドレインは、接地電位ＶＧに接続されている。
第１の出力バッファ用４３のソースは、第１の出力端子
４１に接続され、該出力端子４１と電源電位ＶＳＳとの
間に第１の定電流源回路部４５が接続されている。第２
の出力バッファ用ＦＥＴ４４のソースは、第２の出力端
子４２に接続され、該出力端子４２と電源電位ＶＳＳと
の間に第２の定電流源回路部４６が接続されている。第
１，第２の定電流源回路部４５，４６は、それぞれ定電
流Ｉ45，Ｉ46を流す回路であり、ノーマリオン型の定電
流源用ＦＥＴ４５ａ，４６ａでそれぞれ構成され、それ
らのＦＥＴ４５ａ，４６ａのゲートが電源電位ＶＳＳに
共通接続されている。The first and second output buffer FETs 43,
Each drain of 44 is connected to the ground potential VG.
The source of the first output buffer 43 is connected to the first output terminal 41, and the first constant current source circuit section 45 is connected between the output terminal 41 and the power supply potential VSS. Second
The source of the output buffer FET 44 is connected to the second output terminal 42, and the second constant current source circuit 46 is connected between the output terminal 42 and the power supply potential VSS. The first and second constant current source circuit sections 45 and 46 are circuits for flowing constant currents I 45 and I 46 , respectively, and are composed of normally-on type constant current source FETs 45 a and 46 a, respectively. The gate 46a is commonly connected to the power supply potential VSS.
【０００５】次に、動作を説明する。差動増幅回路１０
では、スイッチング用ＦＥＴ１５，１６のゲートとソー
ス間の電圧差によってスイッチングを行うため、その入
力特性が参照電圧Ｖref である第２の入力信号Ｓi ２で
決まる。そして、このＳＣＦＬ回路には、２つの安定状
態が存在する。即ち、第１の入力信号Ｓi １が第２の入
力信号Ｓi ２より十分大きい場合、ＦＥＴ１５がオン状
態、ＦＥＴ１６がオフ状態になる。すると、定電流Ｉ30
が負荷抵抗１７に流れ、その抵抗値に比例した電圧降下
が生じ、第１の出力ノード１３が“Ｌ”になる。第１の
出力ノード１３が“Ｌ”になると、ＦＥＴ４３がオフ状
態となり、出力端子４１から“Ｌ”の出力信号Ｑ１が出
力される。第１の入力信号Ｓi １が第２の入力信号Ｓi
２より十分小さい場合、ＦＥＴ１５がオフ状態、ＦＥＴ
１６がオン状態になる。すると、定電流Ｉ30が負荷抵抗
１８に流れ、その抵抗値に比例した電圧降下が生じ、第
２の出力ノード１４が“Ｌ”になる。第２の出力ノード
１４が“Ｌ”になると、ＦＥＴ４４がオフ状態となり、
出力端子４２から“Ｌ”の出力信号Ｑ２が出力される。Next, the operation will be described. Differential amplifier circuit 10
Since switching is performed by the voltage difference between the gates and the sources of the switching FETs 15 and 16, the input characteristics are determined by the second input signal S i 2 which is the reference voltage Vref . The SCFL circuit has two stable states. That is, when the first input signal S i 1 is sufficiently larger than the second input signal S i 2, the FET 15 is turned on and the FET 16 is turned off. Then, the constant current I 30
Flows through the load resistor 17, a voltage drop proportional to the resistance value occurs, and the first output node 13 becomes "L". When the first output node 13 becomes “L”, the FET 43 is turned off, and an “L” output signal Q1 is output from the output terminal 41. The first input signal S i 1 is the second input signal S i
If it is sufficiently smaller than 2, the FET 15 is turned off and the FET 15 is turned off.
16 turns on. Then, flow to the constant current I 30 is the load resistor 18, the resistance value voltage drop proportional to occur, a second output node 14 becomes "L". When the second output node 14 becomes “L”, the FET 44 is turned off,
An output signal Q2 of "L" is output from the output terminal 42.
【０００６】つまり、このＳＣＦＬ回路の閾値電圧はＶ
ref であり、第１の入力信号Ｓi １が十分にＶref を越
えたか、越えないかによって定電流Ｉ30の経路が、ＦＥ
Ｔ１５かＦＥＴ１６かに切り替えられる。そして、第１
の入力信号Ｓi １が“Ｈ”のときに出力信号Ｑ１が
“Ｌ”、出力信号Ｑ２が“Ｈ”となる。第１の入力信号
Ｓi １が“Ｌ”のときには出力信号Ｑ１が“Ｈ”、出力
信号Ｑ２が“Ｌ”となる。That is, the threshold voltage of this SCFL circuit is V
ref , and the path of the constant current I 30 depends on whether the first input signal S i 1 has sufficiently exceeded V ref or not.
Switching is made between T15 and FET16. And the first
When the input signal S i1 is “H”, the output signal Q1 is “L” and the output signal Q2 is “H”. When the first input signal S i 1 is “L”, the output signal Q1 is “H” and the output signal Q2 is “L”.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、従来の
図２及び図３の回路では、次のような課題があった。 （１） 図２の回路では、制御信号ＣＳによって定電流
源用ＦＥＴ２２のゲート・ソース間電圧を制御すること
により、電流の導通と遮断が行われる。そのため、制御
信号ＣＳの電圧Ｖcsがノイズ等によって不安定となった
場合、電流Ｉ20の電流値が大きく変化し、出力信号Ｓo
１，Ｓo ２の振幅も大きく変化する。However, the conventional circuits shown in FIGS. 2 and 3 have the following problems. (1) In the circuit of FIG. 2, the control signal CS controls the gate-source voltage of the constant current source FET 22 to conduct and cut off the current. Therefore, the control signal when the voltage V cs becomes unstable due to noise or the like of the CS, greatly change the current value of the current I 20, an output signal S o
The amplitude of 1, S o 2 also changes greatly.
【０００８】（２） 図３の回路では、電源電位ＶＳＳ
の変動等により、定電流源用ＦＥＴ３１，４５ａ，４６
ａのドレイン側の電圧が変動すると、該ＦＥＴ３１，４
５ａ，４６ａのドレイン・ソース間電圧が変動する。こ
れにより、ＦＥＴ３１，４５ａ，４６ａのドレインコン
ダクタンスｇD によって定電流Ｉ30，Ｉ45，Ｉ46の電流
値が変動し、信号の伝達遅延時間が変動する。従って、
未だ技術的に十分満足のゆく半導体論理回路を得ること
が困難であった。(2) In the circuit of FIG. 3, the power supply potential VSS
Current source FETs 31, 45a, 46
When the voltage on the drain side of a changes, the FETs 31 and 4
The drain-source voltages of 5a and 46a fluctuate. As a result, the current values of the constant currents I 30 , I 45 , I 46 fluctuate due to the drain conductance g D of the FETs 31, 45a, 46a, and the signal transmission delay time fluctuates. Therefore,
It has been difficult to obtain a semiconductor logic circuit that is technically sufficiently satisfactory.
【０００９】本発明は、前記従来技術が持っていた課題
として、遮断時の電流を抑制するための定電流源用ＦＥ
Ｔ２２のゲート・ソース間電圧で電流の導通／遮断を制
御すると、電流導通時にノイズ等による制御信号ＣＳの
電圧変動に対して電流値が変動し、出力振幅が大きく変
動するという点と、定電流源用ＦＥＴ３１，４５ａ，４
６ａのドレイン側の電圧変動が生じると、該ＦＥＴ３
１，４５ａ，４６ａのドレイン・ソース間電圧が変動
し、そのドレインコンダクタンスｇD のために電流値が
変動し、信号の伝搬遅延時間が変動するという点につい
て解決した半導体論理回路を提供するものである。An object of the present invention is to provide an FE for a constant current source for suppressing a current at the time of interruption, as an object of the prior art.
When the conduction / interruption of the current is controlled by the gate-source voltage of T22, the current value fluctuates with respect to the voltage fluctuation of the control signal CS due to noise or the like when the current is conducted, and the output amplitude fluctuates greatly. Source FETs 31, 45a, 4
When the voltage fluctuation on the drain side of the FET 6a occurs, the FET 3
The present invention provides a semiconductor logic circuit that solves the problem that the drain-source voltages of the drains 1, 45a, 46a fluctuate, the current value fluctuates due to the drain conductance g D , and the signal propagation delay time fluctuates. is there.
【００１０】[0010]
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１の電源電位に接続された一対の
負荷抵抗と共通ノードとの間に接続され相補的な一対又
は複数対の入力信号をスイッチング用ＦＥＴのオン，オ
フ動作により差動増幅して相補的な信号を出力する差動
増幅回路と、前記共通ノードと第２の電源電位との間に
接続された定電流源回路部とを、備えた半導体論理回路
において、定電流源回路部を次のように構成している。
即ち、前記定電流源回路部を、ドレインが前記共通ノー
ドに接続され制御信号によってオン，オフ動作する制御
用ＦＥＴと、アノードが前記制御用ＦＥＴのソースに接
続されたレベルシフト用ダイオードと、ドレインが前記
レベルシフト用ダイオードのカソードに接続され、ゲー
トが固定電位又はソースに接続されそのソースが前記第
２の電源電位に接続された定電流源用ＦＥＴとで、構成
している。第２の発明では、第１の発明の定電流源回路
部を、ドレインが前記共通ノードに接続され、ゲートが
固定電位又はソースに接続された定電流源用ＦＥＴと、
ドレインが前記定電流源用ＦＥＴのソースに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、ア
ノードが前記制御用ＦＥＴのソースに接続され、カソー
ドが前記第２の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第３の発明では、第１又
は第２の発明の制御用ＦＥＴ及び定電流源用ＦＥＴのゲ
ート長を、前記スイッチング用ＦＥＴのゲート長より長
くしている。According to a first aspect of the present invention, in order to solve the above-mentioned problems, a complementary pair or a pair is connected between a pair of load resistors connected to a first power supply potential and a common node. A differential amplifier circuit for differentially amplifying a plurality of pairs of input signals by ON / OFF operations of a switching FET and outputting a complementary signal; and a constant amplifier connected between the common node and a second power supply potential. In a semiconductor logic circuit having a current source circuit section, the constant current source circuit section is configured as follows.
That is, the constant current source circuit section includes a control FET whose drain is connected to the common node and which is turned on and off by a control signal; a level shift diode whose anode is connected to the source of the control FET; Are connected to a cathode of the level shift diode, a gate is connected to a fixed potential or a source, and the source is connected to the second power supply potential. In a second aspect, the constant current source circuit section of the first aspect includes a constant current source FET having a drain connected to the common node and a gate connected to a fixed potential or source.
A drain is connected to the source of the constant current source FET, and the control FET is turned on and off by a control signal. An anode is connected to the source of the control FET, and a cathode is connected to the second power supply potential. It is composed of a level shift diode. In the third invention, the gate length of the control FET and the constant current source FET of the first or second invention is longer than the gate length of the switching FET.
【００１１】第４の発明では、第１、第２又は第３の発
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第１の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用ＦＥＴと、前記出力バッファ用ＦＥ
Ｔと第２の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。 In a fourth aspect, the differential amplifier circuit and the constant current source circuit section according to the first, second or third aspect of the invention, and an output buffer circuit for driving and outputting the output of the differential amplifier circuit are provided. Have. An output buffer FET connected to a first power supply potential and gate-controlled by an output of the differential amplifier circuit; and an output buffer FE.
A constant current source circuit section having the same circuit configuration as the constant current source circuit section, which is connected in series between T and the second power supply potential ;
【００１２】第５の発明では、第１の発明の定電流源回
路部を、ドレインが前記共通ノードに接続され制御信号
によってオン，オフ動作する制御用ＦＥＴと、アノード
が前記制御用ＦＥＴのソースに接続されたレベルシフト
用ダイオードと、前記レベルシフト用ダイオードのカソ
ードと前記第２の電源電位との間に直列接続され各ゲー
トが固定電位又は該第２の電源電位に共通接続された複
数の定電流源用ＦＥＴとで、構成している。第６の発明
では、第１の発明の定電流源回路部を、前記共通ノード
と定電流ノードとの間に直列接続され各ゲートが固定電
位又は該定電流ノードに共通接続された複数の定電流源
用ＦＥＴと、ドレインが前記定電流ノードに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、ア
ノードが前記制御用ＦＥＴのソースに接続され、カソー
ドが前記第２の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第７の発明では、第５又
は第６の発明の制御用ＦＥＴ及び定電流源用ＦＥＴのゲ
ート長を、前記スイッチング用ＦＥＴのゲート長より長
くしている。第８の発明では、第５，第６又は第７の発
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第１の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用ＦＥＴと、前記出力バッファ用ＦＥ
Ｔと第２の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。第９の発明では、第４又は第８の発明の出力バッフ
ァ回路内に、前記出力バッファ用ＦＥＴの出力レベルを
シフトする出力レベルシフト用回路とを、設けている。According to a fifth aspect of the present invention, the constant current source circuit section of the first aspect of the present invention comprises a control FET whose drain is connected to the common node and which is turned on and off by a control signal, and whose anode is a source of the control FET. And a plurality of gates connected in series between a cathode of the level shift diode and the second power supply potential, and each gate is commonly connected to a fixed potential or the second power supply potential. It is composed of a constant current source FET. In a sixth aspect , the constant current source circuit section of the first aspect is provided with a plurality of constant current sources connected in series between the common node and the constant current node, each gate having a fixed potential or a common potential connected to the constant current node. A current source FET, a control FET whose drain is connected to the constant current node and is turned on / off by a control signal, an anode is connected to the source of the control FET, and a cathode is connected to the second power supply potential And a level shift diode. In the seventh invention, the gate length of the control FET and the constant current source FET of the fifth or sixth invention is longer than the gate length of the switching FET. According to an eighth aspect , there is provided the differential amplifier circuit and the constant current source circuit section according to the fifth, sixth, or seventh aspect , and an output buffer circuit that drives and outputs the output of the differential amplifier circuit. . An output buffer FET connected to a first power supply potential and gate-controlled by an output of the differential amplifier circuit; and an output buffer FE.
A constant current source circuit section having the same circuit configuration as the constant current source circuit section, which is connected in series between T and the second power supply potential; In the ninth invention, the fourth or in the output buffer circuit of the eighth invention, and a circuit for output level shifting for shifting the output level of the FET for the output buffer is provided.
【００１３】[0013]
【作用】第１及び第２の発明によれば、以上のように半
導体論理回路を構成したので、定電流源回路部におい
て、制御信号により制御用ＦＥＴがオン状態となって電
流が流れるときに、定電流源用ＦＥＴ及びダイオード
が、該制御信号の変動に対して安定した定電流源特性を
持たせ、さらに該制御信号による制御用ＦＥＴの遮断時
における電流を減少させる働きがある。第３の発明によ
れば、制御用ＦＥＴ及び定電流源用ＦＥＴのゲート長
を、スイッチング用ＦＥＴのゲート長より長くすること
により、該ＦＥＴのドレインコンダクタンスが減少し、
さらに定電流源特性が改善される。第４の発明によれ
ば、出力バッファ回路内の定電流源回路部は、ノイズ等
によって制御信号のレベルが不安定となった場合、該定
電流源回路部を流れる電流の変動を抑制し、出力信号の
振幅を一定にする働きがある。 According to the first and second aspects of the present invention, the semiconductor logic circuit is configured as described above. Therefore, in the constant current source circuit section, when the control FET is turned on by the control signal and the current flows, In addition, the constant current source FET and the diode have a function of making the constant current source characteristics stable with respect to the fluctuation of the control signal, and further reduce the current when the control FET is cut off by the control signal. According to the third aspect, the drain conductance of the control FET and the constant current source FET is reduced by making the gate length longer than the gate length of the switching FET,
Further, the constant current source characteristics are improved. According to the fourth aspect, when the level of the control signal becomes unstable due to noise or the like, the constant current source circuit section in the output buffer circuit suppresses fluctuation of the current flowing through the constant current source circuit section, It has the function of making the amplitude of the output signal constant .
【００１４】第５及び第６の発明によれば、定電流源回
路部内のダイオード及び複数の定電流源用ＦＥＴは、第
１，第２及び第３の発明よりも、より定電流源特性を向
上させる働きがある。第７の発明によれば、制御用ＦＥ
Ｔ及び定電流源用ＦＥＴのゲート長を、スイッチング用
ＦＥＴのゲート長より長くすることにより、第５及び第
６の発明よりも、さらに定電流源特性を向上させる。第
８の発明によれば、出力バッファ回路内の定電流源部
は、制御信号や電源電位の変動等に対して該定電流源回
路部を流れる電流の変動を抑制し、信号の伝達遅延時間
を一定にする働きがある。第９の発明によれば、出力レ
ベルシフト用回路は、出力振幅レベルを一定値にする働
きがある。従って、前記課題を解決できるのである。According to the fifth and sixth aspects, the diode and the plurality of constant current source FETs in the constant current source circuit section have more constant current source characteristics than the first, second and third aspects. There is a function to improve. According to the seventh aspect , the control FE is provided.
By making the gate length of T and the gate of the constant current source FET longer than the gate length of the switching FET, the fifth and the fifth
The constant current source characteristics are further improved as compared with the sixth aspect . No.
According to the invention of the eighth aspect , the constant current source section in the output buffer circuit suppresses the fluctuation of the current flowing through the constant current source circuit section with respect to the fluctuation of the control signal or the power supply potential, and reduces the signal transmission delay time. There is a function to make it constant. According to the ninth aspect , the output level shift circuit has a function of setting the output amplitude level to a constant value. Therefore, the above problem can be solved.
【００１５】[0015]
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すもので、電流の導
通／遮断機能を持つＳＣＦＬ回路の回路図である。この
ＳＣＦＬ回路は、相補的な第１，第２の入力信号Ｓi １
１，Ｓi １２の差動動作を行って相補的な第１，第２の
出力信号Ｓo １１，Ｓo １２を出力する差動増幅回路５
０と、電流Ｉ60を流す定電流源回路部６０とで、構成さ
れている。差動増幅回路５０は、相補的な第１，第２の
入力信号Ｓi １１，Ｓi １２を入力する第１，第２の入
力端子５１，５２と、相補的な第１，第２の出力信号Ｓ
o１１，Ｓo １２を出力する第１，第２の出力ノード５
３，５４とを、備えている。第１，第２の入力端子５
１，５２には、第１，第２のスイッチング用ＦＥＴ５
５，５６の各ゲートがそれぞれ接続されている。第１の
スイチッング用ＦＥＴ５５のドレインは、第１の出力ノ
ード５３及び第１の負荷抵抗５７を介して第１の電源電
位である高電位側の電源電位ＶＤＤ（例えば、５Ｖ）に
接続されている。第２のスイッチング用ＦＥＴ５６のド
レインは、第２の出力ノード５４及び第２の負荷抵抗５
８を介して電源電位ＶＤＤに接続されている。EXAMPLES First Embodiment FIG. 1 shows a first embodiment of the present invention, is a circuit diagram of a SCFL circuit having a connection / disconnection feature of the current. This SCFL circuit includes complementary first and second input signals S i 1
1, a differential amplifier circuit 5 that performs differential operation of S i 12 and outputs complementary first and second output signals S o11 and S o12
0 and a constant current source circuit section 60 for flowing the current I60. The differential amplifier circuit 50 includes first and second input terminals 51 and 52 for receiving complementary first and second input signals S i 11 and S i 12 and complementary first and second input signals S i 11 and S i 12. Output signal S
first and second output nodes 5 that output o 11 and S o 12
3 and 54. First and second input terminals 5
1, 52 are first and second switching FETs 5;
The gates 5 and 56 are respectively connected. The drain of the first switching FET 55 is connected to the high power supply potential VDD (for example, 5 V) which is the first power supply potential via the first output node 53 and the first load resistor 57. . The drain of the second switching FET 56 is connected to the second output node 54 and the second load resistor 5.
8 is connected to the power supply potential VDD.
【００１６】第１又は第２の負荷抵抗５７，５８には、
電源電位ＶＤＤから電源電流Ｉ50が供給される。第１，
第２のスイッチング用ＦＥＴ５５，５６の各ソースは、
電圧Ｖ59（例えば、３Ｖ）の共通ノード５９に共通接続
され、該共通ノード５９と第２の電源電位である低電位
側の電源電位ＶＳＳ（例えば、０Ｖ）との間に、定電流
源回路部６０が接続されている。定電流源回路部６０
は、電流の導通／遮断用の電圧Ｖcs10の制御信号ＣＳ１
０を入力する制御信号入力端子６１と、該制御信号ＣＳ
１０によってオン，オフ動作するノーマリオフ型の制御
用ＦＥＴ６２と、ゲート及びソースが共通接続されたノ
ーマリオン型の定電流源用ＦＥＴ６３と、レベルシフト
用ダイオード（例えば、ショットキーダイオード）６４
とを備えている。制御用ＦＥＴ６２は、そのドレインが
共通ノード５９に接続され、そのソースがダイオード６
４のアノードに接続されている。ダイオード６４のカソ
ードは、定電流源用ＦＥＴ６３のドレインに接続され、
そのソース及びゲートが電源電位ＶＳＳに共通接続され
ている。なお、ＦＥＴ６３のゲートは、他の固定電位に
接続してもよい。The first or second load resistances 57 and 58 include:
Supply current I 50 is supplied from the power supply potential VDD. First
The sources of the second switching FETs 55 and 56 are:
A constant current source circuit that is commonly connected to a common node 59 of a voltage V 59 (for example, 3 V), and is connected between the common node 59 and a lower power supply potential VSS (for example, 0 V) as a second power supply potential. The unit 60 is connected. Constant current source circuit section 60
Is a control signal CS1 of a voltage Vcs10 for conducting / cutting off a current.
0 and a control signal input terminal 61 for inputting the control signal CS.
A normally-off type control FET 62 that is turned on and off by 10; a normally-on type constant current source FET 63 whose gate and source are commonly connected; and a level shift diode (for example, a Schottky diode) 64
And The control FET 62 has a drain connected to the common node 59 and a source connected to the diode 6.
4 anodes. The cathode of the diode 64 is connected to the drain of the constant current source FET 63,
Its source and gate are commonly connected to a power supply potential VSS. Note that the gate of the FET 63 may be connected to another fixed potential.
【００１７】次に、動作を説明する。図１の回路では、
スイッチング用ＦＥＴ５５，５６のゲートとソース間の
電圧差によってスイッチングを行う。即ち、制御信号Ｃ
Ｓ１０の電圧Ｖcs10が十分高いとき、ＦＥＴ６２がオン
し、該ＦＥＴ６２に電流Ｉ60が流れる。このとき、入力
信号Ｓi １１が“Ｈ”、Ｓi １２が“Ｌ”ならば、ＦＥ
Ｔ５５がオン状態、ＦＥＴ５６がオフ状態となり、電源
電位ＶＤＤから電源電流Ｉ50が負荷抵抗５７へ流れ、出
力信号Ｓo １１が“Ｌ”、出力信号Ｓo １２が“Ｈ”と
なる。入力信号Ｓi １１が“Ｌ”、入力信号Ｓi １２が
“Ｈ”であれば、ＦＥＴ５５がオフ状態、ＦＥＴ５６が
オン状態となり、電源電流Ｉ50が負荷抵抗５８へ流れ、
出力信号Ｓo １１が“Ｈ”、出力信号Ｓo １２が“Ｌ”
となる。Next, the operation will be described. In the circuit of FIG.
Switching is performed by a voltage difference between the gates and the sources of the switching FETs 55 and 56. That is, the control signal C
When the voltage V CS10 in S10 is sufficiently high, FET 62 is turned on, a current I 60 flows through the FET 62. At this time, if the input signal S i 11 is “H” and S i 12 is “L”, FE
T55 is turned on, FET 56 is turned off, the flow from the power supply potential VDD to the power supply current I 50 is a load resistor 57, the output signal S o 11 becomes "L", the output signal S o 12 is "H". If the input signal S i 11 is “L” and the input signal S i 12 is “H”, the FET 55 is turned off, the FET 56 is turned on, and the power supply current I 50 flows to the load resistor 58,
The output signal S o11 is “H” and the output signal S o12 is “L”.
Becomes
【００１８】制御信号ＣＳ１０の電圧Ｖcs10を電源電位
ＶＳＳレベルまで低くすると、ＦＥＴ６３のドレイン電
圧及びゲート電圧が電源電位ＶＳＳレベルに近くなり、
電流Ｉ60が流れなくなる。図４は、本実施例の図１の回
路と従来の図２の回路とにおいて電流Ｉ60，Ｉ20の制御
電圧Ｖcs10，Ｖcsの電圧依存性をシミュレーションして
求めた制御電圧−ドレイン電流特性図である。シミュレ
ーション条件は、電源電位ＶＳＳ＝０Ｖ、電圧Ｖ19＝Ｖ
59＝３Ｖ、ＦＥＴ６２，２２のゲート長ＬgE＝０．５μ
ｍ、ＦＥＴ６３のゲート長ＬgD＝０．５μｍ、ＦＥＴ６
２，２２のゲート幅ＷgE＝２μｍ、ＦＥＴ６３のゲート
幅ＷgD＝２μｍである。本実施例の図１の回路では、制
御電圧Ｖcs10が０Ｖになった場合、電流Ｉ60が流れる
と、ダイオード６４の立ち上がり電圧分だけ、ＦＥＴ６
２のソース電圧（ダイオード６４のアノード電圧）が高
くなり、該ＦＥＴ６２がピンチオフし、そのゲート・ソ
ース間電圧Ｖgsがさらに低くなる。そのため、電流Ｉ60
はほとんど流れない。When the voltage Vcs10 of the control signal CS10 is lowered to the power supply potential VSS level, the drain voltage and the gate voltage of the FET 63 become close to the power supply potential VSS level.
The current I60 stops flowing. 4, the control voltage V CS10, V cs simulated voltage-dependent and seeking control voltage of the current I 60, I 20 in the circuit of the circuit of the conventional 2 in Figure 1 of the present embodiment - drain current It is a characteristic diagram. The simulation conditions are as follows: power supply potential VSS = 0 V, voltage V 19 = V
59 = 3V, gate length L gE of FETs 62 and 22 = 0.5μ
m, gate length L gD of FET 63 = 0.5 μm, FET 6
The gate width W gE of the FETs 2 and 22 is 2 μm, and the gate width W gD of the FET 63 is 2 μm. In the circuit of Figure 1 of this embodiment, when the control voltage V CS10 becomes to 0V, and the current I 60 flows, rising voltage of the diode 64 only, FET 6
2, the source voltage (anode voltage of the diode 64) increases, the FET 62 pinches off, and its gate-source voltage V gs further decreases. Therefore, the current I 60
Hardly flows.
【００１９】例えば、電流導通時の消費電流設計値を３
８μＡとすると、図４より、従来の図２の回路では、制
御電圧Ｖcsを０．１８Ｖに、本実施例の図１の回路では
制御電圧Ｖcs10を１．５Ｖにすれば良いことがわかる。
ここで、前記の動作点電圧における電流の電圧に対する
変化率ΔＩ／ΔＶを求めると、次のようになる。 従来の図２の回路；ΔＩ10／ΔＶcs＝０．２１（ｍＡ／
Ｖ） 本実施例の図１の回路；ΔＩ50／ΔＶcs10＝０．０２５
（ｍＡ／Ｖ） 本実施例の図１の回路は、従来の図２の回路と比較し
て、制御電圧Ｖcs10，Ｖcsの変動に対する電流変動が約
１／１０である。又、電流と負荷抵抗の積で表わされる
差動増幅回路５０の出力振幅の変動も、１／１０に抑え
られることがわかる。以上のように、本実施例では、制
御信号ＣＳ１０がノイズや、該制御信号ＣＳ１０を生成
する制御回路の出力インピーダンスの変化等で、不安定
となっても、ＦＥＴ６２がオン状態のときの電流導通時
の電流変動を小さくできる。そのため、出力信号Ｓo １
１，Ｓo １２の振幅変動を小さく抑えることができる。For example, if the design value of the current consumption during current conduction is 3
Assuming that the current is 8 μA, FIG. 4 shows that the control voltage V cs should be set to 0.18 V in the conventional circuit of FIG. 2, and the control voltage V cs10 should be set to 1.5 V in the circuit of FIG. .
Here, the change rate ΔI / ΔV of the current at the operating point voltage with respect to the voltage is obtained as follows. Conventional circuit of FIG. 2; ΔI 10 / ΔV cs = 0.21 (mA /
V) The circuit of FIG. 1 of the present embodiment; ΔI 50 / ΔV cs10 = 0.025
(MA / V) circuit of Figure 1 of this embodiment, as compared with the conventional circuit of FIG. 2, the current variation is about 1/10 to variations in the control voltage V CS10, V cs. Further, it can be seen that the fluctuation of the output amplitude of the differential amplifier circuit 50 represented by the product of the current and the load resistance can be suppressed to 1/10. As described above, in the present embodiment, even if the control signal CS10 becomes unstable due to noise, a change in the output impedance of the control circuit that generates the control signal CS10, or the like, the current conduction when the FET 62 is in the on state is performed. Current fluctuation at the time can be reduced. Therefore, the output signal S o 1
1 and S o 12 can be kept small.
【００２０】第２の実施例 図５は、本発明の第２の実施例を示すＳＣＦＬ回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このＳＣＦＬ回路
では、図１の定電流源回路部６０に代えて、回路の接続
関係を変えた定電流源回路部６０Ａを設けている。この
定電流源回路部６０Ａでは、共通ノード５９にノーマリ
オン型の電流源用ＦＥＴ６３のドレインが接続され、そ
のゲート及びソースがノーマリオフ型の制御用ＦＥＴ６
２のドレインに接続されている。ＦＥＴ６２のゲートに
は制御信号ＣＳ１０を印加するための制御信号入力端子
６１が接続され、さらにそのソースがレベルシフト用ダ
イオード６４のアノードに接続されている。ダイオード
６４のカソードは、電源電位ＶＳＳに接続されている。
このような回路構成にしても、第１の実施例とほぼ同様
の作用、効果が得られる。なお、ＦＥＴ６３のゲート
は、他の固定電位に接続してもよい。 Second Embodiment FIG. 5 is a circuit diagram of an SCFL circuit showing a second embodiment of the present invention. Elements common to those in FIG. 1 showing the first embodiment are the same as those shown in FIG. Reference numerals are given. In this SCFL circuit, a constant current source circuit section 60A having a different connection relation is provided instead of the constant current source circuit section 60 in FIG. In this constant current source circuit section 60A, the drain of the normally-on type current source FET 63 is connected to the common node 59, and the gate and the source of the normally-off type control FET 6 are connected to the common node 59.
2 drain. The control signal input terminal 61 for applying the control signal CS10 is connected to the gate of the FET 62, and its source is connected to the anode of the level shift diode 64. The cathode of the diode 64 is connected to the power supply potential VSS.
Even with such a circuit configuration, substantially the same operation and effect as those of the first embodiment can be obtained. Note that the gate of the FET 63 may be connected to another fixed potential.
【００２１】第３の実施例 図６は、本発明の第３の実施例を示すＳＣＦＬ回路の回
路図であり、図１中の要素と共通の要素には共通の符号
が付されている。このＳＣＦＬ回路は、インバータ回路
であり、図１と同一回路構成の差動増幅回路５０及び定
電流源回路部６０を備え、該差動増幅回路５０の第１，
第２の出力ノード５３，５４にソースホロワ型の出力バ
ッファ回路７０が接続されている。出力バッファ回路７
０は、差動増幅回路５０の第１，第２の出力ノード５
３，５４の出力を駆動して相補的な出力信号Ｑ１１，Ｑ
１２を第１，第２の出力端子７１，７２からそれぞれ出
力する回路であり、該第１，第２の出力ノード５３，５
４にそれぞれゲートが接続された第１，第２の出力バッ
ファ用ＦＥＴ７３，７４を備えている。第１の出力バッ
ファ用ＦＥＴ７３のドレインは電源電位ＶＤＤに接続さ
れ、そのソースが第１の出力端子７１及びダイオード等
の出力レベルシフト用回路７５に接続されている。出力
レベルシフト用回路７５と電源電位ＶＳＳとの間には、
定電流源回路部６０と同一回路構成の定電流源回路部７
７が接続されている。この定電流源回路部７７は、制御
信号ＣＳ１０によりゲート制御される制御用ＦＥＴ７７
ａと、出力バッファレベルシフト用ダイオード７７ｃ
と、ゲート及びソースが共通接続された定電流源用ＦＥ
Ｔ７７ｂとを備え、それらが直列接続されている。 Third Embodiment FIG. 6 is a circuit diagram of an SCFL circuit showing a third embodiment of the present invention. Elements common to those in FIG. 1 are denoted by the same reference numerals. This SCFL circuit is an inverter circuit, and includes a differential amplifier circuit 50 and a constant current source circuit section 60 having the same circuit configuration as in FIG.
A source-follower type output buffer circuit 70 is connected to the second output nodes 53 and 54. Output buffer circuit 7
0 is the first and second output nodes 5 of the differential amplifier circuit 50
3 and 54 are driven to output complementary output signals Q11 and Q11.
12 from the first and second output terminals 71 and 72, respectively, and the first and second output nodes 53 and 5
4 is provided with first and second output buffer FETs 73 and 74 each having a gate connected thereto. The drain of the first output buffer FET 73 is connected to the power supply potential VDD, and its source is connected to the first output terminal 71 and an output level shift circuit 75 such as a diode. Between the output level shift circuit 75 and the power supply potential VSS,
Constant current source circuit section 7 having the same circuit configuration as constant current source circuit section 60
7 is connected. The constant current source circuit section 77 includes a control FET 77 gate-controlled by the control signal CS10.
a and output buffer level shift diode 77c
And a constant current source FE having a gate and a source commonly connected
T77b, which are connected in series.
【００２２】又、第２の出力バッファ用ＦＥＴ７４のド
レインは電源電位ＶＤＤに接続され、そのソースが第２
の出力端子７２及びダイオード等の出力レベルシフト用
回路７６に接続されている。出力レベルシフト用回路７
６と電源電位ＶＳＳとの間には、定電流源回路部７７と
同一回路構成の定電流源回路部７８が接続されている。
この定電流源回路部７８は、制御信号ＣＳ１０によりゲ
ート制御される制御用ＦＥＴ７８ａと、出力バッファレ
ベルシフト用ダイオード７８ｃと、ゲート及びソースが
共通接続された定電流源用ＦＥＴ７８ｂとを備え、それ
らが直列接続されている。なお、各ＦＥＴ６３，７７
ｂ，７８ｂのゲートは、他の固定電位に接続してもよ
い。The drain of the second output buffer FET 74 is connected to the power supply potential VDD, and its source is
And an output level shift circuit 76 such as a diode. Output level shift circuit 7
A constant current source circuit section 78 having the same circuit configuration as the constant current source circuit section 77 is connected between the power supply potential 6 and the power supply potential VSS.
The constant current source circuit unit 78 includes a control FET 78a whose gate is controlled by the control signal CS10, an output buffer level shift diode 78c, and a constant current source FET 78b having a gate and a source commonly connected. They are connected in series. The FETs 63 and 77
The gates of b and 78b may be connected to another fixed potential.
【００２３】次に、動作を説明する。相補的な第１，第
２の入力信号Ｓi １１，Ｓi １２が第１，第２の入力端
子５１，５２にそれぞれ入力されると、差動増幅回路５
０が第１の実施例と同様に動作し、その第１，第２の出
力ノード５３，５４から相補的な信号が出力される。例
えば、出力ノード５３が“Ｈ”、出力ノード５４が
“Ｌ”のとき、出力バッファ回路７０内のＦＥＴ７３が
オン状態、ＦＥＴ７４がオフ状態となり、“Ｈ”の出力
信号Ｑ１１が出力端子７１から出力され、“Ｌ”の出力
信号Ｑ１２が出力端子７２から出力される。以上の動作
は、制御信号ＣＳ１０の電圧Ｖcs10が十分高いときにＦ
ＥＴ６２，７７ａ，７８ａがオン状態となっているとき
の動作であるが、該制御電圧Ｖcs10が電源電位ＶＳＳレ
ベルまで低くなると、該ＦＥＴ６２，７７ａ，７８ａが
オフ状態となり、定電流源回路部７７，７８の定電流が
流れなくなって回路の消費電力が抑制される。本実施例
では、出力バッファ回路７０内の定電流源回路部７７，
７８を定電流源回路部６０と同一の回路構成にしている
ので、該出力バッファ回路７０についても、第１の実施
例と同様に、電流の導通／遮断機能と安定な電流特性が
得られる。なお、出力レベルシフト用回路７５，７６
は、出力信号Ｑ１１，Ｑ１２の振幅を変えるための回路
であり、必要がなければ省略すれば良い。Next, the operation will be described. When the complementary first and second input signals S i 11 and S i 12 are input to the first and second input terminals 51 and 52, respectively, the differential amplifier 5
0 operates in the same manner as in the first embodiment, and complementary signals are output from the first and second output nodes 53 and 54 thereof. For example, when the output node 53 is “H” and the output node 54 is “L”, the FET 73 in the output buffer circuit 70 is turned on, the FET 74 is turned off, and the “H” output signal Q 11 is output from the output terminal 71. Then, the output signal Q12 of “L” is output from the output terminal 72. The above operation is performed when the voltage Vcs10 of the control signal CS10 is sufficiently high.
This operation is performed when the ETs 62, 77a, 78a are in the ON state. When the control voltage Vcs10 drops to the power supply potential VSS level, the FETs 62, 77a, 78a are turned off, and the constant current source circuit section 77 is turned off. , 78 do not flow and the power consumption of the circuit is suppressed. In the present embodiment, the constant current source circuit unit 77 in the output buffer circuit 70,
Since the circuit configuration of the constant current source circuit section 78 is the same as that of the constant current source circuit section 60, the output buffer circuit 70 also has a current conduction / cutoff function and stable current characteristics as in the first embodiment. The output level shift circuits 75 and 76
Is a circuit for changing the amplitudes of the output signals Q11 and Q12, and may be omitted if not necessary.
【００２４】参考例 図７は、本発明の参考例を示すＳＣＦＬ回路の回路図で
あり、第３の実施例を示す図６中の要素と共通の要素に
は共通の符号が付されている。このＳＣＦＬ回路は、従
来の図３のＳＣＦＬ回路を改良したインバータ回路であ
る。このＳＣＦＬ回路は、図６と同一の差動増幅回路５
０と、図６と異なる回路構成の定電流源回路部１６０、
及び該差動増幅回路５０の第１，第２の出力のノード５
３，５４に接続されたソースホロワ型の出力バッファ回
路１７０とで、構成されている。差動増幅回路５０は、
図６と同様に、第１の入力端子５１に入力される入力信
号Ｓi １１と第２の入力端子５２に入力される参照電圧
Ｖref からなる第２の入力信号Ｓi １２とのレベルの大
小に応じてスイッチングし、それに応じた相補的な信号
を第１，第２の出力ノード５３，５４から出力する回路
であり、第１の電源電位である高電位側の電源電位（例
えば、接地電位）ＶＧと共通ノード５９との間に接続さ
れている。定電流源回路部１６０は、共通ノード５９と
第２の電源電位である低電位側の電源電位ＶＳＳとの間
に接続されて定電流Ｉ160 を流す回路であり、２つのノ
ーマリオン型の定電流源用ＦＥＴ１６１，１６２を備え
ている。各ＦＥＴ１６１，１６２のゲートは電源電位Ｖ
ＳＳに共通接続され、一方のＦＥＴ１６１のドレインが
共通ノード５９に接続され、そのソースが他方のＦＥＴ
１６２のドレインに接続され、さらに該ＦＥＴ１６２の
ソースが電源電位ＶＳＳに接続されている。出力バッフ
ァ回路１７０は、図６と同様にゲートが第１，第２の出
力ノード５３，５４にそれぞれ接続された２つの出力バ
ッファ用ＦＥＴ７３，７４と、定電流源回路部１６０と
同一回路構成の定電流源回路部１７７，１７８とで構成
されている。各出力バッファ用ＦＥＴ７３，７４のドレ
インは接地電位ＶＧに接続され、一方のＦＥＴ７３のソ
ースが、第１の出力信号Ｑ１１を出力する第１の出力端
子７１と定電流源回路部１７７に接続され、他方の出力
バッファ用ＦＥＴ７４のソースが、第２の出力信号Ｑ１
２を出力する第２の出力端子７２と定電流源回路部１７
８とに接続されている。定電流源回路部１７７は、第１
の出力端子７１と電源電圧ＶＳＳとの間に接続されて定
電流Ｉ177 を流す回路であり、２つの定電流源用ＦＥＴ
１７７ａ，１７７ｂの直列回路で構成されている。定電
流源回路部１７８は、第２の出力端子７２と電源電圧Ｖ
ＳＳとの間に接続されて定電流Ｉ178 を流す回路であ
り、２つの定電流源用ＦＥＴ１７８ａ，１７８ｂの直列
回路で構成されている。 Reference Example FIG. 7 is a circuit diagram of an SCFL circuit showing a reference example of the present invention. Elements common to those in FIG. 6 showing the third embodiment are denoted by the same reference numerals. . This SCFL circuit is an inverter circuit obtained by improving the conventional SCFL circuit of FIG. This SCFL circuit has the same differential amplifier circuit 5 as that of FIG.
0 and a constant current source circuit section 160 having a circuit configuration different from that of FIG.
And a node 5 of the first and second outputs of the differential amplifier circuit 50
3 and 54, and a source-follower type output buffer circuit 170 connected to the output buffer circuit 170. The differential amplifier circuit 50
As in FIG. 6, the levels of the level of the input signal S i 11 input to the first input terminal 51 and the level of the second input signal S i 12 composed of the reference voltage V ref input to the second input terminal 52 are increased. This is a circuit that switches in accordance with the magnitude and outputs a complementary signal corresponding to the magnitude from the first and second output nodes 53 and 54. The power supply potential on the high potential side that is the first power supply potential (for example, ground) (Potential) VG and the common node 59. The constant current source circuit 160 is a circuit for supplying the connected constant current I 160 between the power supply potential VSS on the low potential side which is a common node 59 a second power supply potential, two normally-constant The current source FETs 161 and 162 are provided. The gates of the FETs 161 and 162 are connected to the power supply potential V.
SS, the drain of one FET 161 is connected to a common node 59, and the source is connected to the other FET 161.
The source of the FET 162 is connected to the power supply potential VSS. The output buffer circuit 170 has two output buffer FETs 73 and 74 whose gates are connected to the first and second output nodes 53 and 54, respectively, as in FIG. It is composed of constant current source circuit sections 177 and 178. The drains of the output buffer FETs 73 and 74 are connected to the ground potential VG, and the source of one of the FETs 73 is connected to the first output terminal 71 for outputting the first output signal Q11 and the constant current source circuit 177, The source of the other output buffer FET 74 is the second output signal Q1
Output terminal 72 and constant current source circuit 17
8 is connected. The constant current source circuit section 177 has the first
And a constant current source 177 connected between the output terminal 71 and the power supply voltage VSS.
It is composed of a series circuit of 177a and 177b. The constant current source circuit section 178 is connected to the second output terminal 72 and the power supply voltage V.
The constant current source 178 is connected between the constant current source SS and a constant current source 178, and includes a series circuit of two constant current source FETs 178a and 178b.
【００２５】なお、各ＦＥＴ１６１，１６２，１７７
ａ，１７７ｂ，１７８ａ，１７８ｂのゲートは、他の固
定電位に接続してもよい。また、ＦＥＴ７３，７４のソ
ース側に、図６のような出力レベルシフト用回路７５，
７６を設けてもよい。図８（ａ）〜（ｃ）は、図７のＳ
ＣＦＬ回路中の定電流源回路部１６０，１７７，１７８
の動作を説明するための図である。図８（ａ）は図３に
示す従来の定電流源回路部３０の回路図、図８（ｂ）は
本参考例の図７に示す定電流源回路部１６０，１７７，
１７８の回路図、及び図８（ｃ）は同図（ｂ）の等価回
路図である。図８（ａ）のＦＥＴａは、図３のＦＥＴ３
１，４５ａ，４６ａに対応する。図８（ｂ）のＦＥＴａ
とＦＥＴｂは、図７のＦＥＴ１６１と１６２、ＦＥＴ１
７７ａとＦＥＴ１７７ｂ、及びＦＥＴ１７８ａとＦＥＴ
１７８ｂにそれぞれ対応する。ＦＥＴａとＦＥＴｂのゲ
ート幅、ゲート長、及び閾値電圧は等しい。Each of the FETs 161, 162, 177
The gates of a, 177b, 178a, and 178b may be connected to another fixed potential. Also, an output level shift circuit 75, as shown in FIG.
76 may be provided. 8 (a) to 8 (c) show S in FIG.
Constant current source circuit section 160, 177, 178 in CFL circuit
It is a figure for explaining operation of. 8 (a) is a circuit diagram of a conventional constant current source circuit 30 shown in FIG. 3, FIG. 8 (b) constant current source circuit portion 160,177 shown in FIG. 7 of the present embodiment,
178 and FIG. 8C are equivalent circuit diagrams of FIG. The FETa of FIG. 8A is the FET3 of FIG.
1, 45a and 46a. FETa of FIG. 8B
And FETb are the FETs 161 and 162 of FIG.
77a and FET177b, and FET178a and FET
178b. The gate width, gate length, and threshold voltage of FETa and FETb are equal.
【００２６】図８（ｂ）のｊはＦＥＴ１６１，１７７
ａ，１７８ａのドレイン、ｋはＦＥＴ１６１，１７７
ａ，１７８ａのソース（即ち、ＦＥＴ１６２，１７７
ｂ，１７８ｂのドレイン）、及びｍは図７の電源電圧Ｖ
ＳＳにそれぞれ対応する。説明の簡単化のために、ドレ
インｊ・ソースｋ間の電圧をＶjk、ドレインｊ・ソース
ｋ間のドレイン電流をＩjk、ソースｋ・電源電位ｍ間の
電圧をＶkm、及びソースｋ・電源電位ｍ間のドレイン電
流をＩkmとする。例えば、図８（ｂ）のＦＥＴａが飽和
領域で動作している場合を考える。このとき、電流Ｉjk
はＦＥＴａとＦＥＴｂのドレイン電流となる。ＦＥＴｂ
が飽和領域で動作しているとすると、ＦＥＴａのゲート
・ソース間電圧はＦＥＴｂのゲート・ソース間電圧より
小さく、該ＦＥＴａのドレイン電流ＩjkよりもＦＥＴｂ
のドレイン電流Ｉkmの方が大きくなり、電流連続性が成
立しなくなる。従って、ＦＥＴｂは不飽和領域で動作す
る。この結果、図８（ｂ）のＦＥＴｂを、図８（ｃ）の
ように近似的に抵抗Ｒに置き換えて考えることができ
る。In FIG. 8B, j denotes FETs 161 and 177.
a, 178a are drains and k is FET 161, 177
a, 178a (i.e., FETs 162, 177).
b, the drain of 178b) and m are the power supply voltage V in FIG.
SS respectively. To simplify the description, the voltage between the drain j and the source k is V jk , the drain current between the drain j and the source k is I jk , the voltage between the source k and the power supply potential m is V km , and the source k The drain current between the power supply potentials m is I km . For example, consider the case where the FETa in FIG. 8B operates in the saturation region. At this time, the current I jk
Is the drain current of FETa and FETb. FETb
FETb There When operating in the saturation region, the gate-source voltage of FETa is smaller than the gate-source voltage of FETb, than the drain current I jk of the FETa
, The drain current I km becomes larger, and current continuity is not established. Therefore, FETb operates in the unsaturated region. As a result, it can be considered that the FETb in FIG. 8B is approximately replaced with the resistor R as shown in FIG. 8C.
【００２７】次に、図８（ｃ）の動作を説明する。例え
ば、図８（ｃ）の回路の電圧変動により、ドレインｊの
電圧が上昇したとする。このとき、ＦＥＴａのドレイン
・ソース間電圧Ｖjkが上昇するために、該ＦＥＴａのド
レイン電流Ｉjkが増加する。ところが、抵抗Ｒにドレイ
ン電流Ｉjkが流れると、ソースｋの電位が上昇する。そ
のため、ＦＥＴａのゲート・ソース間電圧が減少し、ド
レイン電流Ｉjkが減少する。つまり、図８（ｂ）の回路
において、ＦＥＴｂは抵抗Ｒで、帰還抵抗として動作す
る。従って、図８（ｂ）の定電流源回路部において、ド
レイン電圧変動に対するドレイン電流の変動は、従来の
定電流源回路部を示す図８（ａ）のドレイン電流の変動
よりも減少する。図８（ｂ）のＦＥＴｂの代わりに、２
個以上のＦＥＴを直列接続してその段数を増加させる
と、図８（ｃ）の回路において、帰還抵抗の抵抗値を増
加させた場合と同様の効果が生じ、これにより、ドレイ
ン電圧変動に対するドレイン電流の変動がさらに減少す
る。次の表１に、図８（ａ）に示す従来の定電流源回路
部と図８（ｂ）に示す本参考例の定電流源回路部におい
てドレインｊ・電源電位ｍ間の電圧Ｖjmを２Ｖから３Ｖ
にしたときのそのドレイン側の電流Ｉjmの電流増加率Δ
Ｉを示す。このシミュレーションに用いたＦＥＴのゲー
ト幅は９．１μｍ、ゲート長は０．５μｍである。Next, the operation of FIG. 8C will be described. For example, it is assumed that the voltage of the drain j increases due to the voltage fluctuation of the circuit in FIG. At this time, since the voltage V jk between the drain and source of FETa rises, the drain current I jk of the FETa increases. However, when the drain current Ijk flows through the resistor R, the potential of the source k increases. Therefore, the gate-source voltage of the FETa decreases, and the drain current Ijk decreases. That is, in the circuit of FIG. 8B, FETb is a resistor R and operates as a feedback resistor. Therefore, in the constant current source circuit section of FIG. 8B, the fluctuation of the drain current with respect to the fluctuation of the drain voltage is smaller than the fluctuation of the drain current of FIG. 8A showing the conventional constant current source circuit section. Instead of FETb in FIG.
When more than two FETs are connected in series and the number of stages is increased, the same effect as in the case where the resistance value of the feedback resistor is increased occurs in the circuit of FIG. Current fluctuations are further reduced. Table 1 below shows the voltage V jm between the drain j and the power supply potential m in the conventional constant current source circuit section shown in FIG. 8A and the constant current source circuit section of the present embodiment shown in FIG. 2V to 3V
Current increase rate Δ of the current I jm on the drain side when
I is shown. The FET used in this simulation has a gate width of 9.1 μm and a gate length of 0.5 μm.
【００２８】[0028]
【表１】 表１からも明らかなように、ドレイン電流Ｉjmの電流増
加率ΔＩは、従来の定電流源回路部に比較して、約１／
５に減少していることがわかる。以上のように、本参考
例では、定電流源回路部１６０，１７７，１７８を複数
の定電流源用ＦＥＴを直列接続した多段構造にしたの
で、電源電圧ＶＳＳの変動等により、該定電流源回路部
１６０，１７７，１７８のドレイン側の電源電圧が変動
して定電流源用ＦＥＴ１６１，１７７ａ，１７８ａのド
レイン・ソース間電圧の電圧変動が生じても、電流の変
動が抑制されるので、信号の伝達遅延時間の変動が著し
く減少する。又、定電流源用ＦＥＴ１６１，１６２，１
７７ａ，１７７ｂ，１７８ａ，１７８ｂのゲート長を、
スイッチング用ＦＥＴ５５，５６のゲート長より長くす
れば、定電流源特性が改善され、電源電圧ＶＳＳの変動
等による電流の変動率が小さくなり、出力波形特性も良
好になる。[Table 1] As is clear from Table 1, the current increase rate ΔI of the drain current I jm is about 1 / compared to the conventional constant current source circuit section.
It can be seen that the number has decreased to 5. As mentioned above, this reference
In the example , since the constant current source circuit units 160, 177, and 178 have a multi-stage structure in which a plurality of constant current source FETs are connected in series, the constant current source circuit units 160, 177, and 178 change due to a change in the power supply voltage VSS and the like. Of the constant current source FETs 161, 177a, and 178a, the fluctuation of the current is suppressed. Therefore, the fluctuation of the signal transmission delay time is reduced. It decreases significantly. Further, the constant current source FETs 161, 162, 1
The gate length of 77a, 177b, 178a, 178b is
If the gate length is longer than the gate lengths of the switching FETs 55 and 56, the constant current source characteristics are improved, the current fluctuation rate due to the fluctuation of the power supply voltage VSS and the like is reduced, and the output waveform characteristics are also improved.
【００２９】なお、本発明では、上記実施例及び参考例
の外に、例えば次のような変形例もある。 （ａ） 図１、図５、図６において、定電流源回路部６
０，６０Ａ，７７，７８内のＦＥＴ６２，６３，７７
ａ，７７ｂ，７８ａ，７８ｂのゲート長を、差動増幅回
路５０内のＦＥＴ５５，５６のゲート長より長くする。
ＳＣＦＬ回路の動作速度を律則するのは、差動増幅回路
５０内のＦＥＴ５５，５６である。このＦＥＴ５５，５
６は、ゲート長が短い程、動作が高速になる。これに対
し、定電流源回路部６０，６０Ａ，７７，７８内のＦＥ
Ｔ６２，６３，７７ａ，７７ｂ，７８ａ，７８ｂは、動
作速度を律則しない。これらのＦＥＴ６２，６３，…で
は、ゲート長が短くなる程、ドレインコンダクタンスｇ
D が増加し、該ＦＥＴの飽和（定）電流源特性が劣化す
る。そこで、ＦＥＴ６２，６３，…のゲート長を長くす
ることにより、ドレインコンダクタンスｇD が減少し、
さらに定電流源回路部６０，６０Ａ，７７，７８の定電
流源特性が改善される。 （ｂ） 図１、図５、図６、図７において、差動増幅回
路５０内に２対以上のスイッチング用ＦＥＴを設けて多
入力回路構成にし、インバータ回路以外のＮＯＲ回路や
ＯＲ回路等といった他の論理回路を構成してもよい。 （ｃ） 図１と図７の定電流源回路部６０，１６０を組
合わせ、ＦＥＴ６２、ダイオード６４、及びＦＥＴ１６
１，１６２の直列回路構成にしてもよい。同様に、図５
と図７の定電流源回路部６０Ａ，１６０を組合わせ、Ｆ
ＥＴ１６１，１６２、ＦＥＴ６２、及びダイオード６４
の直列回路構成にしてもよい。この際、出力バッファ回
路１７０内の定電流源回路部１７７，１７８も、前記と
同一の直列回路構成にすることが望ましい。 （ｄ） 図１、図５、図６、図７の定電流源回路６０，
６０Ａ，７７，７８，１６０，１７７，１７８内のＦＥ
Ｔを、ノーマリオン型からノーマリオフ型、あるいはノ
ーマリオン型からノーマリオフ型へ変更してもよい。In the present invention, in addition to the above-described embodiment and reference example , there are, for example, the following modified examples . (A) In FIGS. 1, 5 and 6, the constant current source circuit 6
FETs 62, 63, 77 in 0, 60A, 77, 78
The gate lengths of a, 77b, 78a, 78b are made longer than the gate lengths of the FETs 55, 56 in the differential amplifier circuit 50.
It is the FETs 55 and 56 in the differential amplifier circuit 50 that determine the operating speed of the SCFL circuit. This FET 55,5
In No. 6, the operation becomes faster as the gate length becomes shorter. On the other hand, the FE in the constant current source circuit units 60, 60A, 77, 78
T62, 63, 77a, 77b, 78a, 78b do not regulate the operation speed. In these FETs 62, 63,..., As the gate length becomes shorter, the drain conductance g
D increases, and the saturation (constant) current source characteristics of the FET deteriorate. Therefore, by increasing the gate length of the FETs 62, 63,..., The drain conductance g D decreases,
Further, the constant current source characteristics of the constant current source circuit units 60, 60A, 77, 78 are improved. (B) In FIGS. 1, 5, 6, and 7, two or more pairs of switching FETs are provided in the differential amplifier circuit 50 to form a multi-input circuit configuration, such as a NOR circuit or an OR circuit other than the inverter circuit. Other logic circuits may be configured. (C) Combining the constant current source circuit units 60 and 160 shown in FIGS. 1 and 7 to form an FET 62, a diode 64, and an FET 16
1,162 series circuit configuration. Similarly, FIG.
And the constant current source circuit units 60A and 160 of FIG.
ET 161, 162, FET 62, and diode 64
May be used. At this time, it is preferable that the constant current source circuit units 177 and 178 in the output buffer circuit 170 also have the same series circuit configuration. (D) The constant current source circuit 60 shown in FIGS. 1, 5, 6, and 7
FE within 60A, 77, 78, 160, 177, 178
T may be changed from a normally-on type to a normally-off type, or from a normally-on type to a normally-off type.
【００３０】[0030]
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、定電流源回路部を、制御用ＦＥＴ、
ダイオード、及び定電流源用ＦＥＴの直列回路で構成し
たので、該制御用ＦＥＴをゲート制御する制御信号がノ
イズや、あるいは該制御信号を生成する制御回路の出力
インピーダンスの変化等で、不安定となっても、電流導
通時の電流変動を小さくでき、出力振幅の変動を減少で
きる。As described above in detail, according to the first and second aspects of the present invention, the constant current source circuit section includes a control FET,
Since it is composed of a series circuit of a diode and a constant current source FET, the control signal for controlling the gate of the control FET is unstable due to noise or a change in the output impedance of the control circuit that generates the control signal. Even so, current fluctuations during current conduction can be reduced, and fluctuations in output amplitude can be reduced.
【００３１】第３の発明によれば、制御用ＦＥＴ及び定
電流源用ＦＥＴのゲート長を、スイッチング用ＦＥＴの
ゲート長より長くしたので、該ＦＥＴのドレインコンダ
クタンスが減少し、定電流源回路部の定電流源特性を改
善できる。第４の発明によれば、出力バッファ回路を、
出力バッファ用ＦＥＴ、及び定電流源回路部等で構成し
たので、該定電流源回路部により、該定電流源回路部の
電流導通時におけるノイズ等による制御信号のレベルが
不安定となった場合、該定電流源回路部を流れる電流の
変化が抑制され、出力信号の振幅が一定となる。 According to the third aspect, the gate lengths of the control FET and the constant current source FET are longer than the gate length of the switching FET, so that the drain conductance of the FET is reduced, and the constant current source circuit section is reduced. Constant current source characteristics can be improved. According to the fourth aspect, the output buffer circuit is
In the case where the level of the control signal becomes unstable due to noise or the like when the current of the constant current source circuit section is conducted due to the constant current source circuit section because the output buffer FET and the constant current source circuit section and the like are configured. The change in the current flowing through the constant current source circuit is suppressed, and the amplitude of the output signal becomes constant .
【００３２】第５及び第６の発明によれば、定電流源回
路部を、制御用ＦＥＴ、ダイオード、及び複数の定電流
源用ＦＥＴの直列回路で構成したので、ノイズ等による
制御信号の変動や、電源電位の変動等により、該定電流
源回路部を流れる電流が変動しても、それが抑制され、
該定電流源回路部の定電流源特性を抑制できる。そのた
め、出力信号の振幅が一定になり、さらに信号の伝達遅
延時間を一定にできる。According to the fifth and sixth aspects of the present invention, the constant current source circuit is constituted by a series circuit of a control FET, a diode, and a plurality of constant current source FETs. Also, even if the current flowing through the constant current source circuit unit fluctuates due to fluctuations in the power supply potential, etc., it is suppressed,
The constant current source characteristics of the constant current source circuit can be suppressed. Therefore, the amplitude of the output signal becomes constant, and the signal transmission delay time can be made constant.
【００３３】第７の発明によれば、制御用ＦＥＴ及び定
電流源用ＦＥＴのゲート長は、スイッチング用ＦＥＴの
ゲート長より長くしたので、該ＦＥＴのドレインコンダ
クタンスが減少し、該定電流源回路部における定電流源
特性をより改善できる。第８の発明によれば、出力バッ
ファ回路を、出力バッファ用ＦＥＴ、及び定電流源回路
部等で構成したので、該定電流源回路部を流れる電流の
変動が抑制され、出力振幅の変動を減少できると共に、
信号の伝達遅延時間を一定にでき、良好な出力波形を得
ることができる。第９の発明によれば、出力レベルシフ
ト用回路を設けたので、出力振幅レベルを一定の値に設
定することができる。According to the seventh aspect , since the gate lengths of the control FET and the constant current source FET are longer than the gate length of the switching FET, the drain conductance of the FET is reduced and the constant current source circuit is reduced. The constant current source characteristics in the section can be further improved. According to the eighth aspect , since the output buffer circuit is constituted by the output buffer FET, the constant current source circuit, and the like, the fluctuation of the current flowing through the constant current source circuit is suppressed, and the fluctuation of the output amplitude is reduced. Can be reduced,
The signal transmission delay time can be made constant, and a good output waveform can be obtained. According to the ninth aspect , since the output level shift circuit is provided, the output amplitude level can be set to a constant value.
【図１】本発明の第１の実施例を示すＳＣＦＬ回路の回
路図である。FIG. 1 is a circuit diagram of an SCFL circuit showing a first embodiment of the present invention.
【図２】従来のＳＣＦＬ回路の回路図である。FIG. 2 is a circuit diagram of a conventional SCFL circuit.
【図３】従来の他のＳＣＦＬ回路の回路図である。FIG. 3 is a circuit diagram of another conventional SCFL circuit.
【図４】図１と図２の制御電圧−ドレイン電流特性図で
ある。FIG. 4 is a control voltage-drain current characteristic diagram of FIGS. 1 and 2;
【図５】本発明の第２の実施例を示すＳＣＦＬ回路の回
路図である。FIG. 5 is a circuit diagram of an SCFL circuit showing a second embodiment of the present invention.
【図６】本発明の第３の実施例を示すＳＣＦＬ回路の回
路図である。FIG. 6 is a circuit diagram of an SCFL circuit showing a third embodiment of the present invention.
【図７】本発明の参考例を示すＳＣＦＬ回路の回路図で
ある。FIG. 7 is a circuit diagram of an SCFL circuit showing a reference example of the present invention.
【図８】図７の定電流源回路部の動作説明図である。FIG. 8 is a diagram illustrating the operation of the constant current source circuit section of FIG. 7;
５０ 差動増幅回路 ５５，５６ スイッチング用ＦＥＴ ５９ 共通ノード ６０，６０Ａ，７７，７８，１６０，１７７，１７８
定電流源回路部 ６２，７７ａ，７８ａ，１７７ａ，１７８ａ
制御用ＦＥＴ ６３，７７ｂ，７８ｂ，１６１，１６２，１７７ｂ，１
７８ｂ 定電流源用ＦＥＴ ６４，７７ｃ，７８ｃ ダイオード ７０，１７０ 出力バッファ回路 ７３，７４ 出力バッファ用ＦＥＴ ７５，７６ 出力レベルシフト用回路 ＣＳ１０ 制御信号 Ｑ１１，Ｑ１２ 出力信号 Ｓi １１，Ｓi １２ 入力信号 Ｓo １１，Ｓo １２ 出力信号 ＶＤＤ 高電位側の電源電位（第１の
電源電位） ＶＧ 接地電位（第１の電源電位） ＶＳＳ 低電位側の電源電位（第２の
電源電位）Reference Signs List 50 differential amplifier circuit 55, 56 switching FET 59 common node 60, 60A, 77, 78, 160, 177, 178
Constant current source circuit section 62, 77a, 78a, 177a, 178a
Control FETs 63, 77b, 78b, 161, 162, 177b, 1
78b constant current source FET 64,77c, 78c diodes 70, 170 output buffer circuit 73 and 74 output buffer FET 75 and 76 the output level shifting circuit CS10 control signal Q11, Q12 output signal S i 11, S i 12 input signal S o11 , S o12 Output signal VDD High power supply potential (first power supply potential) VG Ground potential (first power supply potential) VSS Low power supply potential (second power supply potential)
Claims (9)
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第２の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され制御信号によって
オン，オフ動作する制御用ＦＥＴと、 アノードが前記制御用ＦＥＴのソースに接続されたレベ
ルシフト用ダイオードと、 ドレインが前記レベルシフト用ダイオードのカソードに
接続され、ゲートが固定電位又はソースに接続されその
ソースが前記第２の電源電位に接続された定電流源用Ｆ
ＥＴとで、 構成したことを特徴とする半導体論理回路。1. A differential amplification of a complementary pair of input signals connected between a pair of load resistors connected to a first power supply potential and a common node by turning on and off a switching FET. A constant current source circuit connected between the common node and a second power supply potential, wherein the constant current source The circuit section includes a control FET having a drain connected to the common node and performing on / off operation according to a control signal, a level shift diode having an anode connected to the source of the control FET, and a drain having the level shift diode. Of the constant current source, the gate of which is connected to a fixed potential or a source and the source of which is connected to the second power supply potential.
A semiconductor logic circuit comprising: an ET;
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第２の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され、ゲートが固定電
位又はソースに接続された定電流源用ＦＥＴと、 ドレインが前記定電流源用ＦＥＴのソースに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、 アノードが前記制御用ＦＥＴのソースに接続され、カソ
ードが前記第２の電源電位に接続されたレベルシフト用
ダイオードとで、 構成したことを特徴とする半導体論理回路。2. A differential amplification of a pair of complementary input signals connected between a pair of load resistors connected to a first power supply potential and a common node by turning on / off a switching FET. A constant current source circuit connected between the common node and a second power supply potential, wherein the constant current source The circuit section includes a constant current source FET having a drain connected to the common node and a gate connected to a fixed potential or a source, and a drain connected to the source of the constant current source FET and turned on and off by a control signal. And a level shift diode having an anode connected to the source of the control FET and a cathode connected to the second power supply potential. Body logic circuit.
のゲート長は、前記スイッチング用ＦＥＴのゲート長よ
り長くしたことを特徴とする請求項１又は２記載の半導
体論理回路。3. The control FET and the constant current source FET.
3. The semiconductor logic circuit according to claim 1, wherein a gate length of said switching FET is longer than a gate length of said switching FET.
及び定電流源回路部と、 前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備え、 前記出力バッファ回路は、 第１の電源電位に接続され前記差動増幅回路の出力によ
ってゲート制御される出力バッファ用ＦＥＴと、 前記出力バッファ用ＦＥＴと第２の電源電位との間に直
列接続され前記定電流源回路部と同一回路構成の定電流
源回路部とを、 有することを特徴とする半導体論理回路。4. The output buffer circuit, comprising: the differential amplifier circuit and the constant current source circuit unit according to claim 1, 2, or 3, and an output buffer circuit that drives and outputs an output of the differential amplifier circuit. An output buffer FET connected to a first power supply potential and gate-controlled by the output of the differential amplifier circuit; and the constant current source connected in series between the output buffer FET and a second power supply potential. A semiconductor logic circuit comprising: a circuit section; and a constant current source circuit section having the same circuit configuration.
抵抗と共通ノードとの間に接続され相補的な一対又は複A complementary pair or pair connected between the resistor and the common node
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動Turns on / off the switching FET for several pairs of input signals
作により差動増幅して相補的な信号を出力する差動増幅Differential amplification to output complementary signals by differential amplification
回路と、Circuit and 前記共通ノードと第２の電源電位との間に接続された定A constant voltage connected between the common node and a second power supply potential
電流源回路部とを、備えた半導体論理回路において、A current source circuit section, and a semiconductor logic circuit comprising: 前記定電流源回路部は、The constant current source circuit section includes: ドレインが前記共通ノードに接続され制御信号によってThe drain is connected to the common node and is controlled by a control signal.
オン，オフ動作する制御用ＦＥＴと、A control FET that operates on and off, アノードが前記制御用ＦＥＴのソースに接続されたレベThe level whose anode is connected to the source of the control FET
ルシフト用ダイオードと、Shift diode, 前記レベルシフト用ダイオードのカソードと前記第２のThe cathode of the level shifting diode and the second
電源電位との間に直列接続され各ゲートが固定電位又はEach gate is connected in series between the power supply potential and the fixed potential or
該第２の電源電位に共通接続された複数の定電流源用ＦA plurality of constant current source Fs commonly connected to the second power supply potential
ＥＴとで、With ET, 構成したことを特徴とする半導体論理回路。A semiconductor logic circuit, comprising:
抵抗と共通ノードとの間に接続され相補的な一対又は複A complementary pair or pair connected between the resistor and the common node
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動Turns on / off the switching FET for several pairs of input signals
作により差動増幅して相補的な信号を出力する差動増幅Differential amplification to output complementary signals by differential amplification
回路と、Circuit and 前記共通ノードと第２の電源電位との間に接続された定A constant voltage connected between the common node and a second power supply potential
電流源回路部とを、備Current source circuit えた半導体論理回路において、In the obtained semiconductor logic circuit, 前記定電流源回路部は、The constant current source circuit section includes: 前記共通ノードと定電流ノードとの間に直列接続され各Each connected in series between the common node and the constant current node
ゲートが固定電位又は該定電流ノードに共通接続されたThe gate is commonly connected to the fixed potential or the constant current node
複数の定電流源用ＦＥＴと、A plurality of constant current source FETs; ドレインが前記定電流ノードに接続され制御信号によっThe drain is connected to the constant current node and is controlled by a control signal.
てオン，オフ動作する制御用ＦＥＴと、A control FET that operates on and off アノードが前記制御用ＦＥＴのソースに接続され、カソAn anode is connected to the source of the control FET,
ードが前記第２の電源電位に接続されたレベルシフト用Level is connected to the second power supply potential.
ダイオードとで、With a diode, 構成したことを特徴とする半導体論理回路。A semiconductor logic circuit, comprising:
のゲート長は、前記スイッチング用ＦＥＴのゲート長よIs longer than the gate length of the switching FET.
り長くしたことを特徴とする請求項５又は６記載の半導7. The semiconductor according to claim 5, wherein the length is longer.
体論理回路。Body logic circuit.
及び定電流源回路部と、And a constant current source circuit section, 前記差動増幅回路の出力を駆動して出力する出力バッフAn output buffer for driving and outputting the output of the differential amplifier circuit
ァ回路とを備え、Circuit and 前記出力バッファ回路は、The output buffer circuit includes: 第１の電源電位に接続され前記差動増幅回路の出力によConnected to the first power supply potential and connected to the output of the differential amplifier circuit.
ってゲート制御される出力バッファ用ＦＥＴと、An output buffer FET whose gate is controlled by 前記出力バッファ用ＦＥＴと第２の電源電位との間に直Directly between the output buffer FET and the second power supply potential
列接続され前記定電流源回路部と同一回路構成の定電流A constant current connected in columns and having the same circuit configuration as the constant current source circuit section
源回路部とを、Source circuit 有することを特徴とする半導体論理回路。A semiconductor logic circuit comprising:
内に、前記出力バッファ用ＦＥＴの出力レベルをシフトWithin the output level of the output buffer FET
する出力レベルシフト用回路を、設けたことを特徴とすOutput level shifting circuit for
る半導体論理回路。Semiconductor logic circuit.
Priority Applications (1)
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| JP4293342A JP2886008B2 (en) | 1992-10-30 | 1992-10-30 | Semiconductor logic circuit |
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| JP4293342A JP2886008B2 (en) | 1992-10-30 | 1992-10-30 | Semiconductor logic circuit |
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| JPH06152385A JPH06152385A (en) | 1994-05-31 |
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- 1992-10-30 JP JP4293342A patent/JP2886008B2/en not_active Expired - Fee Related
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| JPH06152385A (en) | 1994-05-31 |
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