JP2713517B2 - 差動増幅回路 - Google Patents
差動増幅回路Info
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Description
ET(電界効果トランジスタ)を用いたソース・カップ
ルドFETロジック回路(以下、SCFL回路という)
等で構成される差動増幅回路、特に電流の導通/遮断機
能を持つ定電流源を備えた差動増幅回路に関するもので
ある。
例えば次のような文献に記載されるものがあった。 文献;昭和61年度電子通信学会総合全国大会予稿集4
19、首藤 他「GaAs LSCFL 縦積みゲート
の基本特性」P.2−177 図2は、前記文献に記載された従来のSCFL回路で構
成される差動増幅回路の一構成例を示す回路図である。
この差動増幅回路は、入力信号I1を入力する入力端子
1、その逆相入力信号I2を入力する入力端子2、出力
信号O1を出力する出力端子3、及びその逆相出力信号
O2を出力する出力端子4、高電位側の電源電圧Vd1
が印加される電源端子5、及び低電位側の電源電圧Vs
s1が印加される電源端子6を有している。そして、入
力信号I1,I2によりゲート制御される一対の駆動用
FET11,12が設けられ、その各ドレインが出力端
子3,4にそれぞれ接続されると共に、一対の負荷抵抗
13,14を介して電源端子5に接続されている。各駆
動用FET11,12のソースが共通接続され、その共
通ソースが定電流源20に接続されている。定電流源2
0は、電流の導通/遮断機能を有し、ドレインが前記共
通ソースに、ソースが電源端子6にそれぞれ接続され、
制御電圧Vc1によりゲート制御される定電流源用FE
T21で構成されている。
c1がFET21の閾値電圧Vthより十分高いとき、
該FET21が導通状態となり、定電流源として動作す
る。2つの入力信号I1とI2の論理レベルがそれぞれ
“H”,“L”のときは、駆動用FET11,12がそ
れぞれオン,オフとなり、電源電圧Vd1からの電源電
流Id1が負荷抵抗13を流れる。すると、出力信号O
1及び逆相出力信号O2の論理レベルがそれぞれ
“L”,“H”となる。また、2つの入力信号I1,I
2がそれぞれ“L”,“H”のときは、前記と同様にし
て出力信号O1及び逆相出力信号O2の論理レベルがそ
れぞれ“H”,“L”となる。制御電圧Vc1が定電流
源用FET21の閾値電圧Vthより十分低いとき、F
ET21が遮断状態となり、電源電流Id1がほとんど
流れなくなって該差動増幅回路の消費電力が抑制され
る。
成の回路では、電源電流Id1の導通/遮断は制御電圧
Vc1によって定電流源用FET21のゲート・ソース
間電圧を制御することにより行われる。そのため、制御
電圧Vc1がノイズによって不安定となったり、あるい
は該制御電圧Vc1を出力する制御回路における出力イ
ンピーダンスの変化等で該制御電圧Vc1が不安定とな
った場合、電源電流Id1の電流値が大きく変化し、そ
れによって出力信号O1及び逆相出力信号O2の論理レ
ベルも大きく変化するという問題があり、それを比較的
簡単な回路構成で解決することが困難であった。本発明
は、前記従来技術が持っていた課題として、定電流源用
FETのゲート・ソース間電圧で電流の導通/遮断を制
御する構成では、ノイズ等による制御電圧の変動に対し
て電流が変動し、出力信号の論理レベルが大きく変動す
るという点について解決した差動増幅回路を提供するも
のである。
を解決するために、ソースが共通接続され、2つの入力
信号によりそれぞれオン,オフ動作する一対の駆動用F
ETと、前記一対の駆動用FETの各ドレインと高電位
側の電源電圧との間にそれぞれ接続された一対の負荷抵
抗と、前記一対の駆動用FETの共通ソースと低電位側
の電源電圧との間に接続され、定電流の導通/遮断機能
を持つ定電流源とを、備えた差動増幅回路において、前
記定電流源を次のように構成している。即ち、前記定電
流源は、ドレインが前記共通ソースに接続され、制御電
圧によってゲート制御される制御用FETと、ドレイン
が前記制御用FETのソースに、ソースが前記低電位側
の電源電圧に、ゲートが固定電圧または該低電位側の電
源電圧にそれぞれ接続された定電流源用FETとで、構
成している。第2の発明は、第1の発明において、ドレ
インが前記高電位側の電源電圧にそれぞれ接続され、前
記一対の駆動用FETの各ドレイン電圧によってそれぞ
れゲート制御される一対の出力バッファ用ソースホロワ
FETと、一方の電極が前記各ソースホロワFETのソ
ースに直接またはレベルシフタを介してそれぞれ接続さ
れ、他方の電極が前記低電位側の電源電圧にそれぞれ接
続され、前記定電流源と同一構成の2つの出力バッファ
用定電流源とを、設けている。
路を構成したので、定電流源用FETに直列接続した制
御用FETのゲート・ソース間を制御電圧で制御すれ
ば、定電流源の電流の導通/遮断が行え、その電流の導
通時に定電流特性の安定性が向上する。第2の発明によ
れば、出力バッファ用定電流源は、駆動用FET側の定
電流源と同一回路で構成されているので、該出力バッフ
ァ用定電流源を構成する制御用FETにより、該出力バ
ッファ用定電流源の電流の導通/遮断を行い、導通時に
おける定電流特性の安定性の向上が図れる。従って、前
記課題を解決できるのである。
成される差動増幅回路の回路図である。この差動増幅回
路は、入力信号I11を入力する入力端子31、その逆
相入力信号I12を入力する入力端子32、出力信号O
11を出力する出力端子33、その逆相出力信号O12
を出力する出力端子34、高電位側の電源電圧Vd11
を印加する電源端子35、及び低電位側の電源電圧Vs
s11を印加す電源端子36を有している。そして、入
力信号I11及び逆相入力信号I12によりオン,オフ
動作する一対の駆動用FET41,42が設けられてい
る。
子33,34に接続されると共に、一対の負荷抵抗4
3,44を介して電源端子35に接続されている。各駆
動用FET41,42のソースは共通接続され、その共
通ソースが定電流源50を介して電源端子36に接続さ
れている。定電流源50は、電源端子35から流れる電
源電流Id11を導通/遮断する機能を有し、ノーマリ
オフ型の制御用FET51、及びノーマリオン型の定電
流源用FET52より構成されている。制御用FET5
1は、制御電圧Vc11によってゲート制御されるトラ
ンジスタであり、そのドレインがFET41,42の共
通ソースに接続され、そのソースが定電流源用FET5
2のドレインに接続されている。FET52のゲートは
ソースに接続され、そのソースが電源端子36に接続さ
れている。
c11が十分高いときには、制御用FET51がオン
し、電源端子35から電源電流Id11が流れる。この
とき、2つの入力信号I11,I12がそれぞれ
“H”,“L”ならば、一対の駆動用FET41,42
がそれぞれオン,オフとなり、電源端子35から電源電
流Id11が負荷抵抗43に流れる。そのため、出力信
号O11及び逆相出力信号O12の論理レベルは、それ
ぞれ“L”,“H”となる。また、2つの入力信号I1
1,I12の論理レベルが“L”,“H”であれば、出
力信号O11及び逆相出力信号O12が“H”,“L”
となる。制御電圧Vc11を電位Vss(=0V)まで
低くすると、FET52のドレインとFET51のゲー
トとの間の電圧が0Vに近くなり、電源電流Id11が
流れなくなる。
つつ説明する。図3は、本実施例の図1の回路と従来の
図2の回路との電源電流Id1,Id11の制御電圧V
c1,Vc11依存特性を、コンピュータを用いてシミ
ュレーションした結果を示す図である。本実施例の回路
と従来の回路とは共に制御電圧Vc1,Vc11をVs
s(=0V)レベルまで低くすると、電源電流Id1,
Id11が25〜40μAまで小さくなる。そのため、
本実施例の回路が、電源電流Id11の導通/遮断機能
を持つことがわかる。
00μAとする。すると、図3より、従来の図2の回路
では制御電圧Vc1を0.27Vに、本実施例の図1の
回路では制御電圧Vc11を0.8Vにすれば良いこと
がわかる。ここで、前記の動作点電圧における電流の電
圧に対する変化率ΔId/ΔVcを求めると、次のよう
になる。 従来の回路: ΔId1/ΔVc1〜0.9(mA/V) 本実施例の回路: ΔId11/ΔVc11〜0.05(mA/V) 本実施例の回路では、従来の回路と比較して、制御電圧
Vc11のレベル変動に対する電流変動が1/18であ
る。また、電流変動と負荷抵抗43,44の積で表わさ
れる出力信号O11及び逆相出力信号O12の論理レベ
ルの変動も、1/18に抑えられることがわかる。従っ
て、制御電圧Vc11がノイズや、該制御電圧生成用の
制御回路の出力インピーダンスの変化等で、不安定とな
っても、電流導通時の電流変動を小さくできる。さら
に、定電流源用FET52のドレイン側に制御用FET
51を直列に接続しているので、該FET52のドレイ
ン電圧をFET51の制御電圧Vc11で制御できる。
そのため、定電流源用FET52のドレイン電圧上昇に
よるドレイン電流の増加や降伏を防ぐことができる。
成される差動増幅回路の回路図であり、図1中の要素と
共通の要素には共通の符号が付されている。この差動増
幅回路では、図1の差動増幅回路に、ソースホロワバッ
ファを接続している。ソースホロワバッファは、一対の
ソースホロワ用FET61,62、ダイオード等で構成
される一対のレベルシフタ63,64、及び一対の定電
流源50−1,50−2を備えている。各ソースホロワ
用FET61,62は、各駆動用FET41,42のド
レイン電圧によってオン,オフ動作するトランジスタで
あり、その各ドレインが電源端子35にそれぞれ接続さ
れ、そのソースが出力端子33,34にそれぞれ接続さ
れている。各出力端子33,34には、レベルシフタ6
3,64がそれぞれ接続され、その各レベルシフタ6
3,64が定電流源50−1,50−2をそれぞれ介し
て電源端子36に接続されている、定電流源50−1,
50−2は、図1の定電流源50と同様に、制御電圧V
c11によってゲート制御されるノーマリオフ型の制御
用FET51−1,51−2と、ノーマリオン型の定電
流源用FET52−1,52−2とで、それぞれ構成さ
れている。
1,42のドレイン電圧によってソースホロワ用FET
61,62がオン,オフ動作し、それに応じた出力信号
O11及び逆相出力信号O12が出力端子33,34か
らそれぞれ出力される。この出力信号O11及び逆相出
力信号O12は、レベルシフタ63,64によって所定
の電圧レベルにレベルシフトされる。この差動増幅回路
においても、ソースホロワ用FET61,62に定電流
源50−1,50−2をそれぞれ設けたので、制御電圧
Vc11によって制御用FET51−1,51−2がオ
ン,オフ動作し、電源電流の導通/遮断が行え、電流導
通時にはソースホロワバッファ側で安定な定電流特性が
得られる。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 (a) 図1及び図4において、制御用FET51,5
1−1,51−2をノーマリオン型FETで構成した
り、あるいは定電流源用FET52,52−1,52−
2をノーマリオフ型FETで構成しても良い。この際、
制御電圧Vc11の極性をそれに応じて変えれば良い。 (b ) 図4の差動増幅回路において、駆動用FET4
1,42及び入力端子31,32を複数個設けることに
より、複数入力のノア回路等といった他の論理回路を構
成することも可能である。 (c) 図1及び図4の定電流源用FET52,52−
1,52−2のゲートを固定電圧端子に接続しても、上
記実施例と同様の作用、効果が得られる。
によれば、電流の導通/遮断機能を持つ定電流源を、制
御用FETと定電流源用FETとの直列回路で構成し、
該制御用FETを制御電圧で制御するようにしたので、
制御電圧が、ノイズや、該制御電圧生成用の制御回路に
おける出力インピーダンスの変化等で不安定となって
も、電流導通時の電流変動を小さくできる。そのため、
比較的簡単な回路構成で、出力の論理レベルの変動を抑
制することができる。しかも、定電流源用FETのドレ
イン側に制御用FETを接続しているので、該定電流源
用FETのドレイン電圧を、制御用FETのゲートに印
加する制御電圧で制御できる。そのため、定電流源用F
ETのドレイン電圧上昇によるドレイン電流の増加や降
伏を防止できる。
出力バッファ用ソースホロワFETと出力バッファ用定
電流源とを接続し、該出力バッファ用定電流源を駆動用
FET側の定電流源と同一の回路で構成している。その
ため、出力バッファ側についても、電流の導通/遮断機
能と安定な定電流特性が得られる。また、出力バッファ
用ソースホロワFETと出力バッファ用定電流源との間
にレベルシフタを設けた場合、該レベルシフタによって
出力レベルを任意の値にシフトすることが可能となる。
路図である。
制御電圧依存特性図である。
路図である。
Claims (2)
- 【請求項1】 ソースが共通接続され、2つの入力信号
によりそれぞれオン,オフ動作する一対の駆動用FET
と、 前記一対の駆動用FETの各ドレインと高電位側の電源
電圧との間にそれぞれ接続された一対の負荷抵抗と、 前記一対の駆動用FETの共通ソースと低電位側の電源
電圧との間に接続され、定電流の導通/遮断機能を持つ
定電流源とを、備えた差動増幅回路において、 前記定電流源は、 ドレインが前記共通ソースに接続され、制御電圧によっ
てゲート制御される制御用FETと、 ドレインが前記制御用FETのソースに、ソースが前記
低電位側の電源電圧に、ゲートが固定電圧または該低電
位側の電源電圧にそれぞれ接続された定電流源用FET
とで、構成したことを特徴とする差動増幅回路。 - 【請求項2】 請求項1記載の差動増幅回路において、 ドレインが前記高電位側の電源電圧にそれぞれ接続さ
れ、前記一対の駆動用FETの各ドレイン電圧によって
それぞれゲート制御される一対の出力バッファ用ソース
ホロワFETと、 一方の電極が前記各ソースホロワFETのソースに直接
またはレベルシフタを介してそれぞれ接続され、他方の
電極が前記低電位側の電源電圧にそれぞれ接続され、前
記定電流源と同一構成の2つの出力バッファ用定電流源
とを、設けたことを特徴とする差動増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3259465A JP2713517B2 (ja) | 1991-10-07 | 1991-10-07 | 差動増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3259465A JP2713517B2 (ja) | 1991-10-07 | 1991-10-07 | 差動増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05102838A JPH05102838A (ja) | 1993-04-23 |
JP2713517B2 true JP2713517B2 (ja) | 1998-02-16 |
Family
ID=17334454
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3259465A Expired - Fee Related JP2713517B2 (ja) | 1991-10-07 | 1991-10-07 | 差動増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2713517B2 (ja) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01276921A (ja) * | 1988-04-28 | 1989-11-07 | Fujitsu Ltd | 論理回路 |
JPH03213016A (ja) * | 1990-01-18 | 1991-09-18 | Sumitomo Electric Ind Ltd | インバータ回路 |
-
1991
- 1991-10-07 JP JP3259465A patent/JP2713517B2/ja not_active Expired - Fee Related
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---|---|
JPH05102838A (ja) | 1993-04-23 |
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