JP2875992B2 - スペアデコーダ回路及び不良セルアドレスのコーディング方法 - Google Patents
スペアデコーダ回路及び不良セルアドレスのコーディング方法Info
- Publication number
- JP2875992B2 JP2875992B2 JP9022512A JP2251297A JP2875992B2 JP 2875992 B2 JP2875992 B2 JP 2875992B2 JP 9022512 A JP9022512 A JP 9022512A JP 2251297 A JP2251297 A JP 2251297A JP 2875992 B2 JP2875992 B2 JP 2875992B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- signal
- inverter
- output
- fuse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
- H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
- H01J29/48—Electron guns
- H01J29/51—Arrangements for controlling convergence of a plurality of beams by means of electric field only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/812—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a reduced amount of fuses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J29/00—Details of cathode-ray tubes or of electron-beam tubes of the types covered by group H01J31/00
- H01J29/46—Arrangements of electrodes and associated parts for generating or controlling the ray or beam, e.g. electron-optical arrangement
- H01J29/48—Electron guns
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Description
を有するメモリ装置のスペアデコーダ回路及び不良セル
アドレスのコーディング方法に関し、特にヒューズを利
用してリダンダンシ信号を発生するスペアデコーダ回路
及び不良セルアドレスのコーディング方法において、切
断するヒューズの数を減らすことが可能なスペアデコー
ダ回路及び不良セルアドレスのコーディング方法に関す
る。
ることは難しい。このため、メモリ素子となるDRAM
を製造する場合に、少数のメモリセルが不良であるため
にメモリ装置全体を廃棄しなければならなくなる場合が
ある。そこで、このような場合に備えて、主メモリセル
を製造する際に同時にリダンダンシセルと呼ばれる適当
な数のスペアのメモリセルを作っておき、主メモリセル
に不良セルが生じた場合にはリダンダンシセルによって
不良セルを代替させることにより、DRAM全体として
は使用可能とするようにされている。
スするアドレスが現れると、スペアデコーダ回路によっ
てリダンダンシセルがアクセスされ、不良メインメモリ
セルをリダンダンシセルで代替することによりDRAM
全体としての機能が修復される。
ンシ回路)においては、主にNMOSとヒューズとから
なる回路を使用してリダンダンシ信号(リダンダンシ検
出信号またはリダンダンシコントロール信号)を発生す
る。このリダンダンシ信号によってリダンダンシセルが
アクセスされる。
スペアデコーダ回路の例を示す回路図である。
メインメモリセルブロックの不良セルに代わるリダンダ
ンシセルの不良セルのアドレスが印加されるアドレス線
10のAIアドレス線、AIB(アドレスAIBはアド
レスAIのバーアドレスを示す)アドレス線に、PMO
SとNMOSのトランジスタ12の各ゲートがそれぞれ
接続されている。
れ、ドレーンは不良セルのアドレスをコーディングする
ためのヒューズ13を介して第1リダンダンシコントロ
ール線16−1に接続されている。
のアドレスをコーディングするためのヒューズ13を介
して第2リダンダンシコントロール線16−2に接続さ
れ、ドレーンは接地されている。
6−1、16−2の状態は、リダンダンシセレクタ回路
14とリダンダンシ検出回路15を介して出力される。
6−1、16−2には、インバータ素子11を介して、
一定電圧の電源が印加される。
いて不良セルのアドレスをコーディングするために、不
良セルのアドレスの各ビットがハイ(HIGH)である
アドレス線がゲートに接続されたトランジスタに接続さ
れているヒューズ13はすべて切断される。従って、ア
ドレス線10にハイのビットの不良セルのアドレスが現
われると、NMOSトランジスタはターンオンされる
が、ヒューズが切断されているので、リダンダンシコン
トロール線は接地されない。
ず、一定の電圧に保持されると、リダンダンシセルを選
定するセレクタ信号(SPS1 R、SPS2 R、S
PS1 L、SPS2 L)が出力され、メインデコーダ
をディスエーブルにし、スペアデコーダをイネーブルに
して、リダンダンシセルを選定するRD信号が出力され
る。リダンダンシセルを選定するセレクタ信号(SPS
1 R、SPS2 R、SPS1 L、SPS2 L)
は、ワード線またはビット線を駆動する信号として使用
される。
1111>のA1と、<11100000>のA2の場
合には、A1をコーディングするためには、AIB
[8]とAI[1〜7]がゲートに接続されたトランジ
スタに接続された8個のヒューズ13を切断し、A2を
コーディングするためには、AI[6〜8]とAIB
[1〜5]がゲートに接続されたトランジスタに接続さ
れた8個のヒューズ13を切断する。すなわち、不良セ
ルのアドレスのビットがハイであるA1またはAIBが
ゲートに接続されたトランジスタに接続された全てのヒ
ューズを切断する。
と、接地と遮断されているコントロール線の電圧状態
(ハイ)が出力されて、リダンダンシセルが選択され、
リダンダンシセルのデータが出力される。
ル線16−1、16−2との間のヒューズ13が切断さ
れていないトランジスタ12のいずれかにアドレス線1
0を通じてハイのアドレスが印加されると、そのトラン
ジスタがターンオンされる。第1、第2リダンダンシコ
ントロール線16−1、16−2が接地されるので、電
圧レベルは接地電位(または基準電位)VSSとなる。
その結果、リダンダンシセルを選択するセレクタ信号
(SPS1 R、SPS2 R、SPS1 L、SPS
2 L)は出力されず、メインデコーダをディスエーブ
ルにしスペアデコーダをイネーブルにするRD信号は出
力されず、メインデコーダは正常に動作する。
ンダンシセルを有するメモリ装置のスペアデコーダ回路
及び不良セルアドレスのコーディング方法においては、
不良セルのアドレスのビット値がハイとなる全てのヒュ
ーズを切断するので、多数のヒューズの断片によって隣
接配線に短絡が発生する確率が高くなり、また、多数の
ヒューズの切断によってチップのストレスが増加し、切
断作業が増加して生産性が低下する等の問題があった。
問題点を解決して、切断するヒューズの数を減らすこと
が可能なスペアデコーダ回路及び不良セルアドレスのコ
ーディング方法を提供することにある。
に、本願発明のスペアデコーダ回路は、リダンダンシセ
ルを有するメモリ装置において不良セルを修復するため
に入力されるアドレスが不良セルをアクセスした場合
に、上記不良セルに代わるリダンダンシセルにアクセス
するリダンダンシ信号を発生するスペアデコーダ回路に
おいて、上記スペアデコーダ回路は第1プログラミング
部と第2プログラミング部とを含んでなり、上記第1プ
ログラミング部は、リダンダンシ信号を出力する第1信
号線と、上記第1信号線に所定の電位を供給する第1イ
ネーブル手段と、アドレス線に接続され上記第1信号線
の電位を制御する第1プログラミングセルとを含んでな
り、上記第2プログラミング部は、リダンダンシ信号を
出力する第2信号線と、上記第2信号線に所定の電位を
供給する第2イネーブル手段と、アドレス線に接続され
上記第2信号線の電位を制御する第2プログラミングセ
ルとを含んでなり、上記第1及び第2イネーブル手段
は、一端が電源に接続されたヒューズと論理回路とを含
んでなり、上記論理回路は、上記ヒューズの他端とイネ
ーブル信号を伝達するイネーブル信号線とに接続され、
上記ヒューズが非切断状態にあって上記電源に接続され
ている場合にはローレベルの出力電位を発生し、上記ヒ
ューズが切断状態にあって上記イネーブル信号線にイネ
ーブル信号が印加された場合にはハイレベルの出力電位
を発生する。
の他端に接続され、上記イネーブル信号が印加される
と、上記ヒューズの他端を基準電位に接続する抵抗性ス
イッチング素子と、上記ヒューズの他端に接続された第
1インバータと、上記第1インバータの出力がゲートに
接続され、上記ヒューズの他端と基準電位との間にドレ
ーンとソースとが接続された第3NMOSトランジスタ
と、上記第1インバータの出力が入力に接続された第2
インバータと、上記第2インバータの出力が第1入力に
接続されたノアゲートと、上記イネーブル信号線が入力
に接続され、出力が上記ノアゲートの第2入力に接続さ
れた第3インバータとを含んでなり、上記ヒューズが非
切断状態にある場合には、上記イネーブル信号の状態に
関係なく、上記ノアゲートの出力は常にローとなり、上
記ヒューズが切断状態にある場合には、上記イネーブル
信号の状態によって上記ノアゲートの出力が変化する。
端が電源に接続されたヒューズと論理回路とからなり、
該論理回路は、上記ヒューズの他端とアドレス線とに接
続され、上記ヒューズが非切断状態にあって、アドレス
信号AIがハイで、上記アドレス信号AIのバーアドレ
ス信号AIBがローであればローの出力を発生し、上記
アドレス信号AIがローで、上記アドレス信号AIのバ
ーアドレス信号AIBがハイであればハイの出力を発生
し、上記ヒューズが切断状態にあってアドレス信号AI
がハイで上記アドレス信号AIのバーアドレス信号AI
Bがローであればハイの出力を発生し、上記アドレス信
号AIがローで上記アドレス信号AIのバーアドレス信
号AIBがハイであればロー出力を発生する。
の他端にドレーンが接続され、イネーブル信号を伝達す
るイネーブル信号線がゲートに接続された抵抗性トラン
ジスタと、上記ヒューズの他端に接続された第6インバ
ータと、上記第6インバータの出力がドレーンに接続さ
れ、ゲートが上記アドレス線に接続された第6NMOS
トランジスタと、上記第6インバータの出力が入力に接
続された第7インバータと、上記第7インバータの出力
がドレーンに接続され、ゲートは上記アドレス線に接続
された第7NMOSトランジスタと、上記第6NMOS
トランジスタのソースと上記第7NMOSトランジスタ
のソースとが共に接続された第8インバータとを含んで
なる。
は、上記ヒューズの他端がドレーンに接続され、上記イ
ネーブル信号がゲートに接続された第4NMOSトラン
ジスタと、上記電源にゲートが接続され、ドレーン及び
ソースが上記第4NMOSトランジスタのソースと基準
電位との間に接続された第5NMOSトランジスタとか
らなり、上記イネーブル信号が活性化された場合にはロ
ーインピーダンスとなり、上記イネーブル信号が非活性
化された場合にはハイインピーダンスとなる。
が電源に接続されたヒューズと論理回路とからなり、上
記論理回路は上記ヒューズの他端とアドレス線とに接続
され、上記ヒューズが非切断状態にあってアドレス信号
AIがハイで上記アドレス信号AIのバーアドレス信号
AIBがローであればハイの出力を発生し、アドレス信
号AIがローで上記アドレス信号AIのバーアドレス信
号AIBがハイであればローの出力を発生し、上記ヒュ
ーズが切断状態にあってアドレス信号AIがハイで上記
アドレス信号AIのバーアドレス信号AIBがローであ
ればローの出力を発生し、アドレス信号AIがローで上
記アドレス信号AIのバーアドレス信号AIBがハイで
あればハイの出力を発生する。
他端がドレーンに接続されイネーブル信号を伝達するイ
ネーブル信号線がゲートに接続された抵抗性トランジス
タと、上記ヒューズの他端に接続された第6インバータ
と、上記第6インバータの出力がドレーンに接続され、
ゲートが上記アドレス線に接続された第6PMOSトラ
ンジスタと、上記第6インバータの出力が入力に接続さ
れた第7インバータと、上記第7インバータの出力がド
レーンに接続され、ゲートは上記アドレス線に接続され
た第7PMOSトランジスタと、上記第6PMOSトラ
ンジスタのソースと上記第7PMOSトランジスタのソ
ースとが共に入力に接続された第8インバータと含んで
なる。
は、上記ヒューズの他端がドレーンに接続され、上記イ
ネーブル信号がゲートに接続された第4NMOSトラン
ジスタと、上記電源にゲートが接続され、ドレーン及び
ソースが上記第4NMOSトランジスタのソースと基準
電位との間に接続された第5NMOSトランジスタとか
らなり、上記イネーブル信号が活性化された場合にはロ
ーインピーダンスとなり、上記イネーブル信号が非活性
化された場合にはハイインピーダンスとなる。
端が電源に接続されたヒューズと、上記ヒューズの他端
がドレーンに接続され、イネーブル信号を伝達するイネ
ーブル信号線がゲートに接続された第4NMOSトラン
ジスタと、電源にゲートが接続され、上記第4NMOS
トランジスタのソースと基準電位との間にドレーンとソ
ースとが接続された第5NMOSトランジスタと、不良
セルのアドレスのAIBアドレス線がゲートに接続され
た第6NMOSトランジスタと、上記不良セルのアドレ
スのAIアドレス線がゲートに接続された第7NMOS
トランジスタと、上記ヒューズの他端に接続された第6
インバータと、上記第6インバータの出力がゲートに接
続され、上記ヒューズの他端と基準電位との間にソース
とドレーンとが接続された第8NMOSトランジスタ
と、上記第6インバータの出力が入力に接続された第7
インバータと、上記第7インバータの出力がゲートに接
続され、ソースが電源に接続された第9PMOSトラン
ジスタと、上記第7インバータの出力が入力に接続され
た第8インバータと、上記第8インバータの出力がゲー
トに接続され、ソースが上記電源に接続された第10P
MOSトランジスタと、上記第10PMOSトランジス
タのドレーンがゲートに接続され、上記第9PMOSト
ランジスタのドレーンと上記第6NMOSトランジスタ
のドレーンとがドレーンに接続された第11NMOSト
ランジスタと、上記第9PMOSトランジスタのドレー
ンがゲートに接続され、上記第10PMOSトランジス
タのドレーンと上記第7NMOSトランジスタのドレー
ンとがドレーンに接続された第12NMOSトランジス
タと、上記第6NMOSトランジスタのソースと上記第
7NMOSトランジスタのソースとが入力に接続された
第9インバータとを含んで構成することもできる。
の不良セルアドレスのコーディング方法は、リダンダン
シセルを有するメモリ装置において不良セルを修復する
ために入力されるアドレスが不良セルをアクセスした場
合に、上記不良セルに代わるリダンダンシセルにアクセ
スするリダンダンシ信号を発生するスペアデコーダ回路
であって、上記スペアデコーダ回路は第1プログラミン
グ部と第2プログラミング部とを含んでなり、上記第1
プログラミング部は、リダンダンシ信号を出力する第1
信号線と、上記第1信号線に所定の電位を供給する第1
イネーブル手段と、アドレス線に接続され、上記第1信
号線の電位を制御する第1プログラミングセルとを含ん
でなり、上記第2プログラミング部は、リダンダンシ信
号を出力する第2信号線と、上記第2信号線に所定の電
位を供給する第2イネーブル手段と、アドレス線に接続
され、上記第2信号線の電位を制御する第2プログラミ
ングセルとを含んでなるスペアデコーダ回路を用いて実
施する不良セルアドレスのコーディング方法において、
コーディングする不良セルのアドレスにハイビットの数
が多い場合には、上記第2プログラミング部の上記第2
イネーブル手段のヒューズと、上記不良セルのアドレス
のロービットが接続された上記第2プログラミングセル
の該当ヒューズとを切断し、コーディングする不良セル
のアドレスにハイビットの数が少ない場合には、上記第
1プログラミング部の上記第1イネーブル手段のヒュー
ズと、上記不良セルのアドレスのハイビットが接続され
た第1プログラミングセルの該当ヒューズとを切断して
不良セルのアドレスをコーディングする。
ーディングし、不良セルに代わるリダンダンシセルにア
クセスするリダンダンシ信号を発生する、本発明のスペ
アデコーダ回路を示すブロック図である。
回路は、NMOSトランジスタからなる第1プログラミ
ング部21(NMOSブロック)と、PMOSトランジ
スタからなる第2プログラミング部22(PMOSブロ
ック)と、修復検出回路18とを含んでなる。
シ信号を出力する第1信号線24と、イネーブル信号線
32からイネーブル信号X/Yを入力として受け、第1
信号線24に一定の電位を供給する第1イネーブル手段
25と、第1信号線24に接続された複数の第1プログ
ラミングセル26−1〜8とを含んでなる。
シ信号を出力する第2信号線28と、イネーブル信号線
32からイネーブル信号X/Yを入力として受け、第2
信号線28に一定の電位を供給する第2イネーブル手段
29と、第2信号線28に接続された複数の第2プログ
ラミングセル20−1〜8とを含んでなる。
8、20−1〜8は、それぞれ2つの入力端子と1つの
出力端子とを有している。2つの入力端子は、それぞれ
不良セルのアドレスAIが印加されるAIアドレス線5
0と、AIBが印加されるAIBアドレス線49に接続
されている。第1プログラミングセル26−1〜8の出
力端子は第1信号線24に接続されている。第2プログ
ラミングセル20−1〜8の出力端子は第2信号線28
に接続されている。
発明のスペアデコーダ回路をロー(行)アドレスの修復
に使用する場合に、ローアドレスストローブ信号/RA
Sのコントロールによって発生される信号である。ま
た、Yは、本発明のスペアデコーダ回路をコラム(列)
アドレスの修復に使用する場合に、コラムアドレスのス
トローブ信号/CASのコントロールによって発生され
る信号である。
2信号線28とに接続されており、第1信号線24と第
2信号線28の電圧レベルに応じて、リダンダンシ検出
信号を発生するところの論理ゲートから構成されてい
る。
てリダンダンシセルを選択するセレクタ信号SPS1
R、SPS1 Lを出力する第1出力部19が第1信号
線24に接続されている。また、第2信号線28の電圧
レベルに応じてリダンダンシセルを選択する第2セレク
タ信号SPS2 R、SPS2 Lを出力する第2出力
部17が第2信号線28に接続されている。
は、一端が電源電圧VCCに接続されたヒューズ31
と、ヒューズ31の他端にドレーンが接続され、ゲート
がイネーブル信号線32に接続された第1NMOSトラ
ンジスタ33と、ゲートは電源電圧VCCに接続され、
ドレーンとソースとが第1NMOSトランジスタ33の
ソースと基準電位VSSとの間に接続された第2NMO
Sトランジスタ34と、ヒューズ31の他端に接続され
た第1インバータ35と、第1インバータ35の出力に
ゲートが接続され、ドレーンとソースがヒューズ31の
他端と基準電位VSSとの間に接続された第3NMOS
トランジスタ40と、第1インバータ35の出力に接続
された第2インバータ36と、第2インバータ36の出
力を第1入力端子に受けるノアゲート37と、入力端子
はイネーブル信号線32に接続され、出力端子をノアゲ
ート37の第2入力端子に接続する第3インバータ41
と、ノアゲート37の出力を第1信号線24に順次接続
する第4インバータ38及び第5インバータ39と、か
ら構成されている。
第1イネーブル手段25に類似している。但し、第2イ
ネーブル手段29においては、第5インバータ39の出
力を第2信号線28に接続する。
は、第1、第2イネーブル手段25、29の出力信号R
Eは、節点“A”が電源電圧VCCによって常にハイと
なっているので、イネーブル信号線32のX/Y信号に
関係なく常にローとなる。
第1、第2イネーブル手段25、29の出力信号RE
は、イネーブル信号線32のX/Y信号の状態によって
変化する。すなわち、X/Y信号がハイの場合には、節
点“A”がローとなる。イネーブル信号X/Yがローの
場合は、ノード“A”とは関係なく、第3インバータ4
1の出力がハイとなるので、ノアゲート37の出力はロ
ーとなってインバータ38、39を通じて出力される。
合にイネーブル信号線32のX/Y信号がハイとなる
と、イネーブル手段25、29はイネーブル状態となっ
て、イネーブル手段の出力はハイとなる。
復検出回路18は、本実施の形態とは異なる種々の回路
要素から構成することも可能である。また、第1、第2
出力部19、17も他の回路要素を用いて構成すること
が可能である。
ゲート等の論理回路から構成する。修復検出回路18
は、第1プログラミング部21(NMOSブロック)ま
たは第2プログラミング部22(PMOSブロック)の
いずれか1つだけでも修復が実行される場合には、修復
検出回路信号RDが出力されるように設計されている。
OSブロック)の第1プログラミングセル26(−1〜
8)の第1の実施の形態を示す回路図である。
ル26は、一端が電源電圧VCCに接続されたヒューズ
61と、ヒューズ61の他端にドレーンが接続され、ゲ
ートがイネーブル信号線32に接続された、第4NMO
Sトランジスタ63と、ゲートは電源電圧VCCに接続
され、ドレーンとソースは第4NMOSトランジスタ6
3のソースと基準電位VSSとの間に接続された第5N
MOSトランジスタ64と、ヒューズ61の他端に接続
された第6インバータ65と、第6インバータ65の出
力にドレーンが接続され、ゲートは不良セルのアドレス
AIBが印加されるAIBアドレス線49に接続された
第6NMOSトランジスタ67と、第6インバータ65
の出力を入力として受ける第7インバータ66と、第7
インバータ66の出力にドレーンが接続され、ゲートが
不良セルのアドレスAIが印加されるAIアドレス線5
0に接続され、ソースは第6NMOSトランジスタ67
のソースと接続された第7NMOSトランジスタ68
と、第6NMOSトランジスタ67のソースと第7NM
OSトランジスタ68のソースとが入力に接続され、出
力が第1信号線24に接続された第8インバータ69
と、を含んでなる。
OSブロック)の第2プログラミングセル20(−1〜
8)の第1の実施の形態を示す回路図である。
は、NMOSブロックにおける第6、第7NMOSトラ
ンジスタ67、68をそれぞれPMOSトランジスタに
置き換える。
は、一端が電源電圧VCCに接続されたヒューズ51
と、ヒューズ51の他端にドレーンが接続され、ゲート
がイネーブル信号線32に接続された、第4NMOSト
ランジスタ53と、ゲートは電源電圧VCCに接続さ
れ、ドレーンとソースは第4NMOSトランジスタ53
のソースと基準電位VSSとの間に接続された第5NM
OSトランジスタ54と、ヒューズ51の他端に接続さ
れた第6インバータ55と、第6インバータ55の出力
にドレーンが接続され、ゲートは不良セルのアドレスA
IBが印加されるAIB線49に接続された第6PMO
Sトランジスタ57と、第6インバータ55の出力を入
力として受ける第7インバータ56と、第7インバータ
56の出力にドレーンが接続され、ゲートは不良セルの
アドレスAIが印加されるAIアドレス線50に接続さ
れ、ソースは第6PMOSトランジスタ57のソースと
接続された第7PMOSトランジスタ58と、第6PM
OSトランジスタ57のソースと第7PMOSトランジ
スタ58のソースとが入力に接続され、出力が第2信号
線28に接続された第8インバータ59と、を含んでな
る。
X/Y信号がハイである場合における第1プログラミン
グセル26(−1〜−8)と第2プログラミングセル2
0(−1〜−8)の動作を示す真理表である。
1]に示すとおりである。すなわち、ヒューズ61が切
断されていない場合には、イネーブル信号線32のX/
Y信号がハイであるので第4NMOSトランジスタ63
はターンオンされ、ゲートが電源電圧VCCに接続され
ている第5NMOSトランジスタ64もターンオンされ
る。しかし、第4NMOSトランジスタ63、第5NM
OSトランジスタ64がターンオンされても、一種の抵
抗の役割をするので、電源電圧VCCの電圧がヒューズ
61を介して第6インバータ65の入力に印加され、該
第6インバータ65の出力はローとなる。
不良セルのアドレスAIBが印加されるAIBアドレス
線49に接続されており、第7NMOSトランジスタ6
8ゲートは不良セルのアドレスAIが印加されるAIア
ドレス線50に接続されている。AIBアドレス線49
がハイの場合には、AIアドレス線50はローとなる。
反対に、AIBアドレス線49がローの場合には、AI
アドレス線50はハイとなる。従って、AIB線49と
AI線50とは交互にターンオンされ、両者が同時にタ
ーンオンされることはない。
第6NMOSトランジスタ67はターンオンされ、第7
NMOSトランジスタ68はターンオフされる。従っ
て、第8インバータ69の入力はローとなり、第8イン
バータ69の出力に接続された第1信号線24にハイの
信号が出力される。
には、第6NMOSトランジスタ67がターンオフさ
れ、第7NMOSトランジスタ68はターンオンされ
る。ローである第6インバータ65の出力は第7インバ
ータ66によってハイに反転されるので、第8インバー
タ69の入力がハイとなり、第8インバータ69の出力
に接続された第1信号線24にはローが出力される。
イネーブル信号線32のイネーブル信号X/Yがハイで
あるので、第4NMOSトランジスタ63がターンオン
され、ゲートが電源電圧VCCに接続されている第5N
MOSトランジスタ64もターンオンされる。ヒューズ
61は切断されているので、第6インバータ65の入力
はローになり、第6インバータ65の出力はハイにな
る。
IBアドレス線49がハイの場合には、第6NMOSト
ランジスタ67がターンオンされ、第7NMOSトラン
ジスタ68はターンオフされる。従って、第8インバー
タ69の入力はハイになり、第8インバータ69の出力
に接続された第1信号線24にはローが出力される。
れるAIアドレス線50がハイの場合には、第6NMO
Sトランジスタ67がターンオフされ、第7NMOSト
ランジスタ68はターンオンされる。従って、第8イン
バータ69の入力はローとなり、第8インバータの出力
に接続された第1信号線24にはハイが出力される。
2]に示すとおりである。すなわち、ヒューズが切断さ
れていない場合には、イネーブル信号線32のイネーブ
ル信号X/Yはハイであるので、第4NMOSトランジ
スタ53はターンオンされ、ゲートが電源電圧VCCに
接続された第5NMOSトランジスタ54もターンオン
される。しかし、第4NMOSトランジスタ53と第5
NMOSトランジスタ54がターンオンされても、これ
らは一種の抵抗として作用するので、電源電圧VCCの
電圧がヒューズ51を通じて第6インバータ55の入力
に印加され、第6インバータ55の出力はローとなる。
不良セルのアドレスAIBが印加されるAIBアドレス
線49に接続され、第7PMOSトランジスタ58のゲ
ートは不良セルのアドレスAIが印加されるAIアドレ
ス線50に接続されている。AIBアドレス線49がハ
イとなると、AIアドレス線50はローとなり、またそ
の反対に、AIBアドレス線49がローとなると、AI
アドレス線50はハイとなるので、第6PMOSトラン
ジスタ57と第7PMOSトランジスタ58は交互にタ
ーンオンされ、両者が同時にターンオンされることはな
い。
と、第6PMOSトランジスタ57がターンオフされ、
第7PMOSトランジスタ58はターンオンされる。従
って、第8インバータ59の入力がハイとなり、第8イ
ンバータ59の出力はローとなる。すなわち、第2信号
線28にはローが出力される。
れるAIアドレス線50がハイとなると、第6NMOS
トランジスタ57がターンオンされ、第7NMOSトラ
ンジスタ58はターンオフされる。従って、第8インバ
ータ59の入力がローとなり、第8インバータ59の出
力はハイになる。すなわち、第2信号線28にはハイが
出力される。
は、イネーブル信号線52のイネーブル信号X/Yはハ
イであるので、第4NMOSトランジスタ53がターン
オンされ、ゲートが電源電圧VCCに接続された第5N
MOSトランジスタ54もターンオンされる。ヒューズ
51は切断されているので、第6インバータ55の入力
はローとなり、第6インバータ55の出力はハイとな
る。
アドレス線50がハイの場合には、第6PMOSトラン
ジスタ57はターンオンされ、第7PMOSトランジス
タ58はターンオフされ、第8インバータ59の入力が
ハイになる。従って、第8インバータ59の出力はロー
となる。すなわち、第2信号線28にはローが出力され
る。
されるAIBアドレス線49がハイとなると、第6NM
OSトランジスタ57はターンオフされ、第7NMOS
トランジスタ58はターンオンされ、第8インバータ5
9の入力がローになる。従って、第8インバータ59の
出力はハイとなる。すなわち、第2信号線28にはハイ
が出力される。
2の実施の形態を示す回路図である。
プログラミングセル26は、一端が電源電圧VCCに接
続されたヒューズ71と、ヒューズ71の他端にドレー
ンが接続され、ゲートはイネーブル信号線32のイネー
ブル信号X/Yに接続された第4NMOSトランジスタ
73と、ゲートは電源電圧VCCに接続され、ドレーン
とソースは第4NMOSトランジスタ73のソースと基
準電位VSSとの間に接続された第5NMOSトランジ
スタ74と、不良セルのアドレスAIBが印加されるA
IBアドレス線49にゲートが接続された第6NMOS
トランジスタ83と、不良セルのアドレスAIが印加さ
れるAIアドレス線50にゲートが接続された第7NM
OSトランジスタ84と、ヒューズ71の他端に接続さ
れた第6インバータ75と、第6インバータ75の出力
にゲートが接続され、ソースとドレーンはヒューズ71
の他端と基準電位VSSとの間に接続された第8NMO
Sトランジスタ77と、第6インバータ75の出力を入
力として受ける第7インバータ76と、第7インバータ
76の出力にゲートが接続され、ソースは電源電圧VC
Cに接続された第9PMOSトランジスタ79と、第7
インバータ76の出力が入力に接続された第8インバー
タ78と、第8インバータ78の出力にゲートが接続さ
れ、ソースは電源電圧VCCに接続された第10PMO
Sトランジスタ80と、第10PMOSトランジスタ8
0のドレーンにゲートが接続され、ドレーンは第9PM
OSトランジスタ79のドレーンと第6NMOSトラン
ジスタ83のドレーンとに接続された第11NMOSト
ランジスタ81と、第9PMOSトランジスタ79のド
レーンにゲートが接続され、ドレーンは第10PMOS
トランジスタ80のドレーンと第7NMOSトランジス
タ84のドレーンとに接続された第12NMOSトラン
ジスタ82と、第6NMOSトランジスタ83のソース
と、第7NMOSトランジスタ84のソースとをまとめ
て入力として受ける第9インバータ85と、を含んで構
成される。
の実施の形態は、図5の第1プログラミングセルにおい
て、第6NMOSトランジスタと第7NMOSトランジ
スタとを、それぞれPMOSトランジスタに置き換えた
ものであり、図示を省略する。
第1プログラミングセル及び第2プログラミングセル
は、[表1]及び[表2]に表示された真理表に従って
動作する。
MOSトランジスタ83のドレーンと第7NMOSトラ
ンジスタ84のドレーンとに供給される電源がハイまた
はローであることを確実に決定するために、第9PMO
Sトランジスタ79と第10PMOSトランジスタ8
0、並に第11NMOSトランジスタ81と第12NM
OSトランジスタ82とが追加されている。
第10PMOSトランジスタ80、並に第11NMOS
トランジスタ81と第12NMOSトランジスタ82と
を省略した場合には、第2の実施の形態の第1、第2プ
ログラミングセルの動作は、図3及び図4に示した第1
の実施の形態の第1、第2プログラミングセルの動作と
同様になる。
良セルのアドレスをコーディングする方法は、不良セル
のアドレスにおけるハイ(HIGH)ビットの数が少な
い場合には、第1プログラミング部21(NMOSブロ
ック)のイネーブル手段である第1イネーブル手段25
のヒューズを切断してイネーブル(ENABLE)にす
る。更に、不良セルのアドレスは、第1プログラミング
部21のアドレスのハイビットに該当するアドレス線4
9、50に接続された第1プログラミングセル26−1
〜8のヒューズを切断してコーディングする。
W)ビットの数が少ない場合には、第2プログラミング
部22(PMOSブロック)の第2イネーブル手段29
のヒューズを切断してイネーブルにする。更に、第2プ
ログラミング部22の不良セルのアドレスのロービット
に該当するアドレス線に接続された第2プログラミング
セル20−1〜8のヒューズを切断してコーディングす
る。
の状態によって、スペアデコーダ回路の第1プログラミ
ング部21または第2プログラミング部22を選択して
プログラミングすることができるので、切断するヒュー
ズの数を減らすことができる。
11111>のA1と、<11100000>のA2と
をコーディングする場合、図7に示した従来の方法で
は、A1をコーディングするために、AIB[8]、A
I[1〜7]に関係する8個のヒューズを切断し、A2
をコーディングするためには、AI[6〜8]とAIB
[1〜5]に関係する8個のヒューズを切断しなければ
ならなかった。
1をコーディングするためには第2プログラミング部2
2の第2イネーブル手段29のヒューズ1個と、第2プ
ログラミング部22のAI[8]のアドレス線に接続さ
れた第2プログラミングセル22−8のヒューズ1個だ
けを切断すればコーディングが完了する。
第1プログラミング部21の第1イネーブル手段25の
ヒューズ1個と、第1プログラミング部21のAI[6
〜8]のアドレス線に接続された第1プログラミングセ
ル26−6〜8のヒューズ3個だけを切断すればコーデ
ィングが完了する。
して切断するヒューズの数を大幅に減少することがで
き、しかも、従来の方法と同様な修復動作が達成され
る。
良セルのアドレスをコーディングする場合の動作を次ぎ
の2つのケースについて説明する。第1のケースは、ロ
ーアドレスを修復する場合であり、第2のケースはコラ
ムアドレスを修復する場合である。
作タイミング図である。
図6の(A)に示すように、ローアドレスストローブ信
号/RASがローとなる。そこで、イネーブル信号Xが
ハイとなる。従って、イネーブル手段の出力信号REが
ハイとなり、信号線24または28にハイ電圧が印加さ
れる。
の数がロービットの数より少ない場合には、第1プログ
ラミング部21がコーディングされているので、ローア
ドレスが第1プログラミングセル26−1〜26−8に
接続される。ハイの状態のAIに接続されたプログラミ
ングセルは、ヒューズが切断されており、AIがハイで
AIBがローであるので、その出力がハイとなる。ま
た、ハイでないAIに接続されたプログラミングセル
は、ヒューズが切断されておらず、AIがローでAIB
がハイであるので、出力がハイとなる。すなわち、すべ
てのプログラミングセルの出力がハイであるので、第1
信号線24の電位はハイの状態に保持される。従って、
修復検出回路18からハイのRD信号が出力される。こ
のRD信号がハイとなると、メインアドレスデコーダは
ディスエーブルにされ、不良セルのアドレスに該当する
リダンダンシセルにアクセスするように動作する。
数が、ロービットの数より多い場合、すなわち、ロービ
ットの数が少ない場合には、第2プログラミング部22
がイネーブルにされるので、ローアドレスが第2プログ
ラミングセル20−1〜8に接続される。ハイの状態の
AIに接続されたプログラミングセルは、ヒューズが切
断されておらず、AIがハイでAIBがローであるの
で、その出力がハイとなる。また、ハイでないAIに接
続されたプログラミングセルは、ヒューズが切断されて
いるので、AIがローでAIBがハイであるので、出力
がハイとなる。すなわち、すべての第2プログラミング
セル20−1〜20−8の出力がハイとなって、第2信
号線28の電位はハイの状態に保持される。従って、修
復検出回路18からハイのRD信号が出力される。
は、図6の(B)に示すように、第1、第2イネーブル
手段25、29のイネーブル信号である信号Yが、コラ
ムアドレスストローブ信号/CASをコントロールする
ことによって加えられ、イネーブルされる。この動作以
外は、コラムアドレスの修復の動作は、ローアドレスの
修復動作と同一である。
従来の方法における修復検出回路と同一の機能を有す
る。すなわち、NMOSブロック(第1プログラミング
部21)またはPMOSブロック(第2プログラミング
部22)のいずれか1つだけでも修復が実行される場合
には、修復検出信号RDを出力する。
段25、29にヒューズ31を必要とする理由は次ぎの
とおりである。不良セルが2個の場合、それぞれのアド
レスを、第1、第2プログラミング部21、22にコー
ディングして使用すれば良いので問題はない。しかし、
不良セルのアドレスが1個のみ存在する場合、すなわち
1個のセルのみが不良の場合には、その不良セルのアド
レスのハイビットの数を判断して、第1、第2プログラ
ミング部21、22のうちのいずれか一方のプログラミ
ング部のみが使用される。従って、残りのプログラミン
グ部は動作しないようにさせる回路が必要となる。そう
でなければ、コーディングされないプログラミング部で
誤動作が生じる。
良セルのアドレスのすべてがハイビットの場合には、第
2プログラミング部22を利用すれば、ヒューズを切断
することなくプログラミングすることが可能なように思
われるかもしれない。しかし、すべてがロービットであ
るアドレスが第1プログラミング部21を通過するので
誤動作が生じる。このような場合にも、誤動作せず、正
常な機能が実行されるようにするためにはイネーブル手
段が必要となる。
スペアデコーダを使用することにより、不良セルのアド
レスをコーディングする場合に、不良セルのアドレスの
状態に応じてアドレスパスを選択して使用することがで
き、これによって切断するヒューズの数を減らすことが
できるようになる。
コーダ回路及び不良セルアドレスのコーディング方法に
よれば、切断するヒューズの数を減らすことができるの
で、ヒューズ切断時にチップに加えられるストレスを減
少することが可能となり、また、切断されたヒューズの
断片によって隣接配線に短絡が発生する確率を減らすこ
とが可能となり、更に、ヒューズ切断作業が減少するこ
とによって修復作業の工数が減少し、チップの生産性を
向上することが可能となるという効果がある。
る。
の形態を示す回路図である。
の形態を示す回路図である。
の形態を示す回路図である。
図である。
ある。
Claims (12)
- 【請求項1】リダンダンシセルを有するメモリ装置にお
いて不良セルを修復するために入力されるアドレスが不
良セルをアクセスした場合に、上記不良セルに代わるリ
ダンダンシセルにアクセスするリダンダンシ信号を発生
するスペアデコーダ回路において、 上記スペアデコーダ回路は第1プログラミング部と第2
プログラミング部とを含んでなり、 上記第1プログラミング部は、 リダンダンシ信号を出力する第1信号線と、 上記第1信号線に所定の電位を供給する第1イネーブル
手段と、 アドレス線に接続され、上記第1信号線の電位を制御す
る第1プログラミングセルと、 を含んでなり、 上記第2プログラミング部は、 リダンダンシ信号を出力する第2信号線と、 上記第2信号線に所定の電位を供給する第2イネーブル
手段と、 アドレス線に接続され、上記第2信号線の電位を制御す
る第2プログラミングセルと、 を含んでなり、 上記第1及び第2イネーブル手段は、 一端が電源に接続されたヒューズと論理回路とを含んで
なり、 上記論理回路は、 上記ヒューズの他端とイネーブル信号を伝達するイネー
ブル信号線とに接続され、 上記ヒューズが非切断状態にあって上記電源に接続され
ている場合にはローレベルの出力電位を発生し、 上記ヒューズが切断状態にあって、上記イネーブル信号
線にイネーブル信号が印加された場合には、ハイレベル
の出力電位を発生する、 ことを特徴とするスペアデコーダ回路。 - 【請求項2】請求項1に記載するスペアデコーダ回路に
おいて、 上記論理回路は、 上記ヒューズの他端に接続され、上記イネーブル信号が
印加されると、上記ヒューズの他端を基準電位に接続す
る抵抗性スイッチング素子と、 上記ヒューズの他端に接続された第1インバータと、 上記第1インバータの出力がゲートに接続され、上記ヒ
ューズの他端と基準電位との間にドレーンとソースとが
接続された第3NMOSトランジスタと、 上記第1インバータの出力が入力に接続された第2イン
バータと、 上記第2インバータの出力が第1入力に接続されたノア
ゲートと、 上記イネーブル信号線が入力に接続され、出力が上記ノ
アゲートの第2入力に接続された第3インバータと、 を含んでなり、 上記ヒューズが非切断状態にある場合には、上記イネー
ブル信号の状態に関係なく、上記ノアゲートの出力は常
にローとなり、 上記ヒューズが切断状態にある場合には、上記イネーブ
ル信号の状態によって上記ノアゲートの出力が変化す
る、 ことを特徴とするスペアデコーダ回路。 - 【請求項3】請求項1に記載するスペアデコーダ回路に
おいて、 上記第1プログラミングセルは、 一端が電源に接続されたヒューズと論理回路とからな
り、 上記論理回路は、 上記ヒューズの他端とアドレス線とに接続され、 上記ヒューズが非切断状態にあって、アドレス信号AI
がハイで、上記アドレス信号AIのバーアドレス信号A
IBがローであればローの出力を発生し、上記アドレス
信号AIがローで、上記アドレス信号AIのバーアドレ
ス信号AIBがハイであればハイの出力を発生し、 上記ヒューズが切断状態にあって、アドレス信号AIが
ハイで、上記アドレス信号AIのバーアドレス信号AI
Bがローであればハイの出力を発生し、上記アドレス信
号AIがローで、上記アドレス信号AIのバーアドレス
信号AIBがハイであればロー出力を発生する、 ことを特徴とするスペアデコーダ回路。 - 【請求項4】請求項3に記載するスペアデコーダ回路に
おいて、 上記論理回路は、 上記ヒューズの他端にドレーンが接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
抵抗性トランジスタと、 上記ヒューズの他端に接続された第6インバータと、 上記第6インバータの出力がドレーンに接続され、ゲー
トが上記アドレス線に接続された第6NMOSトランジ
スタと、 上記第6インバータの出力が入力に接続された第7イン
バータと、 上記第7インバータの出力がドレーンに接続され、ゲー
トは上記アドレス線に接続された第7NMOSトランジ
スタと、 上記第6NMOSトランジスタのソースと上記第7NM
OSトランジスタのソースとが共に接続された第8イン
バータと、 を含んでなることを特徴とするスペアデコーダ回路。 - 【請求項5】請求項4に記載するスペアデコーダ回路に
おいて、 上記抵抗性トランジスタは、 上記ヒューズの他端がドレーンに接続され、上記イネー
ブル信号がゲートに接続された第4NMOSトランジス
タと、 上記電源にゲートが接続され、ドレーン及びソースが上
記第4NMOSトランジスタのソースと基準電位との間
に接続された第5NMOSトランジスタと、 からなり、 上記イネーブル信号が活性化された場合にはローインピ
ーダンスとなり、上記イネーブル信号が非活性化された
場合にはハイインピーダンスとなる、 ことを特徴とするスペアデコーダ回路。 - 【請求項6】請求項1に記載するスペアデコーダ回路に
おいて、 上記第2プログラミングセルは、 一端が電源に接続されたヒューズと論理回路とからな
り、 上記論理回路は、 上記ヒューズの他端とアドレス線とに接続され、 上記ヒューズが非切断状態にあって、アドレス信号AI
がハイで、上記アドレス信号AIのバーアドレス信号A
IBがローであればハイの出力を発生し、アドレス信号
AIがローで、上記アドレス信号AIのバーアドレス信
号AIBがハイであればローの出力を発生し、 上記ヒューズが切断状態にあって、アドレス信号AIが
ハイで、上記アドレス信号AIのバーアドレス信号AI
Bがローであればローの出力を発生し、アドレス信号A
Iがローで、上記アドレス信号AIのバーアドレス信号
AIBがハイであればハイの出力を発生する、 ことを特徴とするスペアデコーダ回路。 - 【請求項7】請求項6に記載するスペアデコーダ回路に
おいて、 上記論理回路は、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
抵抗性トランジスタと、 上記ヒューズの他端に接続された第6インバータと、 上記第6インバータの出力がドレーンに接続され、ゲー
トが上記アドレス線に接続された第6PMOSトランジ
スタと、 上記第6インバータの出力が入力に接続された第7イン
バータと、 上記第7インバータの出力がドレーンに接続され、ゲー
トは上記アドレス線に接続された第7PMOSトランジ
スタと、 上記第6PMOSトランジスタのソースと上記第7PM
OSトランジスタのソースとが共に入力に接続された第
8インバータと、 を含んでなることを特徴とするスペアデコーダ回路。 - 【請求項8】請求項7に記載するスペアデコーダ回路に
おいて、 上記抵抗性トランジスタは、 上記ヒューズの他端がドレーンに接続され、上記イネー
ブル信号がゲートに接続された第4NMOSトランジス
タと、 上記電源にゲートが接続され、ドレーン及びソースが上
記第4NMOSトランジスタのソースと基準電位との間
に接続された第5NMOSトランジスタと、 からなり、 上記イネーブル信号が活性化された場合にはローインピ
ーダンスとなり、上記イネーブル信号が非活性化された
場合にはハイインピーダンスとなる、 ことを特徴とするスペアデコーダ回路。 - 【請求項9】請求項1に記載するスペアデコーダ回路に
おいて、 上記第1プログラミングセルは、 一端が電源に接続されたヒューズと、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
第4NMOSトランジスタと、 上記電源にゲートが接続され、上記第4NMOSトラン
ジスタのソースと基準電位との間にドレーンとソースと
が接続された第5NMOSトランジスタと、 上記ヒューズの他端に接続された第6インバータと、 上記第6インバータの出力がドレーンに接続され、ゲー
トにアドレス線が接続された第6NMOSトランジスタ
と、 上記第6インバータの出力が入力に接続された第7イン
バータと、 上記第7インバータの出力がドレーンに接続され、ゲー
トにアドレス線が接続された第7NMOSトランジスタ
と、 上記第6NMOSトランジスタのソースと上記第7NM
OSトランジスタのソースとが入力される第8インバー
タと、 を含んでなることを特徴とするスペアデコーダ回路。 - 【請求項10】請求項1に記載するスペアデコーダ回路
において、 上記第2プログラミングセルは、 一端が電源に接続されたヒューズと、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
第4NMOSトランジスタと、 電源にゲートが接続され、上記第4NMOSトランジス
タのソースと基準電位との間にドレーンとびソースが接
続された第5NMOSトランジスタと、 上記ヒューズの他端に接続された第6インバータと、 上記第6インバータの出力がドレーンに接続され、アド
レス線がゲートに接続された第6PMOSトランジスタ
と、 上記第6インバータの出力が入力に接続された第7イン
バータと、 上記第7インバータの出力がドレーンに接続され、アド
レス線がゲートに接続された第7PMOSトランジスタ
と、 上記第6PMOSトランジスタのソースと上記第7PM
OSトランジスタのソースとが入力される第8インバー
タと、 を含んでなることを特徴とするスペアデコーダ回路。 - 【請求項11】請求項1に記載のスペアデコーダ回路に
おいて、 上記第1プログラミングセルは、 一端が電源に接続されたヒューズと、 上記ヒューズの他端がドレーンに接続され、イネーブル
信号を伝達するイネーブル信号線がゲートに接続された
第4NMOSトランジスタと、 電源にゲートが接続され、上記第4NMOSトランジス
タのソースと基準電位との間にドレーンとソースとが接
続された第5NMOSトランジスタと、 不良セルのアドレスのAIBアドレス線がゲートに接続
された第6NMOSトランジスタと、 上記不良セルのアドレスのAIアドレス線がゲートに接
続された第7NMOSトランジスタと、 上記ヒューズの他端に接続された第6インバータと、 上記第6インバータの出力がゲートに接続され、上記ヒ
ューズの他端と基準電位との間にソースとドレーンとが
接続された第8NMOSトランジスタと、 上記第6インバータの出力が入力に接続された第7イン
バータと、 上記第7インバータの出力がゲートに接続され、ソース
が電源に接続された第9PMOSトランジスタと、 上記第7インバータの出力が入力に接続された第8イン
バータと、 上記第8インバータの出力がゲートに接続され、ソース
が上記電源に接続された第10PMOSトランジスタ
と、 上記第10PMOSトランジスタのドレーンがゲートに
接続され、上記第9PMOSトランジスタのドレーンと
上記第6NMOSトランジスタのドレーンとがドレーン
に接続された第11NMOSトランジスタと、 上記第9PMOSトランジスタのドレーンがゲートに接
続され、上記第10PMOSトランジスタのドレーンと
上記第7NMOSトランジスタのドレーンとがドレーン
に接続された第12NMOSトランジスタと、 上記第6NMOSトランジスタのソースと上記第7NM
OSトランジスタのソースとが入力に接続された第9イ
ンバータと、 を含んでなることを特徴とするスペアデコーダ回路。 - 【請求項12】リダンダンシセルを有するメモリ装置に
おいて不良セルを修復するために入力されるアドレスが
不良セルをアクセスした場合に、上記不良セルに代わる
リダンダンシセルにアクセスするリダンダンシ信号を発
生するスペアデコーダ回路において、 上記スペアデコーダ回路は第1プログラミング部と第2
プログラミング部とを含んでなり、 上記第1プログラミング部は、 リダンダンシ信号を出力する第1信号線と、 上記第1信号線に所定の電位を供給する第1イネーブル
手段と、 アドレス線に接続され、上記第1信号線の電位を制御す
る第1プログラミングセルと、 を含んでなり、 上記第2プログラミング部は、 リダンダンシ信号を出力する第2信号線と、 上記第2信号線に所定の電位を供給する第2イネーブル
手段と、 アドレス線に接続され、上記第2信号線の電位を制御す
る第2プログラミングセルと、 を含んでなる、 スペアデコーダ回路を用いて実施する不良セルアドレス
のコーディング方法において、 コーディングする不良セルのアドレスにハイビットの数
が多い場合には、上記第2プログラミング部の上記第2
イネーブル手段のヒューズと、上記不良セルのアドレス
のロービットが接続された上記第2プログラミングセル
の該当ヒューズとを切断し、 コーディングする不良セルのアドレスにハイビットの数
が少ない場合には、上記第1プログラミング部の上記第
1イネーブル手段のヒューズと、上記不良セルのアドレ
スのハイビットが接続された第1プログラミングセルの
該当ヒューズとを切断して、 不良セルのアドレスをコーディングする、 ことを特徴とする不良セルアドレスのコーディング方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960011012A KR0177406B1 (ko) | 1996-04-12 | 1996-04-12 | 스페어 디코더 회로 |
KR1996-11012 | 1996-04-12 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09288900A JPH09288900A (ja) | 1997-11-04 |
JP2875992B2 true JP2875992B2 (ja) | 1999-03-31 |
Family
ID=19455584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9022512A Expired - Fee Related JP2875992B2 (ja) | 1996-04-12 | 1997-02-05 | スペアデコーダ回路及び不良セルアドレスのコーディング方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5838621A (ja) |
JP (1) | JP2875992B2 (ja) |
KR (1) | KR0177406B1 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040018450A1 (en) * | 2002-07-25 | 2004-01-29 | United Microlectronics Corp. | Method for transferring patterns |
JP4376161B2 (ja) * | 2004-02-05 | 2009-12-02 | Okiセミコンダクタ株式会社 | 冗長救済回路 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
KR900002664B1 (ko) * | 1985-08-16 | 1990-04-21 | 가부시끼가이샤 히다찌세이사꾸쇼 | 시리얼 데이터 기억 반도체 메모리 |
US5471427A (en) * | 1989-06-05 | 1995-11-28 | Mitsubishi Denki Kabushiki Kaisha | Circuit for repairing defective bit in semiconductor memory device and repairing method |
JP2734705B2 (ja) * | 1989-12-25 | 1998-04-02 | 日本電気株式会社 | 半導体記憶装置 |
JP2600435B2 (ja) * | 1990-05-08 | 1997-04-16 | 松下電器産業株式会社 | 冗長救済回路 |
JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
JPH04238199A (ja) * | 1991-01-22 | 1992-08-26 | Nec Ic Microcomput Syst Ltd | 冗長アドレス選択回路 |
JP2888034B2 (ja) * | 1991-06-27 | 1999-05-10 | 日本電気株式会社 | 半導体メモリ装置 |
JP2980472B2 (ja) * | 1992-12-21 | 1999-11-22 | 株式会社東芝 | 半導体記憶装置 |
JP3774500B2 (ja) * | 1995-05-12 | 2006-05-17 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
-
1996
- 1996-04-12 KR KR1019960011012A patent/KR0177406B1/ko not_active IP Right Cessation
-
1997
- 1997-02-05 JP JP9022512A patent/JP2875992B2/ja not_active Expired - Fee Related
- 1997-04-14 US US08/832,732 patent/US5838621A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR0177406B1 (ko) | 1999-04-15 |
US5838621A (en) | 1998-11-17 |
KR970071966A (ko) | 1997-11-07 |
JPH09288900A (ja) | 1997-11-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5502674A (en) | Method and apparatus for repair of memory by redundancy | |
JP2731136B2 (ja) | 半導体メモリ装置の冗長回路及び冗長方法 | |
US7602660B2 (en) | Redundancy circuit semiconductor memory device | |
EP0637036B1 (en) | Redundancy element check in IC memory without programming substitution of redundant elements | |
US20010007431A1 (en) | Low current redundancy anti-fuse method and apparatus | |
JPH0320840B2 (ja) | ||
KR100370232B1 (ko) | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 | |
US4538247A (en) | Redundant rows in integrated circuit memories | |
US5457656A (en) | Zero static power memory device redundancy circuitry | |
JPH11353892A (ja) | 半導体メモリ装置の冗長デコ―ダイネイブル回路 | |
JPH11134895A (ja) | 半導体記憶装置 | |
JPH07153295A (ja) | 冗長ラインデコーダマスタイネーブル回路及び方法 | |
KR100304700B1 (ko) | 버퍼부를 내장하여 부하를 일정하게 하는 리던던시 회로 | |
JP2875992B2 (ja) | スペアデコーダ回路及び不良セルアドレスのコーディング方法 | |
JP3642905B2 (ja) | メモリセルアレイブロックの再編成が可能な半導体メモリ装置 | |
KR940008213B1 (ko) | 컬럼 리페어의 입출력 선택회로 | |
US6545920B2 (en) | Defective address storage scheme for memory device | |
JPH10241395A (ja) | 冗長回路を備えた半導体メモリ装置 | |
KR100761399B1 (ko) | 리던던시 회로 | |
KR0172349B1 (ko) | 로우 리던던시 회로를 가지는 반도체 메모리 장치 | |
US5689464A (en) | Column repair circuit for integrated circuits | |
KR0144059B1 (ko) | 불량 셀을 가진 디램을 리페어하는 스페어디코더회로 | |
KR960015673B1 (ko) | 롬리페어회로 | |
KR0172385B1 (ko) | 오버 액티브에 따른 번-인 모드를 가지는 반도체 메모리 장치의 블럭리던던시 장치 및 방법 | |
KR100243338B1 (ko) | 반도체메모리장치의대기시누설전류체크회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080114 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090114 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100114 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110114 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120114 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130114 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |