JP3530450B2 - マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路 - Google Patents
マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、マクロ回路の構造
に関し、特にマクロ回路の出力端子の配置に関する。
に関し、特にマクロ回路の出力端子の配置に関する。
【０００２】
【従来の技術】半導体集積回路のレイアウト設計では、
通常、自動配置配線ツールが使用される。自動配置配線
ツールは、ライブラリに登録されたマクロ回路の配置決
定後、マクロ回路間の配線を実行する。
通常、自動配置配線ツールが使用される。自動配置配線
ツールは、ライブラリに登録されたマクロ回路の配置決
定後、マクロ回路間の配線を実行する。
【０００３】図６は、従来のマクロ回路の概念を示す。
図に示されたマクロ回路１０は、ＳＲＡＭである。マク
ロ回路１０は、８ビットの信号を出力する第１〜第８出
力端子ＤＯ0〜ＤＯ7を含む。第１〜第８出力端子ＤＯ0
〜ＤＯ7には、第１〜第８外部配線Ｓ0〜Ｓ7が配線され
る。
図に示されたマクロ回路１０は、ＳＲＡＭである。マク
ロ回路１０は、８ビットの信号を出力する第１〜第８出
力端子ＤＯ0〜ＤＯ7を含む。第１〜第８出力端子ＤＯ0
〜ＤＯ7には、第１〜第８外部配線Ｓ0〜Ｓ7が配線され
る。
【０００４】図７は、従来のマクロ回路の構造を示す。
図には、図６に示されたマクロ回路１０の内部構造が示
される。マクロ回路１０の内部１１は、制御回路１２
と、第１〜４記憶バンクＢ0〜Ｂ3を備える。第１バンク
Ｂ0は、第１〜８記憶領域ＭＡ00〜ＭＡ07と、その出力
である第１〜８出力Ｑ00〜Ｑ07からなる。第２バンクＢ
1は、第１１〜１８記憶領域ＭＡ10〜ＭＡ17と、その出
力である第１１〜１８出力Ｑ10〜Ｑ17からなる。第３バ
ンクＢ2は、第２１〜２８記憶領域ＭＡ20〜ＭＡ27と、
その出力である第２１〜２８出力Ｑ20〜Ｑ27からなる。
第４バンクＢ3は、第３１〜３８記憶領域ＭＡ30〜ＭＡ3
7と、その出力である第３１〜３８出力Ｑ30〜Ｑ37から
なる。
図には、図６に示されたマクロ回路１０の内部構造が示
される。マクロ回路１０の内部１１は、制御回路１２
と、第１〜４記憶バンクＢ0〜Ｂ3を備える。第１バンク
Ｂ0は、第１〜８記憶領域ＭＡ00〜ＭＡ07と、その出力
である第１〜８出力Ｑ00〜Ｑ07からなる。第２バンクＢ
1は、第１１〜１８記憶領域ＭＡ10〜ＭＡ17と、その出
力である第１１〜１８出力Ｑ10〜Ｑ17からなる。第３バ
ンクＢ2は、第２１〜２８記憶領域ＭＡ20〜ＭＡ27と、
その出力である第２１〜２８出力Ｑ20〜Ｑ27からなる。
第４バンクＢ3は、第３１〜３８記憶領域ＭＡ30〜ＭＡ3
7と、その出力である第３１〜３８出力Ｑ30〜Ｑ37から
なる。
【０００５】制御回路１２には、クロック信号ＣＬＫ、
書き込み信号ＷＥと、書き込みデータＤＩと、アドレス
信号ＡＤと、イネーブル信号ＥＮが入力する。これら信
号及びデータは、第１〜４バンクＢ０〜Ｂ３に転送され
る。
書き込み信号ＷＥと、書き込みデータＤＩと、アドレス
信号ＡＤと、イネーブル信号ＥＮが入力する。これら信
号及びデータは、第１〜４バンクＢ０〜Ｂ３に転送され
る。
【０００６】第１出力Ｑ00、第１１出力Ｑ10、第２１出
力Ｑ20、そして第３１出力Ｑ30は、第１出力端子ＤＯ0
に接続する。第２出力Ｑ01、第１２出力Ｑ11、第２２出
力Ｑ21、そして第３２出力Ｑ31は、第２出力端子ＤＯ1
に接続する。第３出力Ｑ02、第１３出力Ｑ12、第２３出
力Ｑ22、そして第３３出力Ｑ32は、第３出力端子ＤＯ2
に接続する。第４出力Ｑ03、第１４出力Ｑ13、第２４出
力Ｑ23、そして第３４出力Ｑ33は、第４出力端子ＤＯ1
に接続する。第５出力Ｑ04、第１５出力Ｑ14、第２５出
力Ｑ24、そして第３５出力Ｑ34は、第５出力端子ＤＯ4
に接続する。第６出力Ｑ05、第１６出力Ｑ15、第２６出
力Ｑ25、そして第３６出力Ｑ３5は、第６出力端子ＤＯ5
に接続する。第７出力Ｑ06、第１７出力Ｑ16、第２７出
力Ｑ26、そして第３７出力Ｑ36は、第７出力端子ＤＯ6
に接続する。第８出力Ｑ07、第１８出力Ｑ17、第２８出
力Ｑ27、そして第３８出力Ｑ37は、第８出力端子ＤＯ7
に接続する。
力Ｑ20、そして第３１出力Ｑ30は、第１出力端子ＤＯ0
に接続する。第２出力Ｑ01、第１２出力Ｑ11、第２２出
力Ｑ21、そして第３２出力Ｑ31は、第２出力端子ＤＯ1
に接続する。第３出力Ｑ02、第１３出力Ｑ12、第２３出
力Ｑ22、そして第３３出力Ｑ32は、第３出力端子ＤＯ2
に接続する。第４出力Ｑ03、第１４出力Ｑ13、第２４出
力Ｑ23、そして第３４出力Ｑ33は、第４出力端子ＤＯ1
に接続する。第５出力Ｑ04、第１５出力Ｑ14、第２５出
力Ｑ24、そして第３５出力Ｑ34は、第５出力端子ＤＯ4
に接続する。第６出力Ｑ05、第１６出力Ｑ15、第２６出
力Ｑ25、そして第３６出力Ｑ３5は、第６出力端子ＤＯ5
に接続する。第７出力Ｑ06、第１７出力Ｑ16、第２７出
力Ｑ26、そして第３７出力Ｑ36は、第７出力端子ＤＯ6
に接続する。第８出力Ｑ07、第１８出力Ｑ17、第２８出
力Ｑ27、そして第３８出力Ｑ37は、第８出力端子ＤＯ7
に接続する。
【０００７】図８は、従来のマクロ回路の部分的な構造
を示す。図は、第１出力Ｑ00、第１１出力Ｑ10、第２１
出力Ｑ20、第３１出力Ｑ30、そして第１出力端子ＤＯ0
に係る構成を示す。
を示す。図は、第１出力Ｑ00、第１１出力Ｑ10、第２１
出力Ｑ20、第３１出力Ｑ30、そして第１出力端子ＤＯ0
に係る構成を示す。
【０００８】第１出力Ｑ00は、入力Ｑ00バーとイネーブ
ル信号ＥＮ0が入力するゲート回路からなる。第１１出
力Ｑ10は、入力Ｑ10バーとイネーブル信号ＥＮ1が入力
するゲート回路からなる。第２１出力Ｑ20は、入力Ｑ20
バーとイネーブル信号ＥＮ2が入力するゲート回路から
なる。第３１出力Ｑ30は、入力Ｑ30バーとイネーブル信
号ＥＮ3が入力するゲート回路からなる。出力端子ＤＯ0
は、Ｎ型CMOS電界効果トランジスタＴＲ10と、Ｐ型CMOS
電界効果トランジスタＴＲ11からなるバッファ回路を含
む。
ル信号ＥＮ0が入力するゲート回路からなる。第１１出
力Ｑ10は、入力Ｑ10バーとイネーブル信号ＥＮ1が入力
するゲート回路からなる。第２１出力Ｑ20は、入力Ｑ20
バーとイネーブル信号ＥＮ2が入力するゲート回路から
なる。第３１出力Ｑ30は、入力Ｑ30バーとイネーブル信
号ＥＮ3が入力するゲート回路からなる。出力端子ＤＯ0
は、Ｎ型CMOS電界効果トランジスタＴＲ10と、Ｐ型CMOS
電界効果トランジスタＴＲ11からなるバッファ回路を含
む。
【０００９】トランジスタＴＲ10とトランジスタＴＲ11
のゲートは、内部データ線ＤＢ0を介して、第１出力Ｑ0
0、第１１出力Ｑ10、第２１出力Ｑ20、第３１出力Ｑ30
に接続する。トランジスタＴＲ11のソースには、電源電
圧VDDが印加される。トランジスタＴＲ10のソースは、
接地GNDに接続する。トランジスタＴＲ10のドレイン
は、トランジスタＴＲ11のドレインに接続する。これら
ドレインには、外部配線Ｓ0（図６）が接続する。
のゲートは、内部データ線ＤＢ0を介して、第１出力Ｑ0
0、第１１出力Ｑ10、第２１出力Ｑ20、第３１出力Ｑ30
に接続する。トランジスタＴＲ11のソースには、電源電
圧VDDが印加される。トランジスタＴＲ10のソースは、
接地GNDに接続する。トランジスタＴＲ10のドレイン
は、トランジスタＴＲ11のドレインに接続する。これら
ドレインには、外部配線Ｓ0（図６）が接続する。
【００１０】図９は、従来のバッファ回路の詳細な構造
を示す。図に示されたバッファ回路は、Ｎ型CMOSトラン
ジスタＴＲ10と、Ｐ型CMOSトランジスタＴＲ11からな
る。トランジスタＴＲ10のゲートは、ＴＲ11のゲートに
接続する。これらゲートからなる入力ＩＮは、内部デー
タ線ＤＢ0に接続する。トランジスタＴＲ10のドレイン
は、ＴＲ11のドレインに接続する。これらドレインから
なる出力ＯＵＴは、外部配線Ｓ0に接続する。
を示す。図に示されたバッファ回路は、Ｎ型CMOSトラン
ジスタＴＲ10と、Ｐ型CMOSトランジスタＴＲ11からな
る。トランジスタＴＲ10のゲートは、ＴＲ11のゲートに
接続する。これらゲートからなる入力ＩＮは、内部デー
タ線ＤＢ0に接続する。トランジスタＴＲ10のドレイン
は、ＴＲ11のドレインに接続する。これらドレインから
なる出力ＯＵＴは、外部配線Ｓ0に接続する。
【００１１】図７〜9を参照して説明された構造は、第
２〜８出力端子ＤＯ1〜ＤＯ7に対しても設けられる。
２〜８出力端子ＤＯ1〜ＤＯ7に対しても設けられる。
【００１２】以上の構成のマクロ回路１０は、マクロ回
路自動配置配線装置のライブラリに登録される。マクロ
回路自動配置配線装置は、マクロ回路１０の配置が完了
すると、マクロ回路１０に第１〜８外部配線Ｓ0〜Ｓ7を
配線する。
路自動配置配線装置のライブラリに登録される。マクロ
回路自動配置配線装置は、マクロ回路１０の配置が完了
すると、マクロ回路１０に第１〜８外部配線Ｓ0〜Ｓ7を
配線する。
【００１３】図１０は、マクロ回路配置配線ツールであ
る半導体集積回路のレイアウト設計フローを示す。図に
示された設計フロー２０では、論理剛性ツール２３が機
能記述設計データ（ＲＴＬ）２１を入力とし、予め用意
された論理合成ライブラリ２２を参照してゲートレベル
ネットリスト２４を生成し、次に、これを入力として配
置配線ツール２６が配置配線用ライブラリ２５を参照し
ながらレイアウトデータ２７と配線遅延情報２８を出力
する様子を示している。
る半導体集積回路のレイアウト設計フローを示す。図に
示された設計フロー２０では、論理剛性ツール２３が機
能記述設計データ（ＲＴＬ）２１を入力とし、予め用意
された論理合成ライブラリ２２を参照してゲートレベル
ネットリスト２４を生成し、次に、これを入力として配
置配線ツール２６が配置配線用ライブラリ２５を参照し
ながらレイアウトデータ２７と配線遅延情報２８を出力
する様子を示している。
【００１４】機能記述設計データ２１は、半導体集積回
路の完成時の機能をレジスタ・トランスファ・レベル
（ＲＴＬ）の言語で記述したデータである。論理合成用
ライブラリ２２は、使用可能なマクロ回路に間する設計
情報が登録されたデータベースである。論理合成ツール
２３は、機能記述設計データ２１を入力とし、論理合成
用ライブラリ２２を参照して所望の機能を実現するゲー
トレベルネットリスト２４を出力する。ゲートレベルネ
ットリスト２４は、所望の機能を実現するために、論理
合成用ライブラリ２２に登録されたマクロ回路を組み合
わせ、これらマクロ回路間の信号線の接続関係を記述し
たデータである。配置配線ツール２６は、ゲートレベル
ネットリスト２４を入力とし、配置配線用ライブラリ２
５に格納された各マクロ回路の配置及び配線に関する情
報を参照しながら、マクロ回路の配置及び配線を実行す
る。配置配線用ライブラリ２５は、論理合成用ライブラ
リ２２に登録されたマクロ回路に間して、形状、寸法、
端子情報（位置、入出力等の端子属性、端子容量、出力
インピーダンス等）、そして配線禁止領域情報とうの配
置及び配線に関わる情報が登録されたデータベースであ
る。配置配線ツール２６の２つの出力の内、レイアウト
データ２７は、マクロ回路の配置配線が完了した状態で
の図形データである。もう一方の出力である配線遅延情
報２８は、各ネットの配線遅延情報が格納されたデータ
ベースであり、配置配線完了後の論理検証を行うための
シミュレータで使用される。現在、数百万ゲート規模の
ＬＳＩを設計する場合、回路設計者が設計するのは、機
能記述設計データ２１までであり、以降の論理合成、配
置配線の工程は、ほぼ自動化されている。
路の完成時の機能をレジスタ・トランスファ・レベル
（ＲＴＬ）の言語で記述したデータである。論理合成用
ライブラリ２２は、使用可能なマクロ回路に間する設計
情報が登録されたデータベースである。論理合成ツール
２３は、機能記述設計データ２１を入力とし、論理合成
用ライブラリ２２を参照して所望の機能を実現するゲー
トレベルネットリスト２４を出力する。ゲートレベルネ
ットリスト２４は、所望の機能を実現するために、論理
合成用ライブラリ２２に登録されたマクロ回路を組み合
わせ、これらマクロ回路間の信号線の接続関係を記述し
たデータである。配置配線ツール２６は、ゲートレベル
ネットリスト２４を入力とし、配置配線用ライブラリ２
５に格納された各マクロ回路の配置及び配線に関する情
報を参照しながら、マクロ回路の配置及び配線を実行す
る。配置配線用ライブラリ２５は、論理合成用ライブラ
リ２２に登録されたマクロ回路に間して、形状、寸法、
端子情報（位置、入出力等の端子属性、端子容量、出力
インピーダンス等）、そして配線禁止領域情報とうの配
置及び配線に関わる情報が登録されたデータベースであ
る。配置配線ツール２６の２つの出力の内、レイアウト
データ２７は、マクロ回路の配置配線が完了した状態で
の図形データである。もう一方の出力である配線遅延情
報２８は、各ネットの配線遅延情報が格納されたデータ
ベースであり、配置配線完了後の論理検証を行うための
シミュレータで使用される。現在、数百万ゲート規模の
ＬＳＩを設計する場合、回路設計者が設計するのは、機
能記述設計データ２１までであり、以降の論理合成、配
置配線の工程は、ほぼ自動化されている。
【００１５】以上の構成のマクロ回路配置配線装置２０
は、マクロ回路１０に第１〜８外部配線Ｓ0〜Ｓ7を配線
する。第１外部配線Ｓ0〜Ｓ7は、マクロ回路１０の周囲
を迂回する状態で配線が実行される場合がある。このよ
うな迂回は、マクロ回路１０の第１〜８出力端子ＤＯ0
〜ＤＯ7が、最短の配線を実現する位置に存在しないた
めに発生する。
は、マクロ回路１０に第１〜８外部配線Ｓ0〜Ｓ7を配線
する。第１外部配線Ｓ0〜Ｓ7は、マクロ回路１０の周囲
を迂回する状態で配線が実行される場合がある。このよ
うな迂回は、マクロ回路１０の第１〜８出力端子ＤＯ0
〜ＤＯ7が、最短の配線を実現する位置に存在しないた
めに発生する。
【００１６】迂回配線に関する問題点は、特開平４−７
８１５３号公報においても着目されている。この公報に
は、迂回経路の検出に要する時間を短縮する発明が開示
されている。
８１５３号公報においても着目されている。この公報に
は、迂回経路の検出に要する時間を短縮する発明が開示
されている。
【００１７】
【発明が解決しようとする課題】従来のマクロ回路は、
一つの出力信号に対して、一つの出力端子しか設けられ
ていなかった。このため、出力端子に対する配線相手が
出力端子に対向する位置に存在しない場合、図６に示さ
れるように、配線がマクロ回路を迂回する事態が生じて
いる。
一つの出力信号に対して、一つの出力端子しか設けられ
ていなかった。このため、出力端子に対する配線相手が
出力端子に対向する位置に存在しない場合、図６に示さ
れるように、配線がマクロ回路を迂回する事態が生じて
いる。
【００１８】配線がマクロ回路を迂回して配線される
と、その配線に専有される領域が障害となり、半導体集
積回路の集積効率が悪化していた。
と、その配線に専有される領域が障害となり、半導体集
積回路の集積効率が悪化していた。
【００１９】本発明は、配線がマクロブロックを迂回し
て配線される事態を回避することができるマクロ回路の
配線方法、マクロ回路配線装置、及びマクロを提供する
ことを目的とする。
て配線される事態を回避することができるマクロ回路の
配線方法、マクロ回路配線装置、及びマクロを提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数の形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧（）付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数の形態又は複数の実施例のうちの少なくとも１つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
【００２１】本発明によるマクロ回路の配線方法は、一
つの出力信号に対して複数の出力端子（ＤＯ0〜ＤＯ7，
ＤＯ0´〜ＤＯ7´）を備え、出力端子（ＤＯ0〜ＤＯ7，
ＤＯ0´〜ＤＯ7´）へ出力信号を伝達する出力配線（Ｏ
ＵＴ）が切断されたバッファ回路（ＴＲ0，ＴＲ1，ＴＲ
2，ＴＲ3）からなるマクロ回路（１）がライブラリ（２
２）に登録され、複数の出力端子（ＤＯ0〜ＤＯ7，ＤＯ
0´〜ＤＯ7´）の何れかに外部配線（Ｓ0〜Ｓ7）が接続
されると、外部配線（Ｓ0〜Ｓ7）が出力配線（ＯＵＴ）
の切断部を結合する。
つの出力信号に対して複数の出力端子（ＤＯ0〜ＤＯ7，
ＤＯ0´〜ＤＯ7´）を備え、出力端子（ＤＯ0〜ＤＯ7，
ＤＯ0´〜ＤＯ7´）へ出力信号を伝達する出力配線（Ｏ
ＵＴ）が切断されたバッファ回路（ＴＲ0，ＴＲ1，ＴＲ
2，ＴＲ3）からなるマクロ回路（１）がライブラリ（２
２）に登録され、複数の出力端子（ＤＯ0〜ＤＯ7，ＤＯ
0´〜ＤＯ7´）の何れかに外部配線（Ｓ0〜Ｓ7）が接続
されると、外部配線（Ｓ0〜Ｓ7）が出力配線（ＯＵＴ）
の切断部を結合する。
【００２２】本発明による更なるマクロ回路の配線方法
は、バッファ回路（１）が、Ｐ型電界効果トランジスタ
（ＴＲ0，ＴＲ2）のドレインからなる第１配線端と、Ｎ
型電界効果トランジスタ（ＴＲ1，ＴＲ3）のドレインか
らなる第２配線端を有し、出力配線（ＯＵＴ）の切断部
は、第１配線端と前記第２配線端の少なくとも何れか一
方を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と接
続しないことからなる。
は、バッファ回路（１）が、Ｐ型電界効果トランジスタ
（ＴＲ0，ＴＲ2）のドレインからなる第１配線端と、Ｎ
型電界効果トランジスタ（ＴＲ1，ＴＲ3）のドレインか
らなる第２配線端を有し、出力配線（ＯＵＴ）の切断部
は、第１配線端と前記第２配線端の少なくとも何れか一
方を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と接
続しないことからなる。
【００２３】本発明によるマクロ回路配線装置は、一つ
の出力信号に対して複数の出力端子（ＤＯ0〜ＤＯ7，Ｄ
Ｏ0´〜ＤＯ7´）を備え、出力端子（ＤＯ0〜ＤＯ7，Ｄ
Ｏ0´〜ＤＯ7´）へ出力信号を伝達する出力配線（ＯＵ
Ｔ）が切断されたバッファ回路からなるマクロ回路
（１）がライブラリ（２２）に登録され、複数の出力端
子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）の何れかに外部
配線（Ｓ0〜Ｓ7）を接続することにより、当該接続対象
となる出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と
接続されるべき出力配線（ＯＵＴ）の切断部を結合す
る。
の出力信号に対して複数の出力端子（ＤＯ0〜ＤＯ7，Ｄ
Ｏ0´〜ＤＯ7´）を備え、出力端子（ＤＯ0〜ＤＯ7，Ｄ
Ｏ0´〜ＤＯ7´）へ出力信号を伝達する出力配線（ＯＵ
Ｔ）が切断されたバッファ回路からなるマクロ回路
（１）がライブラリ（２２）に登録され、複数の出力端
子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）の何れかに外部
配線（Ｓ0〜Ｓ7）を接続することにより、当該接続対象
となる出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と
接続されるべき出力配線（ＯＵＴ）の切断部を結合す
る。
【００２４】本発明による更なるマクロ回路配線装置
は、バッファ回路が、Ｐ型電界効果トランジスタのドレ
インからなる第１配線端と、Ｎ型電界効果トランジスタ
のドレインからなる第２配線端を有し、出力配線（ＯＵ
Ｔ）の切断部は、第１配線端と第２配線端の少なくとも
何れか一方を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7
´）と接続しない部分からなり、当該部分は外部配線
（Ｓ0〜Ｓ7）を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜Ｄ
Ｏ7´）と接続することで結合される。
は、バッファ回路が、Ｐ型電界効果トランジスタのドレ
インからなる第１配線端と、Ｎ型電界効果トランジスタ
のドレインからなる第２配線端を有し、出力配線（ＯＵ
Ｔ）の切断部は、第１配線端と第２配線端の少なくとも
何れか一方を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7
´）と接続しない部分からなり、当該部分は外部配線
（Ｓ0〜Ｓ7）を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜Ｄ
Ｏ7´）と接続することで結合される。
【００２５】本発明によるマクロ回路は、一つの出力信
号に対して複数の出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜
ＤＯ7´）を備え、出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜
ＤＯ7´）へ出力信号を伝達する出力配線（ＯＵＴ）が
切断されたバッファ回路からなる。
号に対して複数の出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜
ＤＯ7´）を備え、出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜
ＤＯ7´）へ出力信号を伝達する出力配線（ＯＵＴ）が
切断されたバッファ回路からなる。
【００２６】本発明による更なるマクロ回路は、バッフ
ァ回路が、Ｎ型電界効果トランジスタのドレインからな
る第１配線端と、Ｐ型電界効果トランジスタのドレイン
からなる第２配線端を有し、出力配線（ＯＵＴ）の切断
部は、第１配線端と第２配線端の少なくとも何れか一方
を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と接続
しないことからなる。
ァ回路が、Ｎ型電界効果トランジスタのドレインからな
る第１配線端と、Ｐ型電界効果トランジスタのドレイン
からなる第２配線端を有し、出力配線（ＯＵＴ）の切断
部は、第１配線端と第２配線端の少なくとも何れか一方
を出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と接続
しないことからなる。
【００２７】本発明による更なるマクロ回路は、複数の
出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）の何れか
に対応し、出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7
´）と接続されていない第１配線端或いは第２配線端
が、外部配線（Ｓ0〜Ｓ7）により前記出力端子（ＤＯ0
〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と接続される。
出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7´）の何れか
に対応し、出力端子（ＤＯ0〜ＤＯ7，ＤＯ0´〜ＤＯ7
´）と接続されていない第１配線端或いは第２配線端
が、外部配線（Ｓ0〜Ｓ7）により前記出力端子（ＤＯ0
〜ＤＯ7，ＤＯ0´〜ＤＯ7´）と接続される。
【００２８】
【発明の実施の形態】図１は、本発明に係るマクロ回路
の概念を示す。図に示されたマクロ回路１は、ＳＲＡＭ
である。マクロ回路１の内部２は、８ビットの信号を出
力する第１〜第８出力端子ＤＯ0〜ＤＯ7と第１〜８補助
出力端子ＤＯ0´〜ＤＯ7´を備える。第１出力端子ＤＯ
0は、内部２において第１補助出力端子ＤＯ0´に接続す
る。第２出力端子ＤＯ1は、内部２において第２補助出
力端子ＤＯ1´に接続する。第３出力端子ＤＯ2は、内部
２において第３補助出力端子ＤＯ0´に接続する。第４
出力端子ＤＯ3は、内部２において第４補助出力端子Ｄ
Ｏ3´に接続する。第５出力端子ＤＯ4は、内部２におい
て第５補助出力端子ＤＯ4´に接続する。第６出力端子
ＤＯ5は、内部２において第６補助出力端子ＤＯ5´に接
続する。第７出力端子ＤＯ6は、内部２において第７補
助出力端子ＤＯ6´に接続する。第８出力端子ＤＯ7は、
内部２において第８補助出力端子ＤＯ7´に接続する。
の概念を示す。図に示されたマクロ回路１は、ＳＲＡＭ
である。マクロ回路１の内部２は、８ビットの信号を出
力する第１〜第８出力端子ＤＯ0〜ＤＯ7と第１〜８補助
出力端子ＤＯ0´〜ＤＯ7´を備える。第１出力端子ＤＯ
0は、内部２において第１補助出力端子ＤＯ0´に接続す
る。第２出力端子ＤＯ1は、内部２において第２補助出
力端子ＤＯ1´に接続する。第３出力端子ＤＯ2は、内部
２において第３補助出力端子ＤＯ0´に接続する。第４
出力端子ＤＯ3は、内部２において第４補助出力端子Ｄ
Ｏ3´に接続する。第５出力端子ＤＯ4は、内部２におい
て第５補助出力端子ＤＯ4´に接続する。第６出力端子
ＤＯ5は、内部２において第６補助出力端子ＤＯ5´に接
続する。第７出力端子ＤＯ6は、内部２において第７補
助出力端子ＤＯ6´に接続する。第８出力端子ＤＯ7は、
内部２において第８補助出力端子ＤＯ7´に接続する。
【００２９】第１〜４外部配線Ｓ0〜Ｓ3は、第１〜４出
力端子ＤＯ0〜ＤＯ3に接続する。第５〜８外部配線Ｓ4
〜Ｓ7は、第５補助出力端子ＤＯ4´〜ＤＯ7´に接続す
る。
力端子ＤＯ0〜ＤＯ3に接続する。第５〜８外部配線Ｓ4
〜Ｓ7は、第５補助出力端子ＤＯ4´〜ＤＯ7´に接続す
る。
【００３０】図２は、本発明に係るマクロ回路の構造を
示す。図には、図１に示されたマクロ回路１の内部構造
が示される。マクロ回路１の内部２は、制御回路３と、
第１〜４記憶バンクＢ0〜Ｂ3を備える。第１バンクＢ0
は、第１〜８記憶領域ＭＡ00〜ＭＡ07と、その出力であ
る第１〜８出力Ｑ00〜Ｑ07からなる。第２バンクＢ1
は、第１１〜１８記憶領域ＭＡ10〜ＭＡ17と、その出力
である第１１〜１８出力Ｑ10〜Ｑ17からなる。第３バン
クＢ2は、第２１〜２８記憶領域ＭＡ20〜ＭＡ27と、そ
の出力である第２１〜２８出力Ｑ20〜Ｑ27からなる。第
４バンクＢ3は、第３１〜３８記憶領域ＭＡ30〜ＭＡ37
と、その出力である第３１〜３８出力Ｑ30〜Ｑ37からな
る。
示す。図には、図１に示されたマクロ回路１の内部構造
が示される。マクロ回路１の内部２は、制御回路３と、
第１〜４記憶バンクＢ0〜Ｂ3を備える。第１バンクＢ0
は、第１〜８記憶領域ＭＡ00〜ＭＡ07と、その出力であ
る第１〜８出力Ｑ00〜Ｑ07からなる。第２バンクＢ1
は、第１１〜１８記憶領域ＭＡ10〜ＭＡ17と、その出力
である第１１〜１８出力Ｑ10〜Ｑ17からなる。第３バン
クＢ2は、第２１〜２８記憶領域ＭＡ20〜ＭＡ27と、そ
の出力である第２１〜２８出力Ｑ20〜Ｑ27からなる。第
４バンクＢ3は、第３１〜３８記憶領域ＭＡ30〜ＭＡ37
と、その出力である第３１〜３８出力Ｑ30〜Ｑ37からな
る。
【００３１】制御回路３には、クロック信号ＣＬＫ、書
き込み信号ＷＥと、書き込みデータＤＩと、アドレス信
号ＡＤと、イネーブル信号ＥＮが入力する。これら信号
及びデータは、第１〜４バンクＢ０〜Ｂ３に転送され
る。
き込み信号ＷＥと、書き込みデータＤＩと、アドレス信
号ＡＤと、イネーブル信号ＥＮが入力する。これら信号
及びデータは、第１〜４バンクＢ０〜Ｂ３に転送され
る。
【００３２】第１出力Ｑ00、第１１出力Ｑ10、第２１出
力Ｑ20、そして第３１出力Ｑ30は、第１出力端子ＤＯ0
及び第１補助出力端子ＤＯ0´に接続する。第２出力Ｑ0
1、第１２出力Ｑ11、第２２出力Ｑ21、そして第３２出
力Ｑ31は、第２出力端子ＤＯ1及び第２補助出力端子Ｄ
Ｏ1´に接続する。第３出力Ｑ02、第１３出力Ｑ12、第
２３出力Ｑ22、そして第３３出力Ｑ32は、第３出力端子
ＤＯ2及び第３補助出力端子ＤＯ2´に接続する。第４出
力Ｑ03、第１４出力Ｑ13、第２４出力Ｑ23、そして第３
４出力Ｑ33は、第４出力端子ＤＯ1及び第４補助出力端
子ＤＯ1´に接続する。第５出力Ｑ04、第１５出力Ｑ1
4、第２５出力Ｑ24、そして第３５出力Ｑ34は、第５出
力端子ＤＯ4及び第５補助出力端子ＤＯ4´に接続する。
第６出力Ｑ05、第１６出力Ｑ15、第２６出力Ｑ25、そし
て第３６出力Ｑ３5は、第６出力端子ＤＯ5及び第６補助
出力端子ＤＯ5´に接続する。第７出力Ｑ06、第１７出
力Ｑ16、第２７出力Ｑ26、そして第３７出力Ｑ36は、第
７出力端子ＤＯ6及び第７補助出力端子ＤＯ6´に接続す
る。第８出力Ｑ07、第１８出力Ｑ17、第２８出力Ｑ27、
そして第３８出力Ｑ37は、第８出力端子ＤＯ7及び第８
補助出力端子ＤＯ7´に接続する。
力Ｑ20、そして第３１出力Ｑ30は、第１出力端子ＤＯ0
及び第１補助出力端子ＤＯ0´に接続する。第２出力Ｑ0
1、第１２出力Ｑ11、第２２出力Ｑ21、そして第３２出
力Ｑ31は、第２出力端子ＤＯ1及び第２補助出力端子Ｄ
Ｏ1´に接続する。第３出力Ｑ02、第１３出力Ｑ12、第
２３出力Ｑ22、そして第３３出力Ｑ32は、第３出力端子
ＤＯ2及び第３補助出力端子ＤＯ2´に接続する。第４出
力Ｑ03、第１４出力Ｑ13、第２４出力Ｑ23、そして第３
４出力Ｑ33は、第４出力端子ＤＯ1及び第４補助出力端
子ＤＯ1´に接続する。第５出力Ｑ04、第１５出力Ｑ1
4、第２５出力Ｑ24、そして第３５出力Ｑ34は、第５出
力端子ＤＯ4及び第５補助出力端子ＤＯ4´に接続する。
第６出力Ｑ05、第１６出力Ｑ15、第２６出力Ｑ25、そし
て第３６出力Ｑ３5は、第６出力端子ＤＯ5及び第６補助
出力端子ＤＯ5´に接続する。第７出力Ｑ06、第１７出
力Ｑ16、第２７出力Ｑ26、そして第３７出力Ｑ36は、第
７出力端子ＤＯ6及び第７補助出力端子ＤＯ6´に接続す
る。第８出力Ｑ07、第１８出力Ｑ17、第２８出力Ｑ27、
そして第３８出力Ｑ37は、第８出力端子ＤＯ7及び第８
補助出力端子ＤＯ7´に接続する。
【００３３】図３は、本発明に係るマクロ回路の部分的
な構造を示す。図は、第１出力Ｑ00、第１１出力Ｑ10、
第２１出力Ｑ20、第３１出力Ｑ30、第１出力端子ＤＯ
0、そして第１補助出力端子ＤＯ0´に係る構成を示す。
な構造を示す。図は、第１出力Ｑ00、第１１出力Ｑ10、
第２１出力Ｑ20、第３１出力Ｑ30、第１出力端子ＤＯ
0、そして第１補助出力端子ＤＯ0´に係る構成を示す。
【００３４】第１出力Ｑ00は、入力Ｑ00バーとイネーブ
ル信号ＥＮ0が入力するゲート回路からなる。第１１出
力Ｑ10は、入力Ｑ10バーとイネーブル信号ＥＮ1が入力
するゲート回路からなる。第２１出力Ｑ20は、入力Ｑ20
バーとイネーブル信号ＥＮ2が入力するゲート回路から
なる。第３１出力Ｑ30は、入力Ｑ30バーとイネーブル信
号ＥＮ3が入力するゲート回路からなる。
ル信号ＥＮ0が入力するゲート回路からなる。第１１出
力Ｑ10は、入力Ｑ10バーとイネーブル信号ＥＮ1が入力
するゲート回路からなる。第２１出力Ｑ20は、入力Ｑ20
バーとイネーブル信号ＥＮ2が入力するゲート回路から
なる。第３１出力Ｑ30は、入力Ｑ30バーとイネーブル信
号ＥＮ3が入力するゲート回路からなる。
【００３５】第１出力端子ＤＯ0は、Ｎ型CMOS電界効果
トランジスタＴＲ0とＰ型CMOS電界効果トランジスタＴ
Ｒ1からなるバッファ回路を含む。第１補助出力端子Ｄ
Ｏ0´は、Ｎ型CMOS電界効果トランジスタＴＲ2とＰ型CM
OS電界効果トランジスタＴＲ3からなるバッファ回路を
含む。
トランジスタＴＲ0とＰ型CMOS電界効果トランジスタＴ
Ｒ1からなるバッファ回路を含む。第１補助出力端子Ｄ
Ｏ0´は、Ｎ型CMOS電界効果トランジスタＴＲ2とＰ型CM
OS電界効果トランジスタＴＲ3からなるバッファ回路を
含む。
【００３６】トランジスタＴＲ0とトランジスタＴＲ1の
ゲートは、内部データ線ＤＢ0を介して、第１出力Ｑ0
0、第１１出力Ｑ10、第２１出力Ｑ20、第３１出力Ｑ30
に接続する。トランジスタＴＲ1のソースには、電源電
圧VDDが印加される。トランジスタＴＲ0のソースは、接
地GNDに接続する。トランジスタＴＲ0のドレインは開放
された第１配線端を形成する。トランジスタＴＲ1のド
レインは開放された第２配線端を形成する。開放された
一対のドレインからなる第１配線端及び第２配線端は、
外部配線により接続することができる。その一対のドレ
インは、入力信号に応じた出力信号を伝達する出力配線
を形成する。
ゲートは、内部データ線ＤＢ0を介して、第１出力Ｑ0
0、第１１出力Ｑ10、第２１出力Ｑ20、第３１出力Ｑ30
に接続する。トランジスタＴＲ1のソースには、電源電
圧VDDが印加される。トランジスタＴＲ0のソースは、接
地GNDに接続する。トランジスタＴＲ0のドレインは開放
された第１配線端を形成する。トランジスタＴＲ1のド
レインは開放された第２配線端を形成する。開放された
一対のドレインからなる第１配線端及び第２配線端は、
外部配線により接続することができる。その一対のドレ
インは、入力信号に応じた出力信号を伝達する出力配線
を形成する。
【００３７】トランジスタＴＲ2とトランジスタＴＲ3の
ゲートは、内部データ線ＤＢ0を介して、第１出力Ｑ0
0、第１１出力Ｑ10、第２１出力Ｑ20、第３１出力Ｑ30
に接続する。トランジスタＴＲ3のソースには、電源電
圧VDDが印加される。トランジスタＴＲ2のソースは、接
地GNDに接続する。トランジスタＴＲ0のドレインと、ト
ランジスタＴＲ1のドレインは開放される。開放された
一対のドレインは、外部配線により接続することができ
る。
ゲートは、内部データ線ＤＢ0を介して、第１出力Ｑ0
0、第１１出力Ｑ10、第２１出力Ｑ20、第３１出力Ｑ30
に接続する。トランジスタＴＲ3のソースには、電源電
圧VDDが印加される。トランジスタＴＲ2のソースは、接
地GNDに接続する。トランジスタＴＲ0のドレインと、ト
ランジスタＴＲ1のドレインは開放される。開放された
一対のドレインは、外部配線により接続することができ
る。
【００３８】図４は、図３に示されたバッファ回路の配
線例を示す。図は、第１出力端子ＤＯ０に第１外部配線
Ｓ0が配線された状態を示す。第１出力端子ＤＯ0に第１
外部配線Ｓ0が配線されると、第１外部配線Ｓ0がトラン
ジスタＴＲ0のドレインとトランジスタＴＲ1のドレイン
を結合する。この結合により、トランジスタＴＲ0のド
レインとトランジスタＴＲ1のドレインからなる出力配
線には、ゲート入力に応じた電流が流れ、そして第１外
部配線Ｓ0に出力信号が供給される。
線例を示す。図は、第１出力端子ＤＯ０に第１外部配線
Ｓ0が配線された状態を示す。第１出力端子ＤＯ0に第１
外部配線Ｓ0が配線されると、第１外部配線Ｓ0がトラン
ジスタＴＲ0のドレインとトランジスタＴＲ1のドレイン
を結合する。この結合により、トランジスタＴＲ0のド
レインとトランジスタＴＲ1のドレインからなる出力配
線には、ゲート入力に応じた電流が流れ、そして第１外
部配線Ｓ0に出力信号が供給される。
【００３９】一方、第１補助出力端子ＤＯ0´には第１
外部配線Ｓ0が配線されないため、トランジスタＴＲ2,
ＴＲ3のドレイン間、即ち第１配線端及び第２配線端は
オープン状態を維持する。このオープン状態により、ト
ランジスタＴＲ2，ＴＲ3による電力消費が抑制される。
第１外部配線Ｓ0を第１出力端子ＤＯ0と第１補助出力端
子ＤＯ0´の何れに接続するかは、マクロ回路は位置配
線ツールによって、第１外部配線Ｓ0を最短経路とする
端子が選択される。
外部配線Ｓ0が配線されないため、トランジスタＴＲ2,
ＴＲ3のドレイン間、即ち第１配線端及び第２配線端は
オープン状態を維持する。このオープン状態により、ト
ランジスタＴＲ2，ＴＲ3による電力消費が抑制される。
第１外部配線Ｓ0を第１出力端子ＤＯ0と第１補助出力端
子ＤＯ0´の何れに接続するかは、マクロ回路は位置配
線ツールによって、第１外部配線Ｓ0を最短経路とする
端子が選択される。
【００４０】図５は、図４に示された配線状態に係るブ
ロックレイアウトを示す。図５（ａ）は、第１出力端子
ＤＯ0の配線前のブロックレイアウトを示す。図５
（ｂ）は、第１出力端子ＤＯ0の配線後のブロックレイ
アウトを示す。
ロックレイアウトを示す。図５（ａ）は、第１出力端子
ＤＯ0の配線前のブロックレイアウトを示す。図５
（ｂ）は、第１出力端子ＤＯ0の配線後のブロックレイ
アウトを示す。
【００４１】図５（ａ）において、トランジスタＴＲ0
のゲートとトランジスタＴＲ1のゲートは相互接続さ
れ、そして入力ＩＮを形成する。トランジスタＴＲ0の
ドレインの端部からなる第１配線端と、トランジスタＴ
Ｒ1のドレインの端部からなる第２配線端により出力Ｏ
ＵＴが形成される。
のゲートとトランジスタＴＲ1のゲートは相互接続さ
れ、そして入力ＩＮを形成する。トランジスタＴＲ0の
ドレインの端部からなる第１配線端と、トランジスタＴ
Ｒ1のドレインの端部からなる第２配線端により出力Ｏ
ＵＴが形成される。
【００４２】図５（ｂ）において、第１出力端子ＤＯ0
への配線が実行されると、入力ＩＮには、内部データ線
ＤＢ0が接続される。同様に、出力ＯＵＴには、第１外
部配線Ｓ0が接続される。その第１外部配線Ｓ0は、第１
配線端と第２配線端を接続する。
への配線が実行されると、入力ＩＮには、内部データ線
ＤＢ0が接続される。同様に、出力ＯＵＴには、第１外
部配線Ｓ0が接続される。その第１外部配線Ｓ0は、第１
配線端と第２配線端を接続する。
【００４３】第２〜８出力端子ＤＯ1〜ＤＯ7及び第１〜
８補助出力端子ＤＯ0´〜ＤＯ7´は、第１出力端子ＤＯ
0と同様のバッファ回路を備える。従って、何れの端子
においても、配線が実行されることにより、開放された
2つのドレインを接続することができる。また、開放さ
れた状態が維持された場合、一対のトランジスタによる
電力消費が抑制される。
８補助出力端子ＤＯ0´〜ＤＯ7´は、第１出力端子ＤＯ
0と同様のバッファ回路を備える。従って、何れの端子
においても、配線が実行されることにより、開放された
2つのドレインを接続することができる。また、開放さ
れた状態が維持された場合、一対のトランジスタによる
電力消費が抑制される。
【００４４】本発明に係るマクロ回路は、図１０に記載
されたマクロ回路配置配線装置２０において使用して配
置配線される。この場合、本発明に係るマクロ回路は、
論理合成用ライブラリ２２（図１０）に格納される。本
発明に係るマクロ回路の配置配線方法においては、配置
配線ツール２６により、第１〜第８外部配線Ｓ0〜Ｓ7が
配線され、そしてオープン状態に設定された２つのドレ
インの出力端が接続される。
されたマクロ回路配置配線装置２０において使用して配
置配線される。この場合、本発明に係るマクロ回路は、
論理合成用ライブラリ２２（図１０）に格納される。本
発明に係るマクロ回路の配置配線方法においては、配置
配線ツール２６により、第１〜第８外部配線Ｓ0〜Ｓ7が
配線され、そしてオープン状態に設定された２つのドレ
インの出力端が接続される。
【００４５】なお、一つの信号に対する複数の出力端子
がマクロブロックに設けられる場合、マクロ回路内の配
線長の相違によるキャパシタンスの相違が発生する。キ
ャパシタンスの相違は、出力端子毎に信号遅延量が異な
るという事態を招く。本発明に係る半導体装置は、これ
ら複数の出力端子の何れから信号を取り出しても一定の
遅延特性が得られるように、信号遅延に係るパラメータ
が設定される。そのパラメータは、例えば複数の出力端
子に共通で使用される遅延量である。そのパラメータ
は、論理合成用ライブラリ２２（図１０）又は配置配線
用ライブラリ２５（図１０）に格納され、配線遅延情報
２８（図１０）として出力される。
がマクロブロックに設けられる場合、マクロ回路内の配
線長の相違によるキャパシタンスの相違が発生する。キ
ャパシタンスの相違は、出力端子毎に信号遅延量が異な
るという事態を招く。本発明に係る半導体装置は、これ
ら複数の出力端子の何れから信号を取り出しても一定の
遅延特性が得られるように、信号遅延に係るパラメータ
が設定される。そのパラメータは、例えば複数の出力端
子に共通で使用される遅延量である。そのパラメータ
は、論理合成用ライブラリ２２（図１０）又は配置配線
用ライブラリ２５（図１０）に格納され、配線遅延情報
２８（図１０）として出力される。
【００４６】本発明のマクロ回路は、一つの信号に対す
る複数の出力端子、即ち一つの信号に対して、その取り
出し位置を任意に選択することができる構造が設けられ
た、外部配線をマクロブロックの適切な場所に接続する
ことができる。
る複数の出力端子、即ち一つの信号に対して、その取り
出し位置を任意に選択することができる構造が設けられ
た、外部配線をマクロブロックの適切な場所に接続する
ことができる。
【００４７】本発明のマクロ回路の配置配線装置は、一
つの信号に対して複数の出力端子が設けられても、その
出力端子を構成するバッファ回路の出力をオープン状態
に設定することができるため、出力信号の取り出しに使
用されないバッファ回路が電力を消費する事態を回避す
ることができる。
つの信号に対して複数の出力端子が設けられても、その
出力端子を構成するバッファ回路の出力をオープン状態
に設定することができるため、出力信号の取り出しに使
用されないバッファ回路が電力を消費する事態を回避す
ることができる。
【００４８】
【発明の効果】本発明によるマクロ回路は、配線がマク
ロブロックを迂回して配線される事態を回避することが
できる。このため、迂回配線によりマクロブロックの周
囲の配線効率が低下する事態を回避することができる。
ロブロックを迂回して配線される事態を回避することが
できる。このため、迂回配線によりマクロブロックの周
囲の配線効率が低下する事態を回避することができる。
【図１】図は、本発明に係るマクロ回路の概念を示す図
である。
である。
【図２】図は、本発明に係るマクロ回路の構造を示す図
である。
である。
【図３】図は、本発明に係るマクロ回路の部分的な構造
を示す図である。
を示す図である。
【図４】図は、図３に示されたバッファ回路の配線例を
示す図である。
示す図である。
【図５】図は、図４に示された配線状態に係るブロック
レイアウトを示す図である。
レイアウトを示す図である。
【図６】図は、従来のマクロ回路の概念を示す図であ
る。
る。
【図７】図は、従来のマクロ回路の構造を示す図であ
る。
る。
【図８】図は、従来のマクロ回路の部分的な構造を示す
図である。
図である。
【図９】図は、従来のバッファ回路の詳細な構造を示す
図である。
図である。
【図１０】図は、半導体集積回路のレイアウト設計フロ
ーを示す図である。
ーを示す図である。
１：マクロ回路
Ｂ0〜Ｂ3：第１〜３バンク
ＤＯ0〜ＤＯ7：第１〜８出力端子
ＤＯ0´〜ＤＯ7´：第１〜８補助出力端子
ＭＡ00〜ＭＡ07：第１〜８記憶領域
ＭＡ10〜ＭＡ17：第１１〜１８記憶領域
ＭＡ20〜ＭＡ27：第２１〜２８記憶領域
ＭＡ30〜ＭＡ37：第３１〜３８記憶領域
ＴＲ0，ＴＲ2：Ｎ型CMOS電界効果トランジスタ
ＴＲ1，ＴＲ3：Ｐ型CMOS電界効果トランジスタ
Ｓ0〜Ｓ7：第１〜８外部配線
Claims (6)
- 【請求項１】ソースが電源に接続され、ドレインが開放
されたＰ型電界効果トランジスタと、ソースが接地に接
続され、ドレインが開放されたＮ型電界効果トランジス
タとを備え、前記Ｐ型電界効果トランジスタ及び前記Ｎ
型電界効果トランジスタの各々のゲートに同一の信号を
入力される複数の出力バッファ回路を具備し、 前記複数の出力バッファ回路の各々に、同じ出力信号を
入力する配線が接続され、 前記複数の出力バッファ回路のうちから選択された選択
出力バッファ回路に外部配線が配線されるとき、前記選
択出力バッファ回路の前記Ｐ型電界効果トランジスタの
ドレインと、前記選択出力バッファ回路の前記Ｎ型電界
効果トランジスタのドレインと、前記外部配線とが接続
され、 前記複数の出力バッファ回路の各々に、同じ前記出力信
号が入力されたとき、前記選択出力バッファ回路から前
記選択出力バッファ回路に接続された前記外部配線へ前
記出力信号が出力される、 マクロ回路。 - 【請求項２】請求項１に記載のマクロ回路において、 前記複数の出力バッファ回路の各々は、前記複数の出力
バッファ回路の含まれる矩形のマクロブロック内の対向
する辺に設けられている、 マクロ回路。 - 【請求項３】（ａ）ライブラリに登録されたマクロ回路
を配置するステップと、 ここで、前記マクロ回路は、 ソースが電源に接続され、ドレインが開放されたＰ型電
界効果トランジスタと、ソースが接地に接続され、ドレ
インが開放されたＮ型電界効果トランジスタとを備え、
前記Ｐ型電界効果トランジスタ及び前記Ｎ型電界効果ト
ランジスタの各々のゲートに同一の信号を入力される前
記複数の出力バッファ回路を具備し、 前記複数の出力バッファ回路の各々に、同じ出力信号を
入力する配線が接続 され、 （ｂ）前記マクロ回路に配線される外部配線の位置に基
づいて、前記複数の出力バッファ回路のうちから選択出
力バッファ回路を選択するステップと、 （ｃ）前記選択出力バッファ回路に前記外部配線を配線
し、前記選択出力バッファ回路の前記Ｐ型電界効果トラ
ンジスタのドレインと、前記選択出力バッファ回路の前
記Ｎ型電界効果トランジスタのドレインと、前記外部配
線とを接続するステップと、 を具備し、 前記外部配線は、前記複数の出力バッファ回路の各々に
同じ前記出力信号が入力されたとき、前記選択出力バッ
ファ回路から前記外部配線へ前記出力信号が出力される
ように配線される、 マクロ回路の配線方法。 - 【請求項４】請求項３に記載のマクロ回路の配線方法に
おいて、 前記マクロ回路は矩形であり、 前記複数の出力バッファ回路の各々は、前記マクロ回路
内の対向する辺に設けられている、 マクロ回路の配線方法。 - 【請求項５】マクロ回路を含むライブラリと、 ここで、前記マクロ回路は、 ソースが電源に接続され、ドレインが開放されたＰ型電
界効果トランジスタと、ソースが接地に接続され、ドレ
インが開放されたＮ型電界効果トランジスタとを備え、
前記Ｐ型電界効果トランジスタ及び前記Ｎ型電界効果ト
ランジスタの各々のゲートに同一の信号を入力される前
記複数の出力バッファ回路を具備し、 前記複数の出力バッファ回路の各々は、同じ出力信号を
入力する配線が接続され、 前記複数の出力バッファ回路のうちから選択された選択
出力バッファ回路に外部配線を配線し、前記選択出力バ
ッファ回路の前記Ｐ型電界効果トランジスタの ドレイン
と、前記選択出力バッファ回路の前記Ｎ型電界効果トラ
ンジスタのドレインと、前記外部配線とを接続する配置
配線ツールと、 を具備し、 前記配置配線ツールは、前記外部配線を、前記複数の出
力バッファ回路の各々に同じ前記出力信号が入力された
とき、前記選択出力バッファ回路から前記外部配線へ、
前記出力信号に応じた信号が出力されるように配線す
る、 マクロ回路配線装置。 - 【請求項６】請求項５に記載のマクロ回路配線装置にお
いて、 前記マクロ回路は矩形であり、 前記複数の出力バッファ回路の各々は、前記マクロ回路
内の対向する辺に設けられている、 マクロ回路配線装置。
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