JP3530450B2 - マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路 - Google Patents
マクロ回路の配線方法、マクロ回路配線装置、及びマクロ回路Info
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Description
に関し、特にマクロ回路の出力端子の配置に関する。
通常、自動配置配線ツールが使用される。自動配置配線
ツールは、ライブラリに登録されたマクロ回路の配置決
定後、マクロ回路間の配線を実行する。
図に示されたマクロ回路10は、SRAMである。マク
ロ回路10は、8ビットの信号を出力する第1〜第8出
力端子DO0〜DO7を含む。第1〜第8出力端子DO0
〜DO7には、第1〜第8外部配線S0〜S7が配線され
る。
図には、図6に示されたマクロ回路10の内部構造が示
される。マクロ回路10の内部11は、制御回路12
と、第1〜4記憶バンクB0〜B3を備える。第1バンク
B0は、第1〜8記憶領域MA00〜MA07と、その出力
である第1〜8出力Q00〜Q07からなる。第2バンクB
1は、第11〜18記憶領域MA10〜MA17と、その出
力である第11〜18出力Q10〜Q17からなる。第3バ
ンクB2は、第21〜28記憶領域MA20〜MA27と、
その出力である第21〜28出力Q20〜Q27からなる。
第4バンクB3は、第31〜38記憶領域MA30〜MA3
7と、その出力である第31〜38出力Q30〜Q37から
なる。
書き込み信号WEと、書き込みデータDIと、アドレス
信号ADと、イネーブル信号ENが入力する。これら信
号及びデータは、第1〜4バンクB0〜B3に転送され
る。
力Q20、そして第31出力Q30は、第1出力端子DO0
に接続する。第2出力Q01、第12出力Q11、第22出
力Q21、そして第32出力Q31は、第2出力端子DO1
に接続する。第3出力Q02、第13出力Q12、第23出
力Q22、そして第33出力Q32は、第3出力端子DO2
に接続する。第4出力Q03、第14出力Q13、第24出
力Q23、そして第34出力Q33は、第4出力端子DO1
に接続する。第5出力Q04、第15出力Q14、第25出
力Q24、そして第35出力Q34は、第5出力端子DO4
に接続する。第6出力Q05、第16出力Q15、第26出
力Q25、そして第36出力Q35は、第6出力端子DO5
に接続する。第7出力Q06、第17出力Q16、第27出
力Q26、そして第37出力Q36は、第7出力端子DO6
に接続する。第8出力Q07、第18出力Q17、第28出
力Q27、そして第38出力Q37は、第8出力端子DO7
に接続する。
を示す。図は、第1出力Q00、第11出力Q10、第21
出力Q20、第31出力Q30、そして第1出力端子DO0
に係る構成を示す。
ル信号EN0が入力するゲート回路からなる。第11出
力Q10は、入力Q10バーとイネーブル信号EN1が入力
するゲート回路からなる。第21出力Q20は、入力Q20
バーとイネーブル信号EN2が入力するゲート回路から
なる。第31出力Q30は、入力Q30バーとイネーブル信
号EN3が入力するゲート回路からなる。出力端子DO0
は、N型CMOS電界効果トランジスタTR10と、P型CMOS
電界効果トランジスタTR11からなるバッファ回路を含
む。
のゲートは、内部データ線DB0を介して、第1出力Q0
0、第11出力Q10、第21出力Q20、第31出力Q30
に接続する。トランジスタTR11のソースには、電源電
圧VDDが印加される。トランジスタTR10のソースは、
接地GNDに接続する。トランジスタTR10のドレイン
は、トランジスタTR11のドレインに接続する。これら
ドレインには、外部配線S0(図6)が接続する。
を示す。図に示されたバッファ回路は、N型CMOSトラン
ジスタTR10と、P型CMOSトランジスタTR11からな
る。トランジスタTR10のゲートは、TR11のゲートに
接続する。これらゲートからなる入力INは、内部デー
タ線DB0に接続する。トランジスタTR10のドレイン
は、TR11のドレインに接続する。これらドレインから
なる出力OUTは、外部配線S0に接続する。
2〜8出力端子DO1〜DO7に対しても設けられる。
路自動配置配線装置のライブラリに登録される。マクロ
回路自動配置配線装置は、マクロ回路10の配置が完了
すると、マクロ回路10に第1〜8外部配線S0〜S7を
配線する。
る半導体集積回路のレイアウト設計フローを示す。図に
示された設計フロー20では、論理剛性ツール23が機
能記述設計データ(RTL)21を入力とし、予め用意
された論理合成ライブラリ22を参照してゲートレベル
ネットリスト24を生成し、次に、これを入力として配
置配線ツール26が配置配線用ライブラリ25を参照し
ながらレイアウトデータ27と配線遅延情報28を出力
する様子を示している。
路の完成時の機能をレジスタ・トランスファ・レベル
(RTL)の言語で記述したデータである。論理合成用
ライブラリ22は、使用可能なマクロ回路に間する設計
情報が登録されたデータベースである。論理合成ツール
23は、機能記述設計データ21を入力とし、論理合成
用ライブラリ22を参照して所望の機能を実現するゲー
トレベルネットリスト24を出力する。ゲートレベルネ
ットリスト24は、所望の機能を実現するために、論理
合成用ライブラリ22に登録されたマクロ回路を組み合
わせ、これらマクロ回路間の信号線の接続関係を記述し
たデータである。配置配線ツール26は、ゲートレベル
ネットリスト24を入力とし、配置配線用ライブラリ2
5に格納された各マクロ回路の配置及び配線に関する情
報を参照しながら、マクロ回路の配置及び配線を実行す
る。配置配線用ライブラリ25は、論理合成用ライブラ
リ22に登録されたマクロ回路に間して、形状、寸法、
端子情報(位置、入出力等の端子属性、端子容量、出力
インピーダンス等)、そして配線禁止領域情報とうの配
置及び配線に関わる情報が登録されたデータベースであ
る。配置配線ツール26の2つの出力の内、レイアウト
データ27は、マクロ回路の配置配線が完了した状態で
の図形データである。もう一方の出力である配線遅延情
報28は、各ネットの配線遅延情報が格納されたデータ
ベースであり、配置配線完了後の論理検証を行うための
シミュレータで使用される。現在、数百万ゲート規模の
LSIを設計する場合、回路設計者が設計するのは、機
能記述設計データ21までであり、以降の論理合成、配
置配線の工程は、ほぼ自動化されている。
は、マクロ回路10に第1〜8外部配線S0〜S7を配線
する。第1外部配線S0〜S7は、マクロ回路10の周囲
を迂回する状態で配線が実行される場合がある。このよ
うな迂回は、マクロ回路10の第1〜8出力端子DO0
〜DO7が、最短の配線を実現する位置に存在しないた
めに発生する。
8153号公報においても着目されている。この公報に
は、迂回経路の検出に要する時間を短縮する発明が開示
されている。
一つの出力信号に対して、一つの出力端子しか設けられ
ていなかった。このため、出力端子に対する配線相手が
出力端子に対向する位置に存在しない場合、図6に示さ
れるように、配線がマクロ回路を迂回する事態が生じて
いる。
と、その配線に専有される領域が障害となり、半導体集
積回路の集積効率が悪化していた。
て配線される事態を回避することができるマクロ回路の
配線方法、マクロ回路配線装置、及びマクロを提供する
ことを目的とする。
の手段が、下記のように表現される。その表現中に現れ
る技術的事項には、括弧()付きで、番号、記号等が添
記されている。その番号、記号等は、本発明の実施の複
数の形態又は複数の実施例のうちの少なくとも1つの実
施の形態又は複数の実施例を構成する技術的事項、特
に、その実施の形態又は実施例に対応する図面に表現さ
れている技術的事項に付せられている参照番号、参照記
号等に一致している。このような参照番号、参照記号
は、請求項記載の技術的事項と実施の形態又は実施例の
技術的事項との対応・橋渡しを明確にしている。このよ
うな対応・橋渡しは、請求項記載の技術的事項が実施の
形態又は実施例の技術的事項に限定されて解釈されるこ
とを意味しない。
つの出力信号に対して複数の出力端子(DO0〜DO7,
DO0´〜DO7´)を備え、出力端子(DO0〜DO7,
DO0´〜DO7´)へ出力信号を伝達する出力配線(O
UT)が切断されたバッファ回路(TR0,TR1,TR
2,TR3)からなるマクロ回路(1)がライブラリ(2
2)に登録され、複数の出力端子(DO0〜DO7,DO
0´〜DO7´)の何れかに外部配線(S0〜S7)が接続
されると、外部配線(S0〜S7)が出力配線(OUT)
の切断部を結合する。
は、バッファ回路(1)が、P型電界効果トランジスタ
(TR0,TR2)のドレインからなる第1配線端と、N
型電界効果トランジスタ(TR1,TR3)のドレインか
らなる第2配線端を有し、出力配線(OUT)の切断部
は、第1配線端と前記第2配線端の少なくとも何れか一
方を出力端子(DO0〜DO7,DO0´〜DO7´)と接
続しないことからなる。
の出力信号に対して複数の出力端子(DO0〜DO7,D
O0´〜DO7´)を備え、出力端子(DO0〜DO7,D
O0´〜DO7´)へ出力信号を伝達する出力配線(OU
T)が切断されたバッファ回路からなるマクロ回路
(1)がライブラリ(22)に登録され、複数の出力端
子(DO0〜DO7,DO0´〜DO7´)の何れかに外部
配線(S0〜S7)を接続することにより、当該接続対象
となる出力端子(DO0〜DO7,DO0´〜DO7´)と
接続されるべき出力配線(OUT)の切断部を結合す
る。
は、バッファ回路が、P型電界効果トランジスタのドレ
インからなる第1配線端と、N型電界効果トランジスタ
のドレインからなる第2配線端を有し、出力配線(OU
T)の切断部は、第1配線端と第2配線端の少なくとも
何れか一方を出力端子(DO0〜DO7,DO0´〜DO7
´)と接続しない部分からなり、当該部分は外部配線
(S0〜S7)を出力端子(DO0〜DO7,DO0´〜D
O7´)と接続することで結合される。
号に対して複数の出力端子(DO0〜DO7,DO0´〜
DO7´)を備え、出力端子(DO0〜DO7,DO0´〜
DO7´)へ出力信号を伝達する出力配線(OUT)が
切断されたバッファ回路からなる。
ァ回路が、N型電界効果トランジスタのドレインからな
る第1配線端と、P型電界効果トランジスタのドレイン
からなる第2配線端を有し、出力配線(OUT)の切断
部は、第1配線端と第2配線端の少なくとも何れか一方
を出力端子(DO0〜DO7,DO0´〜DO7´)と接続
しないことからなる。
出力端子(DO0〜DO7,DO0´〜DO7´)の何れか
に対応し、出力端子(DO0〜DO7,DO0´〜DO7
´)と接続されていない第1配線端或いは第2配線端
が、外部配線(S0〜S7)により前記出力端子(DO0
〜DO7,DO0´〜DO7´)と接続される。
の概念を示す。図に示されたマクロ回路1は、SRAM
である。マクロ回路1の内部2は、8ビットの信号を出
力する第1〜第8出力端子DO0〜DO7と第1〜8補助
出力端子DO0´〜DO7´を備える。第1出力端子DO
0は、内部2において第1補助出力端子DO0´に接続す
る。第2出力端子DO1は、内部2において第2補助出
力端子DO1´に接続する。第3出力端子DO2は、内部
2において第3補助出力端子DO0´に接続する。第4
出力端子DO3は、内部2において第4補助出力端子D
O3´に接続する。第5出力端子DO4は、内部2におい
て第5補助出力端子DO4´に接続する。第6出力端子
DO5は、内部2において第6補助出力端子DO5´に接
続する。第7出力端子DO6は、内部2において第7補
助出力端子DO6´に接続する。第8出力端子DO7は、
内部2において第8補助出力端子DO7´に接続する。
力端子DO0〜DO3に接続する。第5〜8外部配線S4
〜S7は、第5補助出力端子DO4´〜DO7´に接続す
る。
示す。図には、図1に示されたマクロ回路1の内部構造
が示される。マクロ回路1の内部2は、制御回路3と、
第1〜4記憶バンクB0〜B3を備える。第1バンクB0
は、第1〜8記憶領域MA00〜MA07と、その出力であ
る第1〜8出力Q00〜Q07からなる。第2バンクB1
は、第11〜18記憶領域MA10〜MA17と、その出力
である第11〜18出力Q10〜Q17からなる。第3バン
クB2は、第21〜28記憶領域MA20〜MA27と、そ
の出力である第21〜28出力Q20〜Q27からなる。第
4バンクB3は、第31〜38記憶領域MA30〜MA37
と、その出力である第31〜38出力Q30〜Q37からな
る。
き込み信号WEと、書き込みデータDIと、アドレス信
号ADと、イネーブル信号ENが入力する。これら信号
及びデータは、第1〜4バンクB0〜B3に転送され
る。
力Q20、そして第31出力Q30は、第1出力端子DO0
及び第1補助出力端子DO0´に接続する。第2出力Q0
1、第12出力Q11、第22出力Q21、そして第32出
力Q31は、第2出力端子DO1及び第2補助出力端子D
O1´に接続する。第3出力Q02、第13出力Q12、第
23出力Q22、そして第33出力Q32は、第3出力端子
DO2及び第3補助出力端子DO2´に接続する。第4出
力Q03、第14出力Q13、第24出力Q23、そして第3
4出力Q33は、第4出力端子DO1及び第4補助出力端
子DO1´に接続する。第5出力Q04、第15出力Q1
4、第25出力Q24、そして第35出力Q34は、第5出
力端子DO4及び第5補助出力端子DO4´に接続する。
第6出力Q05、第16出力Q15、第26出力Q25、そし
て第36出力Q35は、第6出力端子DO5及び第6補助
出力端子DO5´に接続する。第7出力Q06、第17出
力Q16、第27出力Q26、そして第37出力Q36は、第
7出力端子DO6及び第7補助出力端子DO6´に接続す
る。第8出力Q07、第18出力Q17、第28出力Q27、
そして第38出力Q37は、第8出力端子DO7及び第8
補助出力端子DO7´に接続する。
な構造を示す。図は、第1出力Q00、第11出力Q10、
第21出力Q20、第31出力Q30、第1出力端子DO
0、そして第1補助出力端子DO0´に係る構成を示す。
ル信号EN0が入力するゲート回路からなる。第11出
力Q10は、入力Q10バーとイネーブル信号EN1が入力
するゲート回路からなる。第21出力Q20は、入力Q20
バーとイネーブル信号EN2が入力するゲート回路から
なる。第31出力Q30は、入力Q30バーとイネーブル信
号EN3が入力するゲート回路からなる。
トランジスタTR0とP型CMOS電界効果トランジスタT
R1からなるバッファ回路を含む。第1補助出力端子D
O0´は、N型CMOS電界効果トランジスタTR2とP型CM
OS電界効果トランジスタTR3からなるバッファ回路を
含む。
ゲートは、内部データ線DB0を介して、第1出力Q0
0、第11出力Q10、第21出力Q20、第31出力Q30
に接続する。トランジスタTR1のソースには、電源電
圧VDDが印加される。トランジスタTR0のソースは、接
地GNDに接続する。トランジスタTR0のドレインは開放
された第1配線端を形成する。トランジスタTR1のド
レインは開放された第2配線端を形成する。開放された
一対のドレインからなる第1配線端及び第2配線端は、
外部配線により接続することができる。その一対のドレ
インは、入力信号に応じた出力信号を伝達する出力配線
を形成する。
ゲートは、内部データ線DB0を介して、第1出力Q0
0、第11出力Q10、第21出力Q20、第31出力Q30
に接続する。トランジスタTR3のソースには、電源電
圧VDDが印加される。トランジスタTR2のソースは、接
地GNDに接続する。トランジスタTR0のドレインと、ト
ランジスタTR1のドレインは開放される。開放された
一対のドレインは、外部配線により接続することができ
る。
線例を示す。図は、第1出力端子DO0に第1外部配線
S0が配線された状態を示す。第1出力端子DO0に第1
外部配線S0が配線されると、第1外部配線S0がトラン
ジスタTR0のドレインとトランジスタTR1のドレイン
を結合する。この結合により、トランジスタTR0のド
レインとトランジスタTR1のドレインからなる出力配
線には、ゲート入力に応じた電流が流れ、そして第1外
部配線S0に出力信号が供給される。
外部配線S0が配線されないため、トランジスタTR2,
TR3のドレイン間、即ち第1配線端及び第2配線端は
オープン状態を維持する。このオープン状態により、ト
ランジスタTR2,TR3による電力消費が抑制される。
第1外部配線S0を第1出力端子DO0と第1補助出力端
子DO0´の何れに接続するかは、マクロ回路は位置配
線ツールによって、第1外部配線S0を最短経路とする
端子が選択される。
ロックレイアウトを示す。図5(a)は、第1出力端子
DO0の配線前のブロックレイアウトを示す。図5
(b)は、第1出力端子DO0の配線後のブロックレイ
アウトを示す。
のゲートとトランジスタTR1のゲートは相互接続さ
れ、そして入力INを形成する。トランジスタTR0の
ドレインの端部からなる第1配線端と、トランジスタT
R1のドレインの端部からなる第2配線端により出力O
UTが形成される。
への配線が実行されると、入力INには、内部データ線
DB0が接続される。同様に、出力OUTには、第1外
部配線S0が接続される。その第1外部配線S0は、第1
配線端と第2配線端を接続する。
8補助出力端子DO0´〜DO7´は、第1出力端子DO
0と同様のバッファ回路を備える。従って、何れの端子
においても、配線が実行されることにより、開放された
2つのドレインを接続することができる。また、開放さ
れた状態が維持された場合、一対のトランジスタによる
電力消費が抑制される。
されたマクロ回路配置配線装置20において使用して配
置配線される。この場合、本発明に係るマクロ回路は、
論理合成用ライブラリ22(図10)に格納される。本
発明に係るマクロ回路の配置配線方法においては、配置
配線ツール26により、第1〜第8外部配線S0〜S7が
配線され、そしてオープン状態に設定された2つのドレ
インの出力端が接続される。
がマクロブロックに設けられる場合、マクロ回路内の配
線長の相違によるキャパシタンスの相違が発生する。キ
ャパシタンスの相違は、出力端子毎に信号遅延量が異な
るという事態を招く。本発明に係る半導体装置は、これ
ら複数の出力端子の何れから信号を取り出しても一定の
遅延特性が得られるように、信号遅延に係るパラメータ
が設定される。そのパラメータは、例えば複数の出力端
子に共通で使用される遅延量である。そのパラメータ
は、論理合成用ライブラリ22(図10)又は配置配線
用ライブラリ25(図10)に格納され、配線遅延情報
28(図10)として出力される。
る複数の出力端子、即ち一つの信号に対して、その取り
出し位置を任意に選択することができる構造が設けられ
た、外部配線をマクロブロックの適切な場所に接続する
ことができる。
つの信号に対して複数の出力端子が設けられても、その
出力端子を構成するバッファ回路の出力をオープン状態
に設定することができるため、出力信号の取り出しに使
用されないバッファ回路が電力を消費する事態を回避す
ることができる。
ロブロックを迂回して配線される事態を回避することが
できる。このため、迂回配線によりマクロブロックの周
囲の配線効率が低下する事態を回避することができる。
である。
である。
を示す図である。
示す図である。
レイアウトを示す図である。
る。
る。
図である。
図である。
ーを示す図である。
Claims (6)
- 【請求項1】ソースが電源に接続され、ドレインが開放
されたP型電界効果トランジスタと、ソースが接地に接
続され、ドレインが開放されたN型電界効果トランジス
タとを備え、前記P型電界効果トランジスタ及び前記N
型電界効果トランジスタの各々のゲートに同一の信号を
入力される複数の出力バッファ回路を具備し、 前記複数の出力バッファ回路の各々に、同じ出力信号を
入力する配線が接続され、 前記複数の出力バッファ回路のうちから選択された選択
出力バッファ回路に外部配線が配線されるとき、前記選
択出力バッファ回路の前記P型電界効果トランジスタの
ドレインと、前記選択出力バッファ回路の前記N型電界
効果トランジスタのドレインと、前記外部配線とが接続
され、 前記複数の出力バッファ回路の各々に、同じ前記出力信
号が入力されたとき、前記選択出力バッファ回路から前
記選択出力バッファ回路に接続された前記外部配線へ前
記出力信号が出力される、 マクロ回路。 - 【請求項2】請求項1に記載のマクロ回路において、 前記複数の出力バッファ回路の各々は、前記複数の出力
バッファ回路の含まれる矩形のマクロブロック内の対向
する辺に設けられている、 マクロ回路。 - 【請求項3】(a)ライブラリに登録されたマクロ回路
を配置するステップと、 ここで、前記マクロ回路は、 ソースが電源に接続され、ドレインが開放されたP型電
界効果トランジスタと、ソースが接地に接続され、ドレ
インが開放されたN型電界効果トランジスタとを備え、
前記P型電界効果トランジスタ及び前記N型電界効果ト
ランジスタの各々のゲートに同一の信号を入力される前
記複数の出力バッファ回路を具備し、 前記複数の出力バッファ回路の各々に、同じ出力信号を
入力する配線が接続 され、 (b)前記マクロ回路に配線される外部配線の位置に基
づいて、前記複数の出力バッファ回路のうちから選択出
力バッファ回路を選択するステップと、 (c)前記選択出力バッファ回路に前記外部配線を配線
し、前記選択出力バッファ回路の前記P型電界効果トラ
ンジスタのドレインと、前記選択出力バッファ回路の前
記N型電界効果トランジスタのドレインと、前記外部配
線とを接続するステップと、 を具備し、 前記外部配線は、前記複数の出力バッファ回路の各々に
同じ前記出力信号が入力されたとき、前記選択出力バッ
ファ回路から前記外部配線へ前記出力信号が出力される
ように配線される、 マクロ回路の配線方法。 - 【請求項4】請求項3に記載のマクロ回路の配線方法に
おいて、 前記マクロ回路は矩形であり、 前記複数の出力バッファ回路の各々は、前記マクロ回路
内の対向する辺に設けられている、 マクロ回路の配線方法。 - 【請求項5】マクロ回路を含むライブラリと、 ここで、前記マクロ回路は、 ソースが電源に接続され、ドレインが開放されたP型電
界効果トランジスタと、ソースが接地に接続され、ドレ
インが開放されたN型電界効果トランジスタとを備え、
前記P型電界効果トランジスタ及び前記N型電界効果ト
ランジスタの各々のゲートに同一の信号を入力される前
記複数の出力バッファ回路を具備し、 前記複数の出力バッファ回路の各々は、同じ出力信号を
入力する配線が接続され、 前記複数の出力バッファ回路のうちから選択された選択
出力バッファ回路に外部配線を配線し、前記選択出力バ
ッファ回路の前記P型電界効果トランジスタの ドレイン
と、前記選択出力バッファ回路の前記N型電界効果トラ
ンジスタのドレインと、前記外部配線とを接続する配置
配線ツールと、 を具備し、 前記配置配線ツールは、前記外部配線を、前記複数の出
力バッファ回路の各々に同じ前記出力信号が入力された
とき、前記選択出力バッファ回路から前記外部配線へ、
前記出力信号に応じた信号が出力されるように配線す
る、 マクロ回路配線装置。 - 【請求項6】請求項5に記載のマクロ回路配線装置にお
いて、 前記マクロ回路は矩形であり、 前記複数の出力バッファ回路の各々は、前記マクロ回路
内の対向する辺に設けられている、 マクロ回路配線装置。
Priority Applications (2)
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