JP3222545B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
り、特に多ビット型のDRAM(ダイナミック型ランダ
ムアクセスメモリ)あるいはSRAM(スタティック型
ランダムアクセスメモリ)に関する。
ータの破壊読み出しを行うので、メモリセルにデータの
再書込みを必要とする。この再書込みを行うために、同
一ワード線により選択される複数のメモリセルから複数
のビット線にそれぞれ読み出された電位を複数のセンス
アンプによりセンス増幅しているので、消費電流が多く
なりがちである。
の基本的な考え方は、例えば図3に示すように、メモリ
セルのアレイおよびセンスアンプのアレイを複数個のサ
ブアレイ310〜313に分割しておき、メモリセル選
択に際して、複数個のサブアレイのうちの一部のサブア
レイのみを選択的に活性化し、残りのサブアレイにおけ
る消費電流の抑制を図ることにあった。
の使い勝手を高めるために、DRAMの多ビット化が要
求されている。DRAMの多ビット化のための従来の基
本的な考え方は、図3に示したように、複数個のサブア
レイ310〜313のうちの選択的に活性化された一部
のサブアレイから複数ビットを読み出し、この複数ビッ
トの読み出し出力を複数ビットの出力端子320〜32
3から出力するものであった。この場合、一部のサブア
レイを複数ビットの出力端子320〜323に対応させ
るために、複数個のサブアレイと複数ビットの出力端子
との間にサブアレイ出力切換用のマルチプレクサ回路3
30〜333および入出力(I/O)バッファ回路34
0〜343を設けておくことにより、一部のサブアレイ
からの複数ビットの読み出し出力を複数ビットの出力端
子320〜323から出力することを可能にしている。
アーキテクチャにより、8ビット、16ビットのような
多ビット化を実現しようとすると、サブアレイ出力切換
用のマルチプレクサ回路330〜333が複雑になると
共にその入力配線35の数が増大し、マルチプレクサ回
路330〜333およびその入力配線35のパターン面
積が著しく増大する。
3の入力配線35が長くなり、この入力配線35および
マルチプレクサ回路330〜333の論理ゲートによる
信号遅延時間が大きくなり、メモリ動作の高速化を阻害
することになる。
より、例えば8個のデータビットおよび1個のパリティ
ビットを含む9ビット化を実現しようとする場合、サブ
アレイ内のあるバンクに4ビット、別のバンクに5ビッ
トを割り当てるというような複雑な制御を必要とした。
て素子の微細化によるスケーリングに頼ってきていたの
で、あまり高速にはなっていない。これに対して、MP
U(マイクロプロセッサ)はアーキテクチャの変更によ
って動作速度が飛躍的に上昇している。このように、D
RAMは、MPUとの速度差がますます乖離してきてい
るので、コンピュータシステムに用いる場合にシステム
性能を律する一因になっている。
るために、SRAMキャッシュをDRAM上にオン・チ
ップ化する手法とか、高速データ転送とキャッシュ搭載
を可能とするDRAMなどが開発され始めている。
Mの多ビット化に際して、単位時間当りの一定のデータ
転送量(例えばXバイト/秒)を実現するために必要と
する消費電力、つまり、消費電力/単位時間当りのデー
タ転送量の値をDRAMの性能の新たな指標とすること
が考えられる。
力切換用のマルチプレクサ回路を用いる構成は、必ずし
も最適であるとはいえず、DRAMの構成を根本的に見
直す必要がある。
メモリセル選択に際して、複数個のサブアレイのうちの
一部のサブアレイのみを選択的に活性化し、一部のサブ
アレイのみを複数個のデータ端子に対応させるためのサ
ブアレイ切換用のマルチプレクサ回路を用いる場合に
は、上記したようなDRAMと同様に、構成を根本的に
見直すことが望ましい。
リセル選択に際して、複数個のサブアレイのうちの一部
のサブアレイのみを選択的に活性化し、サブアレイ切換
用のマルチプレクサ回路を用いる従来のDRAMやSR
AMは、消費電力/単位時間当りのデータ転送量の値を
メモリ性能の指標とする観点から、構成が必ずしも最適
化されてはいないという問題があった。
たもので、DRAMやSRAMの多ビット化に際して、
サブアレイ切換用のマルチプレクサ回路を省略してパタ
ーン面積の削減およびメモリ動作の高速化を実現でき、
消費電力/単位時間当りのデータ転送量の値を容易に低
減し得る半導体記憶装置を提供することを目的とする。
は、それぞれDRAMセルあるいはSRAMセルのアレ
イおよび上記セルからの読み出し出力をセンスするセン
スアンプのアレイを含む複数個のサブアレイと、この複
数個のサブアレイに対応して設けられた複数個のデータ
端子と、前記複数個のサブアレイと複数個のデータ端子
との間にそれぞれ対応して設けられ、書き込みデータあ
るいは読み出しデータの転送を制御する複数個のインタ
ーフェース回路と、メモリセル選択に際して前記複数個
のサブアレイを一斉に活性状態に制御する活性化制御回
路とを具備することを特徴とする。
て、サブアレイ出力切換用のマルチプレクサ回路を省略
することができるので、パターン面積の削減およびメモ
リ動作の高速化を実現できる。
イにおける一部のブロックを選択的に活性化し、各サブ
アレイの残りのブロックの消費電流を抑制することによ
り、消費電力/単位時間当りのデータ転送量の値を低減
することが可能となる。
ば1対1で対応するメモリシステムにおいては、例えば
8個のデータビットおよび1個のパリティビットを含む
9ビット化を実現する場合、9個のサブアレイ、9個の
インターフェース回路、9個のデータ端子のそれぞれを
1対1で対応して設ければよく、メモリシステムの構成
が単純で明快になり、インターフェース回路の制御が簡
単になり、メモリシステムの設計が容易になるという利
点がある。
に説明する。
Mの一部を示している。
DRAMセルのアレイおよび上記セルからの読み出し出
力をセンスするセンスアンプのアレイを含む複数個のサ
ブアレイである。
110〜118に対応して設けられた複数個のデータ端
子である。
110〜118と複数個のデータ端子120〜128と
の間にそれぞれ対応して設けられ、書き込みデータある
いは読み出しデータの転送を制御する複数個のインター
フェース回路である。
ブアレイ110〜118を一斉に活性状態に制御する活
性化制御回路である。
110〜118は、それぞれ同じ構成を有しており、各
サブアレイにおけるメモリセルのアレイおよびセンスア
ンプのアレイは、複数個のブロックに分割されている。
そして、複数個のサブアレイ110〜118と複数個の
データ端子120〜128とは1対1で対応して設けら
れている。
選択に際して、各サブアレイ110〜118における一
部のブロックを選択的に活性状態に制御し、各サブアレ
イ110〜118における残りのブロックを非活性状態
に制御するように構成されている。
0〜138として、それぞれ入出力バッファ回路が用い
られている。
の多ビット化に際して、サブアレイ切換用のマルチプレ
クサ回路を省略することができるので、パターン面積を
削減することができる。
ァ部とをパターン的に近接させることが可能となり、デ
ータ信号のチップ内遅延を低減させ、メモリ動作の高速
化を実現できる。
レイ110〜118の一部におけるブロックを選択的に
活性化し、各サブアレイ110〜118における残りの
ブロックの消費電流を抑制することにより、消費電力/
単位時間当りのデータ転送量の値を低減することが可能
となる。
パリティビットを含む9ビット化を実現する場合、それ
ぞれ同じ構成を有する9個のサブアレイ110〜11
8、9個のデータ端子120〜128、それぞれ同じ構
成を有する9個の入出力バッファ回路130〜138を
1対1で対応して設ければよく、メモリシステムの構成
が単純で明快になり、入出力バッファ回路130〜13
8の制御が簡単になり、メモリシステムの設計が容易に
なるという利点がある。
アレイに対応してデータ入力端子およびデータ出力端子
をそれぞれ設け、対応するサブアレイとデータ出力端子
との間に出力バッファ回路を設けるように実施してもよ
い。
5MビットDRAMの一部を概略的に示している。
イ210〜218は、それぞれ同じ構成を有しており、
各サブアレイ210〜218におけるメモリセルのアレ
イおよびセンスアンプのアレイは、2個のバンクに分割
されている。
1はメモリセルアレイ、22はセンスアンプアレイ、2
3は上記メモリセルアレイ21のワード線を選択駆動す
るローデコーダ、24は2個のバンクに共通に設けられ
たカラムデコーダである。
9個のサブアレイ210〜218に1対1で対応して設
けられている。
8のそれぞれは、対応するサブアレイ210〜218に
おける2個のバンクにそれぞれ8ビットのデータバス2
5を介して接続されて上記2個のバンクとの間でそれぞ
れ8ビットのデータの授受を行うための1個のマルチプ
レクサ回路26と、このマルチプレクサ回路26に8ビ
ットのデータバス27を介して接続され、書き込みデー
タのシリアル・パラレル変換および読み出しデータのパ
ラレル・シリアル変換を行う直並列変換回路29と、こ
の直並列変換回路29と対応する1個のデータ端子(2
20〜228のいずれか1個)との間に接続された入出
力バッファ回路30とを有する。
バンクのうちの一方のバンクのセンスアンプを選択して
対応するデータバスに接続する役割を有する。
リコア部が2バンクに分かれ、バンク毎に1Kバイト分
(正確には、1024×9個)のセンスアンプが設けら
れている。
イトのセンスアンプをキャッシュメモリとして使用する
ことが可能になっており、しかも、9ビット幅のデータ
・バス、バス制御線、電源線などを有するチャネル(図
示せず)を介してMPU(図示せず)との間で、250
MHzのクロック信号の前縁、後縁に同期して高速(9
ビット/2ns)でデータ転送を行うことが可能にな
る。
れば、基本的には前記第1実施例のDRAMと同様の効
果が得られ、しかも、ほぼ500Mバイト/1秒のデー
タ転送量を低消費電力で実現することができるので、消
費電力/単位時間当りのデータ転送量の値を大幅に低減
することが可能となる。
ット、32ビット…の高速キャッシュ用SRAM)にも
適用することが可能である。SRAMにおいては、サブ
アレイの電流消費を抑制するためには、二重ワード線方
式のメモリセルアレイを用い、メモリセル選択に際して
各サブアレイにおける一部のセクションを選択的に活性
化するように活性化制御回路により制御することが可能
である。
MやSRAMの多ビット化に際して、サブアレイ切換用
のマルチプレクサ回路を省略してパターン面積の削減お
よびメモリ動作の高速化を実現でき、消費電力/単位時
間当りのデータ転送量の値を容易に低減することができ
る。
すブロック図。
略的に示すブロック図。
〜128、220〜228…データ端子、130〜13
8、230〜238…インターフェース回路、14…サ
ブアレイ活性化制御回路、21…メモリセルアレイ、2
2…センスアンプアレイ、23…ローデコーダ、24…
カラムデコーダ、25、27…データバス、26…マル
チプレクサ回路、28…信号線、29…直並列変換回
路、30…入出力バッファ回路。
Claims (5)
- 【請求項1】 複数個のバンクに分割されたメモリセル
のアレイおよび前記メモリセルからの読み出し出力をセ
ンスするセンスアンプのアレイを含む複数個のサブアレ
イと、 この複数個のサブアレイに対応して設けられた複数個の
データ端子と、 前記複数個のサブアレイと複数個のデータ端子との間に
それぞれ対応して設けられ、書き込みデータのシリアル
・パラレル変換あるいは読み出しデータのパラレル・シ
リアル変換を制御する複数個の直並列変換回路と、前記複数個のサブアレイの少なくとも1つを活性化し、
活性化されたサブアレイ内の少なくとも1つのバンクを
活性化する 活性化制御回路と、 活性化されたバンク内のメモリセルとの間で複数ビット
のデータの授受を行うためのマルチプレクサ回路と を具
備することを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置におい
て、 前記各サブアレイは、それぞれ同じ構成を有することを
特徴とする半導体記憶装置。 - 【請求項3】 請求項1又は2に記載の半導体記憶装置
において、 前記複数個のサブアレイと複数個のデータ端子とは1対
1で対応して設けられていることを特徴とする半導体記
憶装置。 - 【請求項4】 請求項1乃至3のいずれか1項に記載の
半導体記憶装置において、 前記複数個の直並列変換回路と複数個のデータ端子との
間にそれぞれ対応して設けられる複数個の入出力バッフ
ァ回路を具備することを特徴とする半導体記憶装置。 - 【請求項5】 請求項1又は2に記載の半導体記憶装置
において、 前記複数個のサブアレイに対応して複数個のデータ入力
端子および複数個のデータ出力端子がそれぞれ設けられ
ており、 前記複数個の直並列変換回路と複数個のデータ入力端子
との間にそれぞれ対応して設けられる複数個の入力バッ
ファ回路と、前記複数個の直並列変換回路と複数個のデ
ータ出力端子との間にそれぞれ対応して設けられる複数
個の出力バッファ回路とを具備することを特徴とする半
導体記憶装置。
Priority Applications (1)
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---|---|---|---|
JP13942392A JP3222545B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13942392A JP3222545B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05334869A JPH05334869A (ja) | 1993-12-17 |
JP3222545B2 true JP3222545B2 (ja) | 2001-10-29 |
Family
ID=15244865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13942392A Expired - Lifetime JP3222545B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3222545B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7697353B2 (en) | 2006-10-30 | 2010-04-13 | Kabuhsiki Kaisha Toshiba | Semiconductor device |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100518534B1 (ko) * | 2002-07-08 | 2005-10-04 | 삼성전자주식회사 | 동작속도를 향상시키기 위한 개선된 구조를 가지는 반도체메모리 장치 |
JP2011165298A (ja) | 2010-01-18 | 2011-08-25 | Elpida Memory Inc | 半導体記憶装置及びこれを備えた情報処理システム |
-
1992
- 1992-05-29 JP JP13942392A patent/JP3222545B2/ja not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US7697353B2 (en) | 2006-10-30 | 2010-04-13 | Kabuhsiki Kaisha Toshiba | Semiconductor device |
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JPH05334869A (ja) | 1993-12-17 |
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