JP2858623B2 - 半導体装置及びその製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特にＭＯＳＦＥＴ（Metal Oxide Semico
nductor Field Effect Transistor ）とその製造方法に
関するものである。
造方法に係り、特にＭＯＳＦＥＴ（Metal Oxide Semico
nductor Field Effect Transistor ）とその製造方法に
関するものである。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴは、図８に示すよう
に、基板１に不純物を拡散してソース領域２とドレイン
領域３とを形成し、ゲート酸化膜４を介してゲート電極
５が設けられた構造となっている。そして、このような
構造のＭＯＳＦＥＴを微細化するとソース領域２とドレ
イン領域３との間隔が狭くなり、これらの間で導通する
パンチスルー現象が生じるので、これを防止するため
に、基板１の不純物濃度を上げる必要があった。このた
め、ゲート電圧をかけたときのゲート電極５下の空乏層
幅は狭くなり、ゲート酸化膜４界面での垂直電界が増大
するので、キャリアの移動度が減少してトランジスタの
駆動能力が減少する原因となっていた。
に、基板１に不純物を拡散してソース領域２とドレイン
領域３とを形成し、ゲート酸化膜４を介してゲート電極
５が設けられた構造となっている。そして、このような
構造のＭＯＳＦＥＴを微細化するとソース領域２とドレ
イン領域３との間隔が狭くなり、これらの間で導通する
パンチスルー現象が生じるので、これを防止するため
に、基板１の不純物濃度を上げる必要があった。このた
め、ゲート電圧をかけたときのゲート電極５下の空乏層
幅は狭くなり、ゲート酸化膜４界面での垂直電界が増大
するので、キャリアの移動度が減少してトランジスタの
駆動能力が減少する原因となっていた。
【０００３】ところで、ＭＯＳＦＥＴは、微細化するに
したがって電源電圧が下がる傾向にあり、それに伴って
しきい値電圧も下げる必要がある。ところが、基板１の
不純物濃度を上げるとしきい値電圧も上がってしまう。
そこで、基板１と逆の導電型の不純物を基板１の表面に
導入して、見掛上のしきい値電圧を下げるようにしてい
た。
したがって電源電圧が下がる傾向にあり、それに伴って
しきい値電圧も下げる必要がある。ところが、基板１の
不純物濃度を上げるとしきい値電圧も上がってしまう。
そこで、基板１と逆の導電型の不純物を基板１の表面に
導入して、見掛上のしきい値電圧を下げるようにしてい
た。
【０００４】
【発明が解決しようとする課題】基板１と逆の導電型の
不純物を基板１の表面に導入した場合、見掛上のしきい
値電圧は下がるが、ゲート電圧が０Ｖの時のドレイン電
流（リーク電流）値は増大してしまうという課題があっ
た。
不純物を基板１の表面に導入した場合、見掛上のしきい
値電圧は下がるが、ゲート電圧が０Ｖの時のドレイン電
流（リーク電流）値は増大してしまうという課題があっ
た。
【０００５】これは、図９に示すゲート電圧−ドレイン
電流のグラフからも判るように、しきい値電圧以下の領
域でドレイン電流を一桁下げるのに必要なゲート電圧を
示すＳ係数の特性は基板１の不純物濃度に依存するが、
基板１の不純物濃度は変わっていないため、Ｓ係数は変
わらず、単順にしきい値を下げるとリーク電流が増える
ことになった。したがって、リーク電流を増加させずに
しきい値電流を下げるには、同時にＳ係数も下げる必要
があった。
電流のグラフからも判るように、しきい値電圧以下の領
域でドレイン電流を一桁下げるのに必要なゲート電圧を
示すＳ係数の特性は基板１の不純物濃度に依存するが、
基板１の不純物濃度は変わっていないため、Ｓ係数は変
わらず、単順にしきい値を下げるとリーク電流が増える
ことになった。したがって、リーク電流を増加させずに
しきい値電流を下げるには、同時にＳ係数も下げる必要
があった。
【０００６】また、基板１の不純物濃度を上げるとソー
ス領域２及びドレイン領域３下の空乏層幅も減少し、各
領域２，３の容量も増大するので、ＭＯＳＦＥＴの遅延
時間が増大し、動作速度が低下するという課題があっ
た。そこで本発明は、上記課題を解決した半導体装置及
びその製造方法を提供することを目的とする。
ス領域２及びドレイン領域３下の空乏層幅も減少し、各
領域２，３の容量も増大するので、ＭＯＳＦＥＴの遅延
時間が増大し、動作速度が低下するという課題があっ
た。そこで本発明は、上記課題を解決した半導体装置及
びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、を備えた半導体装置において、前記ゲート絶縁膜の
下方で前記ゲート絶縁膜と前記ソース領域及び前記ドレ
イン領域に接しないようにして前記基板内に形成された
第２の導電型を有する第２の領域と、第１の導電型を有
して前記ゲート絶縁膜とこの第２の領域との間に形成さ
れ、前記ゲート電極に電圧をかけた時に形成される空乏
層の幅と、前記第２の領域とのｐｎ接合による空乏層の
幅とを合計した幅よりも小さい幅の第１の領域と、第１
の導電型を有して前記第２の領域と前記ソース領域及び
前記ドレイン領域との間にそれぞれ形成され、前記ソー
ス領域による空乏層幅と、前記第２の領域とのｐｎ接合
による空乏層の幅とを合計した幅よりも大きい幅の第３
の領域と、を有することを特徴とする半導体装置、及
び、第１の導電型を有する半導体基板に第２の導電型を
有する不純物を注入して第２の領域を形成する工程と、
前記半導体基板に第１の導電型を有する不純物を注入し
て前記第２の領域よりも表面側に第１の領域を形成する
工程と、前記半導体基板表面に薄いゲート絶縁膜を成膜
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、このゲート電極をマスクとして前記第２の領
域の不純物濃度よりも濃くなるように、第３の領域を形
成するための第１の導電型を有する不純物を前記第２の
領域に重なる位置に注入する工程と、前記ゲート電極を
マスクとして第２の導電型を有する不純物を注入してソ
ース領域及びドレイン領域を形成する工程とよりなるこ
とを特徴とする半導体装置の製造方法を提供しようとす
るものである。
の手段として、第１の導電型を有する半導体基板上に薄
いゲート絶縁膜を挟んで形成されたゲート電極と、この
ゲート絶縁膜の下方でこのゲート電極の両側に設けられ
た第２の導電型を有するソース領域及びドレイン領域
と、を備えた半導体装置において、前記ゲート絶縁膜の
下方で前記ゲート絶縁膜と前記ソース領域及び前記ドレ
イン領域に接しないようにして前記基板内に形成された
第２の導電型を有する第２の領域と、第１の導電型を有
して前記ゲート絶縁膜とこの第２の領域との間に形成さ
れ、前記ゲート電極に電圧をかけた時に形成される空乏
層の幅と、前記第２の領域とのｐｎ接合による空乏層の
幅とを合計した幅よりも小さい幅の第１の領域と、第１
の導電型を有して前記第２の領域と前記ソース領域及び
前記ドレイン領域との間にそれぞれ形成され、前記ソー
ス領域による空乏層幅と、前記第２の領域とのｐｎ接合
による空乏層の幅とを合計した幅よりも大きい幅の第３
の領域と、を有することを特徴とする半導体装置、及
び、第１の導電型を有する半導体基板に第２の導電型を
有する不純物を注入して第２の領域を形成する工程と、
前記半導体基板に第１の導電型を有する不純物を注入し
て前記第２の領域よりも表面側に第１の領域を形成する
工程と、前記半導体基板表面に薄いゲート絶縁膜を成膜
する工程と、このゲート絶縁膜上にゲート電極を形成す
る工程と、このゲート電極をマスクとして前記第２の領
域の不純物濃度よりも濃くなるように、第３の領域を形
成するための第１の導電型を有する不純物を前記第２の
領域に重なる位置に注入する工程と、前記ゲート電極を
マスクとして第２の導電型を有する不純物を注入してソ
ース領域及びドレイン領域を形成する工程とよりなるこ
とを特徴とする半導体装置の製造方法を提供しようとす
るものである。
【０００８】
【実施例】まず、本発明の半導体装置の第１の実施例で
あるＭＯＳＦＥＴの構造を図１に示し、その要部拡大図
を図２に示して以下に説明する。このＭＯＳＦＥＴは、
ゲート電極１５下に基板１１と同じ導電型を有する領域
Ｉがあり、その下には、基板１１と反対の導電型を有す
る領域IIがある。また、この領域IIとソース領域１２と
の間及び領域IIとドレイン領域１３との間には、それぞ
れ基板１１と同じ導電型を有する領域III がある。な
お、基板１１を領域IVとする。したがって、基板１１を
ｐ型とすると、領域Ｉ、III 、IVはｐ型となり、領域I
I、ソース領域１２、ドレイン領域１３はｎ型となる。
また、基板１１がｎ型の場合には、それぞれ逆の導電型
となる。
あるＭＯＳＦＥＴの構造を図１に示し、その要部拡大図
を図２に示して以下に説明する。このＭＯＳＦＥＴは、
ゲート電極１５下に基板１１と同じ導電型を有する領域
Ｉがあり、その下には、基板１１と反対の導電型を有す
る領域IIがある。また、この領域IIとソース領域１２と
の間及び領域IIとドレイン領域１３との間には、それぞ
れ基板１１と同じ導電型を有する領域III がある。な
お、基板１１を領域IVとする。したがって、基板１１を
ｐ型とすると、領域Ｉ、III 、IVはｐ型となり、領域I
I、ソース領域１２、ドレイン領域１３はｎ型となる。
また、基板１１がｎ型の場合には、それぞれ逆の導電型
となる。
【０００９】そして、それぞれの領域は、次のような条
件を満たしている。領域Ｉの深さ方向幅Ｗ１は、ゲート
バイアスによる空乏層幅Ｗｇと領域IIの接合による空乏
層幅Ｗj1の合計よりも小さくする（Ｗ１＜Ｗｇ＋Ｗj
1）。領域IIの深さ方向幅Ｗ２は、任意である。領域III
の深さ方向幅Ｗ３は、領域IIの深さ方向幅Ｗ２よりも
大きくする（Ｗ３＞Ｗ２）。領域III の横方向幅Ｗ13
は、領域IIのドレイン領域１３による空乏層幅Ｗｄと領
域IIとの接合による空乏層幅Ｗj3の合計よりも大きくす
る（Ｗ13＞Ｗｄ＋Ｗj3）。さらに、望ましい条件とし
て、領域IVの基板濃度Ｎ４を他の全ての領域Ｉ，II，II
I の濃度Ｎ１，Ｎ２，Ｎ３よりも薄くする（Ｎ４＜Ｎ
１，Ｎ２，Ｎ３）。
件を満たしている。領域Ｉの深さ方向幅Ｗ１は、ゲート
バイアスによる空乏層幅Ｗｇと領域IIの接合による空乏
層幅Ｗj1の合計よりも小さくする（Ｗ１＜Ｗｇ＋Ｗj
1）。領域IIの深さ方向幅Ｗ２は、任意である。領域III
の深さ方向幅Ｗ３は、領域IIの深さ方向幅Ｗ２よりも
大きくする（Ｗ３＞Ｗ２）。領域III の横方向幅Ｗ13
は、領域IIのドレイン領域１３による空乏層幅Ｗｄと領
域IIとの接合による空乏層幅Ｗj3の合計よりも大きくす
る（Ｗ13＞Ｗｄ＋Ｗj3）。さらに、望ましい条件とし
て、領域IVの基板濃度Ｎ４を他の全ての領域Ｉ，II，II
I の濃度Ｎ１，Ｎ２，Ｎ３よりも薄くする（Ｎ４＜Ｎ
１，Ｎ２，Ｎ３）。
【００１０】このような各条件は、次のような作用を示
す。領域Ｉは、動作時に反転状態となり、キャリアの伝
導を担当するチャネル領域である。そして、領域Ｉの不
純物濃度によって、このＭＯＳＦＥＴのしきい値電圧が
制御される。
す。領域Ｉは、動作時に反転状態となり、キャリアの伝
導を担当するチャネル領域である。そして、領域Ｉの不
純物濃度によって、このＭＯＳＦＥＴのしきい値電圧が
制御される。
【００１１】領域IIは、領域Ｉとｐｎ接合しているの
で、領域Ｉをこの接合により空乏化させる。したがっ
て、領域IIは、ゲート電極１５に電圧をかけたときの領
域Ｉの空乏化を助け、ゲート電極１５から見た見掛上の
容量を低減させる。また、同時にしきい値電圧を低減す
る。
で、領域Ｉをこの接合により空乏化させる。したがっ
て、領域IIは、ゲート電極１５に電圧をかけたときの領
域Ｉの空乏化を助け、ゲート電極１５から見た見掛上の
容量を低減させる。また、同時にしきい値電圧を低減す
る。
【００１２】領域III は、ドレイン領域１３の空乏層が
広がって、領域IIとドレイン領域１３が導通することを
防止する。さらに、領域III は、領域Ｉと領域IVとをつ
ないで領域Ｉの電位を安定させている。
広がって、領域IIとドレイン領域１３が導通することを
防止する。さらに、領域III は、領域Ｉと領域IVとをつ
ないで領域Ｉの電位を安定させている。
【００１３】領域IVの不純物濃度は、ソース領域１２と
ドレイン領域１３の容量を決定する。パンチスルーの防
止は、領域III が行っているので、領域IVの不純物濃度
はこのことを考慮せずに決めることができ、ソース領域
１２とドレイン領域１３の容量を減らすために低濃度に
する。
ドレイン領域１３の容量を決定する。パンチスルーの防
止は、領域III が行っているので、領域IVの不純物濃度
はこのことを考慮せずに決めることができ、ソース領域
１２とドレイン領域１３の容量を減らすために低濃度に
する。
【００１４】また、図３に示すように、製造工程の関係
で、ソース領域１２及びドレイン領域１３の下側に領域
III がはみ出た構造で形成されることがある（第２の実
施例）。この場合、ソース領域１２及びドレイン領域１
３に接している領域III の不純物濃度がソース領域１２
及びドレイン領域１３の容量を決定するが、領域IIIの
はみ出した部分の深さ方向幅Ｗ3aがドレインの空乏層幅
Ｗｄよりも小さい場合（Ｗ3a＜Ｗｄ）、ドレインの空乏
層が領域IVにまで伸びることになるので、この場合でも
ソース領域１２及びドレイン領域１３の容量を低減する
ことができる。
で、ソース領域１２及びドレイン領域１３の下側に領域
III がはみ出た構造で形成されることがある（第２の実
施例）。この場合、ソース領域１２及びドレイン領域１
３に接している領域III の不純物濃度がソース領域１２
及びドレイン領域１３の容量を決定するが、領域IIIの
はみ出した部分の深さ方向幅Ｗ3aがドレインの空乏層幅
Ｗｄよりも小さい場合（Ｗ3a＜Ｗｄ）、ドレインの空乏
層が領域IVにまで伸びることになるので、この場合でも
ソース領域１２及びドレイン領域１３の容量を低減する
ことができる。
【００１５】このような構造のＭＯＳＦＥＴは次のよう
にして製造することができる。製造工程を図４（Ａ）〜
（Ｄ）に示す。まず、同図（Ａ）に示すように、領域IV
である不純物濃度１．５×１０16cm-3のｐ型基板１１の
表面に犠牲酸化膜１４ａを形成し、この犠牲酸化膜１４
ａを通して基板１１にＢ（ボロン）を２５KeV 、１．５
×１０12cm-2、Ｐ（リン）を１６０KeV 、２．５×１０
12cm-2注入すると、犠牲酸化膜１４ａの下に、領域Ｉと
なるＢの注入された層１６が形成され、さらにその下
に、領域IIとなるＰの注入された層１７が形成される。
そして、熱処理は、後述するソース領域１２及びドレイ
ン領域１３の活性化のための熱処理と同時に行って、領
域Ｉ，IIを形成するのであるが、この時点で、熱処理を
行って、実行不純物プロファイルをとると、図５に示す
ように、基板１１の表面側から順番に、領域Ｉ、領域II
及び基板１１である領域IVが形成されていることが判
る。なお、図５のグラフの横軸はこの半導体の表面から
の深さを示し、縦軸は実効的不純物量を示している。
にして製造することができる。製造工程を図４（Ａ）〜
（Ｄ）に示す。まず、同図（Ａ）に示すように、領域IV
である不純物濃度１．５×１０16cm-3のｐ型基板１１の
表面に犠牲酸化膜１４ａを形成し、この犠牲酸化膜１４
ａを通して基板１１にＢ（ボロン）を２５KeV 、１．５
×１０12cm-2、Ｐ（リン）を１６０KeV 、２．５×１０
12cm-2注入すると、犠牲酸化膜１４ａの下に、領域Ｉと
なるＢの注入された層１６が形成され、さらにその下
に、領域IIとなるＰの注入された層１７が形成される。
そして、熱処理は、後述するソース領域１２及びドレイ
ン領域１３の活性化のための熱処理と同時に行って、領
域Ｉ，IIを形成するのであるが、この時点で、熱処理を
行って、実行不純物プロファイルをとると、図５に示す
ように、基板１１の表面側から順番に、領域Ｉ、領域II
及び基板１１である領域IVが形成されていることが判
る。なお、図５のグラフの横軸はこの半導体の表面から
の深さを示し、縦軸は実効的不純物量を示している。
【００１６】そして、図４（Ｂ）に示すように、Ｂ，Ｐ
の注入後（熱処理を行わずに）、ゲート酸化膜（ゲート
絶縁膜）１４をつけ直してからポリシリコン薄膜を成
膜、エッチングして、ゲート電極１５を形成する。
の注入後（熱処理を行わずに）、ゲート酸化膜（ゲート
絶縁膜）１４をつけ直してからポリシリコン薄膜を成
膜、エッチングして、ゲート電極１５を形成する。
【００１７】次に、ソース領域１２及びドレイン領域１
３に用いる不純物との拡散係数の差を利用して、領域II
I を形成する。まず、同図（Ｃ）に示すように、ゲート
電極１５をマスクとして領域IIを完全に覆うように、領
域IIに注入したＰよりも多くのＢを注入する。
３に用いる不純物との拡散係数の差を利用して、領域II
I を形成する。まず、同図（Ｃ）に示すように、ゲート
電極１５をマスクとして領域IIを完全に覆うように、領
域IIに注入したＰよりも多くのＢを注入する。
【００１８】さらに、同図（Ｄ）に示すように、ソース
領域１２及びドレイン領域１３形成用のＡｓ（ひ素）を
Ｂよりも多く注入して、熱処理を行うと、同図（Ｅ）に
示すように、拡散係数の大きいＢがＡｓよりも拡散し
て、領域III を形成し、図１に示すようなＭＯＳＦＥＴ
を製造することができる。
領域１２及びドレイン領域１３形成用のＡｓ（ひ素）を
Ｂよりも多く注入して、熱処理を行うと、同図（Ｅ）に
示すように、拡散係数の大きいＢがＡｓよりも拡散し
て、領域III を形成し、図１に示すようなＭＯＳＦＥＴ
を製造することができる。
【００１９】また、領域III は、別の方法によっても形
成することができる。この方法を図６（Ａ）〜（Ｃ）と
共に説明する。まず、図４（Ａ）〜（Ｃ）まで同様に行
い、ゲート電極１５をマスクとしてＢを注入した状態を
図６（Ａ）に示す。そして、同図（Ｂ）に示すように、
ＳｉＯ2 のＣＶＤ絶縁膜１８を表面に成膜してから、ソ
ース領域１２及びドレイン領域１３形成用のＡｓを注入
する。このとき、ゲート電極１５の側面に成膜されるＣ
ＶＤ絶縁膜１８の厚みの分だけ、ＢよりもＡｓが外側に
注入されるので、同図（Ｃ）に示すように、領域III と
なる部分ができる。そして、最後に熱処理を行うと、図
１に示すようなＭＯＳＦＥＴを製造することができる。
成することができる。この方法を図６（Ａ）〜（Ｃ）と
共に説明する。まず、図４（Ａ）〜（Ｃ）まで同様に行
い、ゲート電極１５をマスクとしてＢを注入した状態を
図６（Ａ）に示す。そして、同図（Ｂ）に示すように、
ＳｉＯ2 のＣＶＤ絶縁膜１８を表面に成膜してから、ソ
ース領域１２及びドレイン領域１３形成用のＡｓを注入
する。このとき、ゲート電極１５の側面に成膜されるＣ
ＶＤ絶縁膜１８の厚みの分だけ、ＢよりもＡｓが外側に
注入されるので、同図（Ｃ）に示すように、領域III と
なる部分ができる。そして、最後に熱処理を行うと、図
１に示すようなＭＯＳＦＥＴを製造することができる。
【００２０】この方法では、ＣＶＤ絶縁膜１８の膜厚を
制御することにより、領域III の横方向幅Ｗ13を変える
ことができるので、拡散だけにより領域III を形成する
場合に比べて、領域III の横方向幅Ｗ13を簡単に制御す
ることができる。
制御することにより、領域III の横方向幅Ｗ13を変える
ことができるので、拡散だけにより領域III を形成する
場合に比べて、領域III の横方向幅Ｗ13を簡単に制御す
ることができる。
【００２１】さらに、領域III の別の形成方法を図７
（Ａ），（Ｂ）と共に説明する。まず、図４（Ａ），
（Ｂ）まで同様にして製造する。次に、図７（Ａ）に示
すように、ゲート電極１５をマスクとしてＢを斜めイオ
ン注入する。この斜めイオン注入により、ゲート電極１
５の下側にもＢが注入される。その後、同図（Ｂ）に示
すように、ゲート電極１５をマスクとしてソース領域１
２及びドレイン領域１３形成用のＡｓを注入すると、ゲ
ート電極の下側に領域III となるＢが注入された領域が
残る。そして、最後に熱処理を行うと、図１に示すよう
なＭＯＳＦＥＴを製造することができる。この場合も、
斜めイオン注入を制御することにより、領域III の横方
向幅Ｗ13を簡単に制御することができる。
（Ａ），（Ｂ）と共に説明する。まず、図４（Ａ），
（Ｂ）まで同様にして製造する。次に、図７（Ａ）に示
すように、ゲート電極１５をマスクとしてＢを斜めイオ
ン注入する。この斜めイオン注入により、ゲート電極１
５の下側にもＢが注入される。その後、同図（Ｂ）に示
すように、ゲート電極１５をマスクとしてソース領域１
２及びドレイン領域１３形成用のＡｓを注入すると、ゲ
ート電極の下側に領域III となるＢが注入された領域が
残る。そして、最後に熱処理を行うと、図１に示すよう
なＭＯＳＦＥＴを製造することができる。この場合も、
斜めイオン注入を制御することにより、領域III の横方
向幅Ｗ13を簡単に制御することができる。
【００２２】また、本発明の半導体装置の第３の実施例
を図面と共に説明する。図１０は、本発明の半導体装置
の第３の実施例を示す構成図であり、ＬＤＤ構造を有す
るものである。このＬＤＤ構造の特性は、先に出願した
整理番号４０５００１０６０号「半導体装置」（平成５
年１１月９日出願）に詳しく記載されている。そして、
第１の実施例では、領域III の横方向幅が、領域IIのド
レイン領域１３による空乏層幅と領域IIとの接合による
空乏層幅の合計よりも大きくしているが、この第３の実
施例では、領域III の横方向幅が、領域IIのドレイン領
域２３による空乏層幅と領域IIとの接合による空乏層幅
の合計よりも小さいが、領域IIのソース領域２２による
空乏層幅と領域IIとの接合による空乏層幅の合計よりも
大きい値となっている。一般に、ドレイン電圧の作用に
より、ドレイン領域１３による空乏層幅の方が、ソース
領域１２による空乏層幅よりも大きくなるので、本実施
例のような領域III の横方向幅に設定することができ
る。
を図面と共に説明する。図１０は、本発明の半導体装置
の第３の実施例を示す構成図であり、ＬＤＤ構造を有す
るものである。このＬＤＤ構造の特性は、先に出願した
整理番号４０５００１０６０号「半導体装置」（平成５
年１１月９日出願）に詳しく記載されている。そして、
第１の実施例では、領域III の横方向幅が、領域IIのド
レイン領域１３による空乏層幅と領域IIとの接合による
空乏層幅の合計よりも大きくしているが、この第３の実
施例では、領域III の横方向幅が、領域IIのドレイン領
域２３による空乏層幅と領域IIとの接合による空乏層幅
の合計よりも小さいが、領域IIのソース領域２２による
空乏層幅と領域IIとの接合による空乏層幅の合計よりも
大きい値となっている。一般に、ドレイン電圧の作用に
より、ドレイン領域１３による空乏層幅の方が、ソース
領域１２による空乏層幅よりも大きくなるので、本実施
例のような領域III の横方向幅に設定することができ
る。
【００２３】この図１０に示したＭＯＳＦＥＴの構成を
簡単に説明すると、ゲート電極２５の両側には、非導電
性のサイドスペーサ２６があり、ゲート酸化膜２４を介
したゲート電極２５下に基板２１と同じ導電型を有する
領域Ｉがある。そして、その下には、基板２１と反対の
導電型を有する領域IIがある。また、この領域IIとソー
ス領域２２との間及び領域IIとドレイン領域２３との間
には、それぞれ基板２１と同じ導電型を有する領域III
がある。さらに、領域Ｉとソース領域２２との間及び領
域Ｉとドレイン領域２３との間には、ＬＤＤ領域２７が
形成されている。なお、基板２１を領域IVとする。した
がって、基板２１をｐ型とすると、領域Ｉ、III 、IVは
ｐ型となり、領域II、ソース領域２２、ドレイン領域２
３、ＬＤＤ領域２７はｎ型となる。また、基板２１がｎ
型の場合には、それぞれ逆の導電型となる。
簡単に説明すると、ゲート電極２５の両側には、非導電
性のサイドスペーサ２６があり、ゲート酸化膜２４を介
したゲート電極２５下に基板２１と同じ導電型を有する
領域Ｉがある。そして、その下には、基板２１と反対の
導電型を有する領域IIがある。また、この領域IIとソー
ス領域２２との間及び領域IIとドレイン領域２３との間
には、それぞれ基板２１と同じ導電型を有する領域III
がある。さらに、領域Ｉとソース領域２２との間及び領
域Ｉとドレイン領域２３との間には、ＬＤＤ領域２７が
形成されている。なお、基板２１を領域IVとする。した
がって、基板２１をｐ型とすると、領域Ｉ、III 、IVは
ｐ型となり、領域II、ソース領域２２、ドレイン領域２
３、ＬＤＤ領域２７はｎ型となる。また、基板２１がｎ
型の場合には、それぞれ逆の導電型となる。
【００２４】このＭＯＳＦＥＴの製造方法を図１１
（Ａ）〜（Ｆ）と共に説明する。まず、同図（Ａ）に示
すように、領域IVである不純物濃度１．５×１０16cm-3
のｐ型基板２１の表面に厚さ５００Ａ（オングストロー
ム）の犠牲酸化膜２４ａを形成し、この犠牲酸化膜２４
ａを通して基板２１にＢ（ボロン）を注入電圧２５KeV
、注入量６．８×１０12cm-2で注入した後、Ｐ（リ
ン）を１０５KeV の注入電圧で、注入量６．３×１０12
cm-2で注入すると、犠牲酸化膜２４ａの下に、領域Ｉと
なるＢの注入された層２８が形成され、さらにその下
に、領域IIとなるＰの注入された層２９が形成される。
なお、この不純物の熱処理は、後述するソース領域２２
及びドレイン領域２３の活性化のための熱処理と同時に
行って、領域Ｉ，IIを形成する。
（Ａ）〜（Ｆ）と共に説明する。まず、同図（Ａ）に示
すように、領域IVである不純物濃度１．５×１０16cm-3
のｐ型基板２１の表面に厚さ５００Ａ（オングストロー
ム）の犠牲酸化膜２４ａを形成し、この犠牲酸化膜２４
ａを通して基板２１にＢ（ボロン）を注入電圧２５KeV
、注入量６．８×１０12cm-2で注入した後、Ｐ（リ
ン）を１０５KeV の注入電圧で、注入量６．３×１０12
cm-2で注入すると、犠牲酸化膜２４ａの下に、領域Ｉと
なるＢの注入された層２８が形成され、さらにその下
に、領域IIとなるＰの注入された層２９が形成される。
なお、この不純物の熱処理は、後述するソース領域２２
及びドレイン領域２３の活性化のための熱処理と同時に
行って、領域Ｉ，IIを形成する。
【００２５】そして、同図（Ｂ）に示すように、Ｂ，Ｐ
の注入後、犠牲酸化膜２４ａを除去してから厚さ６０Ａ
のゲート酸化膜２４をつけ直し、ポリシリコン薄膜を成
膜してから、これをエッチングして、幅０．４μｍのｎ
+ 型のポリシリコンゲート電極２５を形成する。さら
に、同図（Ｃ）に示すように、ゲート電極２５をマスク
として、領域IIの形成された深さ位置にＢを注入電圧４
０KeV 、注入量５．０×１０12cm-2で注入し、領域III
を形成する。その後、同図（Ｄ）に示すように、ゲート
電極２５をマスクとして、注入電圧２５KeV 、注入量
４．０×１０13cm-2でＡｓ（ひ素）を注入して、Ｂの注
入された層２８の表面側にＬＤＤ領域２７となるｎ- 層
３０を形成する。
の注入後、犠牲酸化膜２４ａを除去してから厚さ６０Ａ
のゲート酸化膜２４をつけ直し、ポリシリコン薄膜を成
膜してから、これをエッチングして、幅０．４μｍのｎ
+ 型のポリシリコンゲート電極２５を形成する。さら
に、同図（Ｃ）に示すように、ゲート電極２５をマスク
として、領域IIの形成された深さ位置にＢを注入電圧４
０KeV 、注入量５．０×１０12cm-2で注入し、領域III
を形成する。その後、同図（Ｄ）に示すように、ゲート
電極２５をマスクとして、注入電圧２５KeV 、注入量
４．０×１０13cm-2でＡｓ（ひ素）を注入して、Ｂの注
入された層２８の表面側にＬＤＤ領域２７となるｎ- 層
３０を形成する。
【００２６】そして、同図（Ｅ）に示すように、幅０．
２μｍのサイドスペーサ２６をゲート電極２５の両サイ
ドに形成する。このサイドスペーサ２６は、ＳｉＯ2 膜
を全面に成膜してＲＩＥ法などの異方性エッチングを行
うことにより、形成することができる。この状態で、同
図（Ｆ）に示すように、ゲート電極２５及びサイドスペ
ーサ２６をマスクとして、注入電圧５０KeV 、注入量
４．０×１０13cm-2でＡｓを注入して、ｎ- 層３０及び
Ｂの注入された層２８のサイドスペーサ２６の下側より
も外側にソース領域２２とドレイン領域２３とを形成す
る。最後に、９００℃で４０分間の熱処理を行うことに
より、図１０に示すようなＭＯＳＦＥＴを製造すること
ができる。
２μｍのサイドスペーサ２６をゲート電極２５の両サイ
ドに形成する。このサイドスペーサ２６は、ＳｉＯ2 膜
を全面に成膜してＲＩＥ法などの異方性エッチングを行
うことにより、形成することができる。この状態で、同
図（Ｆ）に示すように、ゲート電極２５及びサイドスペ
ーサ２６をマスクとして、注入電圧５０KeV 、注入量
４．０×１０13cm-2でＡｓを注入して、ｎ- 層３０及び
Ｂの注入された層２８のサイドスペーサ２６の下側より
も外側にソース領域２２とドレイン領域２３とを形成す
る。最後に、９００℃で４０分間の熱処理を行うことに
より、図１０に示すようなＭＯＳＦＥＴを製造すること
ができる。
【００２７】そして、このようにして製造したＭＯＳＦ
ＥＴにゲート電圧、ソース電圧、基板電圧を全て０
（Ｖ）としてドレイン電圧を２（Ｖ）印加したときの真
性シリコンの電位を基準とした電位分布図を図１２に示
す。なお、同図中に使用されている数字は、図中右側に
示した電位の等高線を示すための番号であり、他の図で
使用している符号とは異なるものである。同図から判る
ように、領域IIは、ドレイン電圧の影響を受けて、ドレ
イン側の電位がソース側の電位よりも上昇している。し
かしながら、ソース側近傍の領域III の電位が安定して
いるため、ソース側の領域III を通してチャネルの電位
も安定している。その結果、ＭＯＳＦＥＴの特性に問題
は生じていない。
ＥＴにゲート電圧、ソース電圧、基板電圧を全て０
（Ｖ）としてドレイン電圧を２（Ｖ）印加したときの真
性シリコンの電位を基準とした電位分布図を図１２に示
す。なお、同図中に使用されている数字は、図中右側に
示した電位の等高線を示すための番号であり、他の図で
使用している符号とは異なるものである。同図から判る
ように、領域IIは、ドレイン電圧の影響を受けて、ドレ
イン側の電位がソース側の電位よりも上昇している。し
かしながら、ソース側近傍の領域III の電位が安定して
いるため、ソース側の領域III を通してチャネルの電位
も安定している。その結果、ＭＯＳＦＥＴの特性に問題
は生じていない。
【００２８】また、図１３にドレイン近傍でホットエレ
クトロンにより生じたホールの流れ（基板電流）を示
す。このＭＯＳＦＥＴは、ソース側で領域III が空乏化
しておらず、領域Ｉと電気的に接続されているので、ド
レイン領域２３で生じたホールは、領域IIとの境界を進
んでソース側の領域III を通して基板２１に流れてい
る。そして、この経路が存在することにより、ホールが
領域Ｉのチャネル領域に溜まってチャネルの電位が上昇
し、ドレイン電流が異常上昇してしまうキンク効果が生
じるのを防止している。
クトロンにより生じたホールの流れ（基板電流）を示
す。このＭＯＳＦＥＴは、ソース側で領域III が空乏化
しておらず、領域Ｉと電気的に接続されているので、ド
レイン領域２３で生じたホールは、領域IIとの境界を進
んでソース側の領域III を通して基板２１に流れてい
る。そして、この経路が存在することにより、ホールが
領域Ｉのチャネル領域に溜まってチャネルの電位が上昇
し、ドレイン電流が異常上昇してしまうキンク効果が生
じるのを防止している。
【００２９】したがって、第１の実施例では、ドレイン
側の領域III が空乏化しないようにしていたが、この第
３の実施例のように、ドレイン側の領域III が空乏化し
て領域IIとドレイン領域２３とがつながっても、ソース
側の領域III が空乏化しなければ、ＭＯＳＦＥＴの特性
が安定する。言い換えると、領域III の幅は、ドレイン
領域２３による空乏層幅に関係なく、ソース領域２２に
よる空乏層幅と領域IIとの接合による空乏層幅の合計よ
りも大きい値となっていれば良く、半導体装置の設計自
由度を増すことができる。
側の領域III が空乏化しないようにしていたが、この第
３の実施例のように、ドレイン側の領域III が空乏化し
て領域IIとドレイン領域２３とがつながっても、ソース
側の領域III が空乏化しなければ、ＭＯＳＦＥＴの特性
が安定する。言い換えると、領域III の幅は、ドレイン
領域２３による空乏層幅に関係なく、ソース領域２２に
よる空乏層幅と領域IIとの接合による空乏層幅の合計よ
りも大きい値となっていれば良く、半導体装置の設計自
由度を増すことができる。
【００３０】
【発明の効果】本発明の半導体装置は、微細化したとき
にでも、基板の不純物濃度を上げずにしきい値電圧を下
げることができるので、リーク電流が増加せず、良好な
特性を得ることができる。
にでも、基板の不純物濃度を上げずにしきい値電圧を下
げることができるので、リーク電流が増加せず、良好な
特性を得ることができる。
【００３１】また、ソース領域及びドレイン領域下の空
乏層幅が減少しないので、遅延時間の増大や動作速度の
低下を招かずに半導体装置の微細化が可能となる。
乏層幅が減少しないので、遅延時間の増大や動作速度の
低下を招かずに半導体装置の微細化が可能となる。
【００３２】さらに、本発明の半導体装置の製造方法
は、良好な特性を有する微細化した半導体装置を製造す
ることができるという効果がある。
は、良好な特性を有する微細化した半導体装置を製造す
ることができるという効果がある。
【図１】本発明の半導体装置の第１の実施例を示す構成
図である。
図である。
【図２】図１に示した第１の実施例の要部を示す要部拡
大図である。
大図である。
【図３】本発明の半導体装置の第２の実施例を示す構成
図である。
図である。
【図４】（Ａ）〜（Ｅ）は本発明の半導体装置の製造方
法の一実施例を説明するための工程図である。
法の一実施例を説明するための工程図である。
【図５】図４（Ａ）の状態から熱処理したときの実行不
純物プロファイルを示すグラフである。
純物プロファイルを示すグラフである。
【図６】（Ａ）〜（Ｃ）は領域III の形成方法の他の実
施例を説明するための工程図である。
施例を説明するための工程図である。
【図７】（Ａ），（Ｂ）は領域III の形成方法のさらに
他の実施例を説明するための工程図である。
他の実施例を説明するための工程図である。
【図８】従来例を示す構成図である。
【図９】従来例におけるゲート電圧−ドレイン電流の関
係を示すグラフである。
係を示すグラフである。
【図１０】本発明の半導体装置の第３の実施例を示す構
成図である。
成図である。
【図１１】（Ａ）〜（Ｆ）は図１０に示した本発明の半
導体装置の第３の実施例の製造方法を説明するための工
程図である。
導体装置の第３の実施例の製造方法を説明するための工
程図である。
【図１２】第３の実施例の電位分布を示す図である。
【図１３】第３の実施例のホットエレクトロンにより生
じたホールの流れを示す図である。
じたホールの流れを示す図である。
１，１１，２１ 基板 ２，１２，２２ ソース領域 ３，１３，２３ ドレイン領域 ４，１４，２４ ゲート酸化膜（ゲート絶縁膜） ５，１５，２５ ゲート電極 １４ａ，２４ａ 犠牲酸化膜 １６，２８ Ｂの注入された層（領域Ｉ） １７，２９ Ｐの注入された層（領域II） １８ ＣＶＤ絶縁膜 ２６ サイドスペーサ ２７ ＬＤＤ領域 ３０ ｎ- 層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78
Claims (6)
- 【請求項１】第１の導電型を有する半導体基板上に薄い
ゲート絶縁膜を挟んで形成されたゲート電極と、このゲ
ート絶縁膜の下方でこのゲート電極の両側に設けられた
第２の導電型を有するソース領域及びドレイン領域と、
を備えた半導体装置において、 前記ゲート絶縁膜の下方で前記ゲート絶縁膜と前記ソー
ス領域及び前記ドレイン領域に接しないようにして前記
基板内に形成された第２の導電型を有する第２の領域
と、 第１の導電型を有して前記ゲート絶縁膜とこの第２の領
域との間に形成され、前記ゲート電極に電圧をかけた時
に形成される空乏層の幅と、前記第２の領域とのｐｎ接
合による空乏層の幅とを合計した幅よりも小さい幅の第
１の領域と、 第１の導電型を有して前記第２の領域と前記ソース領域
及び前記ドレイン領域との間にそれぞれ形成され、前記
ソース領域による空乏層幅と、前記第２の領域とのｐｎ
接合による空乏層の幅とを合計した幅よりも大きい幅の
第３の領域と、を有することを特徴とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、 第３の領域の不純物濃度が第２の領域の不純物濃度より
も高いことを特徴とする半導体装置。 - 【請求項３】請求項１記載の半導体装置において、 基板の不純物濃度が第３の領域の不純物濃度よりも薄
く、かつ少なくともドレイン領域による空乏層が前記基
板にまで達していることを特徴とする半導体装置。 - 【請求項４】第１の導電型を有する半導体基板に第２の
導電型を有する不純物を注入して第２の領域を形成する
工程と、 前記半導体基板に第１の導電型を有する不純物を注入し
て前記第２の領域よりも表面側に第１の領域を形成する
工程と、 前記半導体基板表面に薄いゲート絶縁膜を成膜する工程
と、 このゲート絶縁膜上にゲート電極を形成する工程と、 このゲート電極をマスクとして前記第２の領域の不純物
濃度よりも濃くなるように、第３の領域を形成するため
の第１の導電型を有する不純物を前記第２の領域に重な
る位置に注入する工程と、 前記ゲート電極をマスクとして第２の導電型を有する不
純物を注入してソース領域及びドレイン領域を形成する
工程とよりなることを特徴とする半導体装置の製造方
法。 - 【請求項５】請求項４記載の半導体装置の製造方法にお
いて、 半導体基板及びゲート電極上に絶縁膜を形成してから、
第２の導電型を有する不純物を注入してソース領域及び
ドレイン領域を形成することにより、前記絶縁膜の膜厚
によって第３の領域の幅を制御するようにしたことを特
徴とする半導体装置の製造方法。 - 【請求項６】請求項４記載の半導体装置の製造方法にお
いて、 斜めイオン注入を用いて第３の領域を形成するための第
１の導電型を有する不純物を第２の領域に重なる位置に
注入するようにしたことを特徴とする半導体装置の製造
方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5315811A JP2858623B2 (ja) | 1993-07-30 | 1993-11-24 | 半導体装置及びその製造方法 |
| KR1019940017594A KR0174569B1 (ko) | 1993-07-30 | 1994-07-21 | 반도체 장치 및 그 제조방법 |
| US08/335,409 US5463237A (en) | 1993-11-04 | 1994-11-03 | MOSFET device having depletion layer |
| US08/477,609 US5580799A (en) | 1993-11-04 | 1995-06-07 | Method of manufacturing transistor with channel implant |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-208867 | 1993-07-30 | ||
| JP20886793 | 1993-07-30 | ||
| JP5315811A JP2858623B2 (ja) | 1993-07-30 | 1993-11-24 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0794723A JPH0794723A (ja) | 1995-04-07 |
| JP2858623B2 true JP2858623B2 (ja) | 1999-02-17 |
Family
ID=26517090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5315811A Expired - Lifetime JP2858623B2 (ja) | 1993-07-30 | 1993-11-24 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2858623B2 (ja) |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2000238421A1 (en) * | 2000-04-21 | 2001-11-07 | Hitachi Ltd. | Semiconductor device |
-
1993
- 1993-11-24 JP JP5315811A patent/JP2858623B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-21 KR KR1019940017594A patent/KR0174569B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0174569B1 (ko) | 1999-02-01 |
| JPH0794723A (ja) | 1995-04-07 |
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