KR100863687B1 - 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents
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Abstract
실시예에 의한 반도체 소자의 제조 방법은 소자분리막이 형성된 기판에 제1산화막이 형성되는 단계; 상기 소자분리막 사이의 제1산화막 일부가 식각되고 상기 식각 영역의 기판에 상기 제1산화막보다 얇은 제2산화막이 형성되는 단계; 상기 제1산화막의 식각 영역에 폴리실리콘층이 매립되는 단계; 상기 폴리실리콘층 측면에 접한 제1산화막의 일부를 남긴채 상기 제1산화막이 식각되는 단계; 및 상기 폴리실리콘층 측면의 제1산화막과 상기 소자분리막 사이의 기판 영역에 LDD 영역이 형성되는 단계를 포함한다.
실시예에 의하면, LDD 영역을 형성하기 위한 증착, 식각, 세정 공정을 단축할 수 있으므로 공정을 단순화할 수 있고 생산 시간, 생산 비용을 절감할 수 있는 효과가 있다. 또한, LDD 영역이 게이트 전극 측으로 확산되는 현상을 방지할 수 있으므로 누설 전류 및 중첩 커패시턴스의 발생을 최소화할 수 있으며, 반도체 소자의 신뢰성 및 동작 속도를 향상시킬 수 있는 효과가 있다.
Description
도 1은 LDD 구조를 가지는 반도체 소자를 도시한 측단면도.
도 2는 실시예에 따른 제1산화막이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 3은 실시예에 따른 제2산화막이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 4는 실시예에 따른 폴리실리콘층이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 5는 실시예에 따른 폴리실리콘층이 평탄화된 후의 반도체 소자의 구조를 도시한 측단면도.
도 6은 실시예에 따른 LDD 영역이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 7은 실시예에 따른 소스 영역 및 드레인 영역이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
도 8은 실시예에 따른 실리사이드층이 형성된 후의 반도체 소자의 구조를 도시한 측단면도.
실시예는 반도체 소자 및 반도체 소자의 제조 방법에 대하여 개시한다.
반도체 소자의 고집적화가 진행됨에 따라 성능 구현이 점차 어려워지고 있는데, 가령 모스 트랜지스터의 경우 게이트/소스/드레인 전극 등의 사이즈가 축소되므로 채널 길이 역시 축소된다. 이렇게 채널 길이가 축소되면 SCE(Short Channel Effect), RSCE(Reverse Short Channel Effect) 등이 발생되며 트랜지스터의 문턱전압 조절이 매우 어려워진다.
또한, 고집적화된 반도체 소자의 사이즈에 비하여 구동 전압은 상대적으로 높으므로, 소스에서 주입된 전자가 드레인의 전위 변동(potential gradient) 상태로 인하여 심하게 가속되며, 드레인 근처에서 핫 캐리어(hot carrier)가 발생된다. 이와 같이 구조적 취약성을 갖는 반도체 소자의 성능을 개선하기 위하여 LDD(lightly doped drain) 구조가 도입되었다.
상기 LDD 구조에 의하면, 채널과 소스/드레인 사이에 위치한 저농도(n-) LDD 영역이 드레인 접합 근처의 드레인-게이트 전압을 완화시키고 심한 전위 변동을 감소시킴으로써 핫 캐리어의 발생을 억제시킬 수 있다.
이러한 LDD 구조의 대표적인 예로, 게이트 전극의 양 측벽에 스페이서(spacer)를 형성하는 기술이 있다.
도 1은 LDD 구조를 가지는 반도체 소자를 도시한 측단면도이다.
도 1을 참조하면, 기판(10)의 액티브 영역이 소자 분리막(11)에 의해 정의되고, 액티브 영역 상에 게이트 절연막(12)을 개재하여 폴리실리콘 재질의 게이트 전극(13)이 형성된다.
이어서, 상기 게이트 전극(13) 양측의 액티브 영역에 이온을 주입함으로써 LDD 영역(14)이 형성되고, 게이트 전극(13)의 양 측에 SiO2 재질의 사이드월(sidewall)(18)이 형성된다.
상기 사이드월(18)의 양 측으로는 SiN 재질의 스페이서(spacer; 15)가 형성되는데, 상기 사이드월(18)은 상기 스페이서(15)와 게이트 전극(13) 사이의 층간 스트레스를 완화하고 접착성을 높여주는 기능을 한다.
마지막으로, 상기 스페이서(15) 양측의 액티브 영역에 소스 영역(16)과 드레인 영역(17)이 각각 형성된다.
상기 스페이서(15)를 형성하기 위해서는 그 전에 사이드월(18) 공정이 진행되어야 하며, 이후 증착, 식각, 세정의 공정을 통하여 스페이서(15)가 형성되므로, 공정이 복잡해지고 생산 시간과 비용이 많이 소요되는 단점이 있다.
또한, 스페이서(15)를 형성하기 위한 증착 공정은 높은 온도에서 장시간 진행되므로 LDD 영역(14)에 주입된 이온의 분포가 변화되며, 이는 소자 특성을 저하시키는 문제점을 초래한다.
즉, 상기 LDD 영역(14)을 형성하기 위하여 B, BF와 같은 이온이 주입되며, 스페이서(15) 형성 시의 열처리 공정에 의하여 상기 이온은 채널 영역의 가장자리부를 향하여 확산 촉진된다.
따라서, 상기 LDD 영역(14)은 게이트 전극(13)의 가장자리부 아래의 반도체 기판으로 확장된다. 이렇게 LDD 영역(14)과 게이트 전극(13)의 오버랩(A)이 발생되면 게이트-드레인 중첩 커패시턴스가 증가되고, RC 딜레이가 커짐에 따라 동작 속도가 느려지게 되는 등 반도체 소자의 전기적 특성이 저하되는 문제점이 발생된다.
실시예는 LDD 영역과 게이트 전극 사이의 오버랩이 발생되지 않는 반도체 소자를 제공한다.
실시예는 LDD 영역과 게이트 전극의 구조가 최소화되고, 소스 영역과 드레인 영역의 면적이 최대화되는 반도체 소자를 제공한다.
실시예는 기생 커패시턴스를 최대한 억제함으로써 소자 특성 및 동작 속도가 향상되는 반도체 소자를 제공한다.
실시예는 LDD 영역 및 스페이서의 형성 공정을 단순화하고, 열처리 공정에서 발생되는 LDD 영역의 확산 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
실시예에 의한 반도체 소자는 소자분리막 사이의 기판 영역 일부에 형성된 게이트 전극; 상기 게이트 전극의 양측면에 형성된 스페이서; 상기 소자분리막 측으로부터 상기 스페이서 영역까지의 기판 상부에 형성된 LDD 영역; 상기 스페이서 일측의 상기 LDD 영역에 형성된 소스 영역; 및 상기 스페이서 타측의 상기 LDD 영역에 형성된 드레인 영역을 포함한다.
실시예에 의한 반도체 소자의 제조 방법은 소자분리막이 형성된 기판에 제1산화막이 형성되는 단계; 상기 소자분리막 사이의 제1산화막 일부가 식각되고 상기 식각 영역의 기판에 상기 제1산화막보다 얇은 제2산화막이 형성되는 단계; 상기 제1산화막의 식각 영역에 폴리실리콘층이 매립되는 단계; 상기 폴리실리콘층 측면에 접한 제1산화막의 일부를 남긴채 상기 제1산화막이 식각되는 단계; 및 상기 폴리실리콘층 측면의 제1산화막과 상기 소자분리막 사이의 기판 영역에 LDD 영역이 형성되는 단계를 포함한다.
이하에서 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 2는 실시예에 따른 제1산화막(120)이 형성된 후의 반도체 소자의 구조를 도시한 측단면도이다.
도 2를 참조하면, 반도체 기판(100), 예를 들어 단결정 실리콘 기판의 액티브 영역 사이를 전기적으로 절연시키기 위하여 소자분리막(110)을 형성한다.
상기 소자분리막(110)은 아이솔레이션(Isolation) 공정, 예를 들어 STI(Shallow Trench Isolation) 공정을 이용하여 상기 반도체 기판(100)의 필드 영역에 산화막과 같은 절연막으로 형성될 수 있다.
도면에 도시되지 않았으나, 상기 소자분리막(110)이 형성된 후 문턱전압(VT)의 조절을 위한 이온주입, 펀치 스루(punch through)를 방지하기 위한 이온주입, 채널 스토퍼(channel stopper) 형성을 위한 이온주입, 웰(well) 형성을 위한 이온주입을 추가로 진행할 수 있다.
이어서, 상기 소자분리막(110)에 의하여 구분된 반도체 기판(100)의 액티브 영역 위에 게이트 옥사이드(Gate oxide)를 성장시켜 제1산화막(120)을 형성한다.
상기 제1산화막(120)은 1800Å(약 0.13um) 내지 2100Å(약 0.18um)의 두께로 형성되며, 후속 공정을 통하여 스페이서 형태를 이루게 된다.
예를 들어, 상기 제1산화막(120)은 7.5 L/min의 H2 가스, 9 L/min의 O2 가스를 이용한 습식 산화(wet oxidation)법에 의하여 형성될 수 있으며, 1800Å의 두께로 형성되는 경우 750℃에서 약 10시간, 또는 1000℃에서 약 30분간의 산화 공정에 의하여 형성될 수 있다.
또한, 상기 제1산화막(120)이 2100Å의 두께로 형성되는 경우 1000℃에서 약 40분간의 산화 공정을 통하여 형성될 수 있다.
도 3은 실시예에 따른 제2산화막(130)이 형성된 후의 반도체 소자의 구조를 도시한 측단면도이다.
이후, 사진식각 공정을 이용하여 소자분리막(110) 사이의 제1산화막(120) 일부 영역, 즉 게이트 전극이 형성될 영역에 대응되는 식각 마스크층(미도시)을 감광막 패턴으로 형성한다.
식각 마스크층이 형성되면, 건식 식각 공정을 진행하여 게이트 전극이 형성될 영역의 제1산화막(120)을 제거하고, 감광막 패턴을 제거한다.
다음으로, 게이트 옥사이드를 재성장시켜, 도 3에 도시된 것처럼 제1산화막(120)이 식각되어 드러난 기판(100) 영역에 제2산화막(130)을 형성한다.
상기 제2산화막(130)은 제1산화막(120)보다 얇게 형성되고, 게이트 절연막으 로서 기능된다.
상기 게이트 옥사이드가 재성장되는 경우, 기판(100)과 제1산화막(120) 위에서의 성장률에 차이가 있으므로 도 3과 같은 형태의 제2산화막(130)이 형성될 수 있다.
도 4는 실시예에 따른 폴리실리콘층(140)이 형성된 후의 반도체 소자의 구조를 도시한 측단면도이고, 도 5는 실시예에 따른 폴리실리콘층(140)이 평탄화된 후의 반도체 소자의 구조를 도시한 측단면도이다.
이후, 상기 제1산화막(120), 제2산화막(130) 위에 폴리실리콘층(140)을 증착시키고, 제1산화막(120)의 표면이 드러나도록 상기 폴리실리콘층(140)을 평탄화시킨다.
따라서, 도 5에 도시된 것처럼 제1산화막(120)의 식각 영역에 폴리실리콘층(140)이 매립된 형태를 이루게 된다.
상기 매립된 형태의 폴리실리콘층(140)은 게이트 전극의 역할을 수행하며, 고농도의 불순물이 이온주입되는 도핑 공정이 더 진행될 수 있다. 이하, 상기 매립된 형태의 폴리실리콘층(140)은 "게이트 전극"으로 지칭한다.
상기 폴리실리콘층(140)의 평탄화 공정은 CMP(Chemical Mechanical Polishing)와 같은 연마 공정을 통하여 처리될 수 있으며, 실시예에 의한 게이트 전극의 두께는 두 가지 공정, 즉 제1산화막(120)의 증착 공정, 폴리실리콘층(140)의 연마 공정에서 조정될 수 있다.
도 6은 실시예에 따른 LDD 영역(102, 104)이 형성된 후의 반도체 소자의 구 조를 도시한 측단면도이다.
상기와 같이 게이트 전극(140)이 형성되면, 사진식각 공정을 이용하여 제1산화막(120)의 일부와 게이트 전극(140) 위에 식각 마스크층(미도시)을 감광막 패턴으로 형성한다.
이때, 게이트 전극(140)의 양측면에 접한 일부를 제외하고 제1산화막(120)의 나머지 영역은 모두 제거된다.
따라서, 제1산화막(120)은 도 6에 도시된 것처럼 스페이서(125) 형태를 이루게 된다.
이와 같은 공정의 차이에 의하여, 실시예에 따른 스페이서(125)는 종래의 스페이서와는 달리 모서리가 각진 직사각 형태를 이룰 수 있고 사이드월 구조와 고온의 열처리 공정이 필요로 되지 않는다.
이후, 상기 게이트 전극(140)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(100)의 액티브 영역에 LDD 영역(102, 104) 형성을 위한 불순물, 예를 들어 BF2 이온을 5~50 KeV의 에너지와 1×1014~ 5×1015 ions/cm2의 농도로 이온주입시킨다. N-형 엘디디 영역 형성하는 경우, 예를 들어 아세나이드(As)와 같은 불순물을 10~70 KeV의 에너지와 1×1014~ 5×1015 ions/cm2의 농도로 이온주입시킬 수 있다.
상기 LDD 영역(102, 104)이 게이트 전극(140)의 양측으로 형성되는데, 각각의 LDD 영역(102, 104)은 소자분리막(110)으로부터 스페이서(125)의 밑쪽 기판 영역까지 형성된다.
따라서, 실시예에 따르면, 장시간의 고온 열처리 공정으로 인하여 LDD 영역(102, 104)이 게이트 전극(140) 측으로 확산되는 현상을 방지할 수 있으며, 기생 커패시턴스를 저감시킴으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 7은 실시예에 따른 소스 영역(150) 및 드레인 영역(160)이 형성된 후의 반도체 소자의 구조를 도시한 측단면도이다.
이어서, 상기 게이트 전극(140)과 스페이서(125)를 이온주입 마스크로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 영역(150, 160) 형성을 위한 P형 불순물, 예를 들어 보론(B) 이온(29)을 3~20 KeV의 이온주입 에너지와, 1×1015~ 5×1015 ions/cm2의 이온주입 농도로 이온주입시킨다.
NMOS 트랜지스터의 소스/드레인 영역을 형성하는 경우에는 가령 아세나이드(As) 이온을 이온주입시킬 수 있으며, 감광막 패턴과 같은 이온주입 마스킹층을 이용할 수도 있다.
도 7을 참조하면, 상기 소스 영역(150)과 드레인 영역(160)은 각각 게이트 전극(140)의 양측에 형성되고, LDD 영역(102, 104)은 스페이서(125)의 아래쪽 영역에만 남게 된다.
따라서, 종래의 사이드월/스페이서 구조와는 달리 LDD 영역(102, 104)을 보다 짧게 형성할 수 있으며, LDD 영역(102, 104)이 게이트 전극 아래 부분과 중첩되는 현상을 공정 상에서 예방할 수 있다.
따라서, 동작 신뢰성이 향상되면서도 사이즈가 크게 감소될 수 있는 반도체 소자를 제작할 수 있다.
도 8은 실시예에 따른 실리사이드층(172, 174, 176)이 형성된 후의 반도체 소자의 구조를 도시한 측단면도이다.
이후, 살리사이드 공정을 이용하여 상기 소스 영역(150), 드레인 영역(160), 게이트 전극(140) 위에 실리사이드층(172, 174, 176)을 형성한다.
실시예에 의하면, 종래와 같이 소스/드레인 영역과 게이트 전극 상의 산화막을 제거시킴으로써 사이드 월의 형태로 만들고, 소스/드레인 영역과 게이트 전극을 노출시키는 등의 추가적인 공정이 필요없게 된다.
따라서, 공정을 크게 단축시킬 수 있다.
이후, 도면에 도시되지 않았으나, 상기 소스 영역(150), 드레인 영역(160)과 상기 게이트 전극(140)의 콘택 공정, 금속배선 공정 등과 같은 일련의 후속 공정을 진행한다. 이에 대한 상세한 설명은 본 발명의 요지와 관련성이 적으므로 생략하기로 한다.
상기 실리사이드층(172, 174, 176)은 TCo, Ti, TiN 중 하나 이상의 재질을 포함한 고융점금속층으로 형성될 수 있으며 스퍼터링 공법을 이용하여 형성될 수 있다.
상기 실리사이드층(172, 174, 176)은 면저항과 컨택 저항을 감소시켜 소스 영역(150), 드레인 영역(160), 게이트 전극(140)과 금속 배선 상의 전류 흐름을 보다 원활하게 할 수 있다.
이상에서 본 발명에 대하여 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예에 의하면 다음과 같은 효과가 있다.
첫째, LDD 영역을 형성하기 위한 증착, 식각, 세정 공정을 단축할 수 있으므로 공정을 단순화할 수 있고 생산 시간, 생산 비용을 절감할 수 있는 효과가 있다.
둘째, LDD 영역이 게이트 전극 측으로 확산되는 현상을 방지할 수 있으므로 누설 전류 및 중첩 커패시턴스의 발생을 최소화할 수 있으며, 반도체 소자의 신뢰성 및 동작 속도를 향상시킬 수 있는 효과가 있다.
셋째, 스페이서의 열처리 공정을 제외시킴으로써 반도체 소자가 장시간 고온에 노출됨으로 인하여 발생되는 반도체층 특성의 저하를 억제할 수 있는 효과가 있다.
넷째, 스페이서의 형성 구조가 단순화되고, 형성 면적이 최소화됨에 따라 반도체 소자의 전체 사이즈를 축소시킬 수 있는 효과가 있다.
다섯째, 스페이서의 형성 영역이 감소되는 만큼 소스 영역과 드레인 영역의 면적을 증가시킬 수 있으므로 반도체 소자의 동작 성능을 향상시킬 수 있는 효과가 있다.
Claims (11)
- 소자분리막 사이의 기판 영역 일부에 형성된 게이트 전극;상기 게이트 전극의 양측면에 형성되고, 모서리가 각진 직사각 형태로서 상기 게이트 전극과 동일한 높이를 가지며, 옥사이드 재질로 이루어지는 스페이서;상기 소자분리막 측으로부터 상기 스페이서 영역까지의 기판 상부에 형성된 LDD 영역;상기 스페이서 일측의 상기 LDD 영역에 형성된 소스 영역; 및상기 스페이서 타측의 상기 LDD 영역에 형성된 드레인 영역을 포함하는 반도체 소자.
- 제1항에 있어서,상기 게이트 전극, 소스 영역, 드레인 영역 중 하나 이상은 상면에 실리사이드층이 형성된 반도체 소자.
- 삭제
- 제1항에 있어서,상기 게이트 전극과 상기 기판 사이에 형성된 게이트 절연막을 포함하는 반도체 소자.
- 소자분리막이 형성된 기판에 제1산화막이 형성되는 단계;상기 소자분리막 사이의 제1산화막 일부가 식각되고 상기 식각 영역의 기판에 상기 제1산화막보다 얇은 제2산화막이 형성되는 단계;상기 제1산화막의 식각 영역에 폴리실리콘층이 매립되는 단계;상기 폴리실리콘층 측면에 접한 제1산화막의 일부를 남긴채 상기 제1산화막이 식각되는 단계; 및상기 폴리실리콘층 측면의 제1산화막과 상기 소자분리막 사이의 기판 영역에 LDD 영역이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 폴리실리콘층이 매립되는 단계는상기 제1산화막 및 상기 제2산화막 위에 폴리실리콘층이 형성되는 단계;상기 제1산화막의 표면이 드러나도록 상기 폴리실리콘층이 평탄화되는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 제1산화막이 형성되는 단계는상기 제1산화막이 1800Å 내지 2100Å의 두께로 형성되는 반도체 소자의 제조 방법.
- 제5항에 있어서,상기 폴리실리콘층 측면의 제1산화막과 상기 소자분리막 사이의 LDD 영역에 소스 영역과 드레인 영역이 각각 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 매립된 폴리실리콘층, 상기 소스 영역, 상기 드레인 영역 중 하나 이상의 영역에 실리사이드층이 형성되는 단계를 포함하는 반도체 소자의 제조 방법.
- 제5항에 있어서, 상기 LDD 영역이 형성되는 단계는상기 LDD 영역이 상기 폴리실리콘층 측면의 제1산화막 밑의 기판 영역까지 형성되는 반도체 소자의 제조 방법.
- 제9항에 있어서, 상기 실리사이드층은TCo, Ti, TiN 중 하나 이상의 재질을 포함하여 형성된 반도체 소자의 제조 방법.
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