JP2850543B2 - 位相同期回路 - Google Patents
位相同期回路Info
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- JP2850543B2 JP2850543B2 JP3007808A JP780891A JP2850543B2 JP 2850543 B2 JP2850543 B2 JP 2850543B2 JP 3007808 A JP3007808 A JP 3007808A JP 780891 A JP780891 A JP 780891A JP 2850543 B2 JP2850543 B2 JP 2850543B2
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- Japan
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- output
- frequency
- voltage
- coarse tuning
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、位相同期回路における
粗同調回路の改良に関するものである。
粗同調回路の改良に関するものである。
【０００２】
【従来の技術】図４は粗同調回路を持ったＰＬＬ回路の
従来例を示すブロック図である。電圧制御発振器（Volt
age Controlled Oscillator ；以下ＶＣＯと呼ぶ）１の
出力周波数ｆO は周波数変換器２で周波数変換され、位
相比較器３で参照信号入力の周波数ｆR と比較される。
位相比較器３の出力は加算器５で粗同調回路４の出力と
加算され、ル―プフィルタ６を介してＶＣＯ１の制御入
力となる。粗同調回路４により、ＶＣＯ１の出力周波数
ｆO は同期可能な周波数範囲に調整される。その結果、
ＶＣＯ１の出力周波数ｆO は参照信号周波数ｆR に対し
周波数変換器２の分周比等で決まる所定の周波数に制御
される。
従来例を示すブロック図である。電圧制御発振器（Volt
age Controlled Oscillator ；以下ＶＣＯと呼ぶ）１の
出力周波数ｆO は周波数変換器２で周波数変換され、位
相比較器３で参照信号入力の周波数ｆR と比較される。
位相比較器３の出力は加算器５で粗同調回路４の出力と
加算され、ル―プフィルタ６を介してＶＣＯ１の制御入
力となる。粗同調回路４により、ＶＣＯ１の出力周波数
ｆO は同期可能な周波数範囲に調整される。その結果、
ＶＣＯ１の出力周波数ｆO は参照信号周波数ｆR に対し
周波数変換器２の分周比等で決まる所定の周波数に制御
される。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
ようなＰＬＬ回路の出力周波数を確実に同期範囲に引込
むためには、ＶＣＯ１の発振周波数を位相同期系の同期
可能な周波数範囲に精度よく合せる必要があり、そのた
め粗同調回路に高安定性が要求されるという問題があっ
た。本発明は、高安定な粗同調回路を用いることなし
に、確実にＶＣＯの発振周波数を同期範囲に引込むこと
のできる位相同期回路を実現することを目的とする。
ようなＰＬＬ回路の出力周波数を確実に同期範囲に引込
むためには、ＶＣＯ１の発振周波数を位相同期系の同期
可能な周波数範囲に精度よく合せる必要があり、そのた
め粗同調回路に高安定性が要求されるという問題があっ
た。本発明は、高安定な粗同調回路を用いることなし
に、確実にＶＣＯの発振周波数を同期範囲に引込むこと
のできる位相同期回路を実現することを目的とする。
【０００４】
【課題を解決するための手段】本発明に係る位相同期回
路は電圧制御発振器と、この電圧制御発振器の出力周波
数に関連した周波数を参照信号入力の周波数と比較する
位相比較器と、前記電圧制御発振器の出力周波数を電圧
に変換する周波数・電圧変換部と、この周波数・電圧変
換部の出力が所定の設定範囲外に出たことを検出するウ
ィンドコンパレ―タ部と、このウィンドコンパレ―タ部
の出力に応じて正負いずれかの電圧を選択して出力する
スイッチ部とを具備する粗同調回路と、前記位相比較器
の出力と前記粗同調回路の出力を加算して前記電圧制御
発振器の出力周波数を制御する加算器とを備えたことを
特徴とする。
路は電圧制御発振器と、この電圧制御発振器の出力周波
数に関連した周波数を参照信号入力の周波数と比較する
位相比較器と、前記電圧制御発振器の出力周波数を電圧
に変換する周波数・電圧変換部と、この周波数・電圧変
換部の出力が所定の設定範囲外に出たことを検出するウ
ィンドコンパレ―タ部と、このウィンドコンパレ―タ部
の出力に応じて正負いずれかの電圧を選択して出力する
スイッチ部とを具備する粗同調回路と、前記位相比較器
の出力と前記粗同調回路の出力を加算して前記電圧制御
発振器の出力周波数を制御する加算器とを備えたことを
特徴とする。
【０００５】
【作用】粗同調回路は電圧制御発振器の出力周波数が同
期範囲内にない時は前記周波数が同期範囲内に入るよう
に制御出力を発生するので、電圧制御発振器の出力周波
数は確実に同期範囲に制御される。
期範囲内にない時は前記周波数が同期範囲内に入るよう
に制御出力を発生するので、電圧制御発振器の出力周波
数は確実に同期範囲に制御される。
【０００６】
【実施例】以下本発明を図面を用いて詳しく説明する。
図１は本発明に係る位相同期回路の一実施例を示す構成
ブロック図である。図４と同じ部分は同一の記号を付し
ている。粗同調回路以外の構成は図４の場合と同じであ
る。
図１は本発明に係る位相同期回路の一実施例を示す構成
ブロック図である。図４と同じ部分は同一の記号を付し
ている。粗同調回路以外の構成は図４の場合と同じであ
る。
【０００７】ＶＣＯ１の出力周波数は周波数変換器２に
より逓増，逓減等され、位相比較器３において参照信号
入力の周波数ｆR と比較され、位相差と対応した信号が
出力される。また粗同調回路４ａはＶＣＯ１の出力周波
数ｆo が設定範囲を越えたときに引き込み用の制御出力
を発生する。位相比較器３の出力と粗同調回路４ａの出
力Ｖp は加算器５で加算され、ル―プフィルタ６を介し
てＶＣＯ１の制御入力となる。ＶＣＯ１の出力は出力端
子７を介して外部に出力される。
より逓増，逓減等され、位相比較器３において参照信号
入力の周波数ｆR と比較され、位相差と対応した信号が
出力される。また粗同調回路４ａはＶＣＯ１の出力周波
数ｆo が設定範囲を越えたときに引き込み用の制御出力
を発生する。位相比較器３の出力と粗同調回路４ａの出
力Ｖp は加算器５で加算され、ル―プフィルタ６を介し
てＶＣＯ１の制御入力となる。ＶＣＯ１の出力は出力端
子７を介して外部に出力される。
【０００８】図２は粗同調回路４ａの具体例を示す要部
構成回路図である。粗同調回路４ａはＶＣＯ１出力周波
数（または周期）に対応した電圧を発生する周波数・電
圧変換部（以下Ｔ−Ｖ変換部と呼ぶ）３０と、Ｔ−Ｖ変
換部３０の出力が所定の設定範囲外に出たことを検出す
るウィンドコンパレ―タ部４０と、このウィンドコンパ
レ―タ部４０の出力に応じて正負いずれかの電圧を選択
して出力するスイッチ部とから構成される。
構成回路図である。粗同調回路４ａはＶＣＯ１出力周波
数（または周期）に対応した電圧を発生する周波数・電
圧変換部（以下Ｔ−Ｖ変換部と呼ぶ）３０と、Ｔ−Ｖ変
換部３０の出力が所定の設定範囲外に出たことを検出す
るウィンドコンパレ―タ部４０と、このウィンドコンパ
レ―タ部４０の出力に応じて正負いずれかの電圧を選択
して出力するスイッチ部とから構成される。
【０００９】Ｔ−Ｖ変換部３０において、１１はその一
端が正電圧源＋Ｖに接続する定電流源、１２，１３は定
電流源１１とコモンの間に直列に接続するスイッチであ
る。スイッチ１２はＶＣＯ１の出力により駆動され、ス
イッチ１３はＶＣＯ１の出力をＮＯＴ回路１５で反転し
た信号により駆動される。Ｃはスイッチ１２，１３の接
続点とコモンの間に接続する積分用のキャパシタであ
る。また１６は参照信号周波数ｆR と対応した設定用デ
ィジタル信号を入力して対応する電圧を発生するＤ／Ａ
変換器である。ウィンドコンパレ―タ部４０において、
第１のコンパレ―タ１７はＤ／Ａ変換器１６の出力値を
上限設定値ＶHとし、第２のコンパレ―タ１８はＤ／Ａ
変換器１６の出力の抵抗Ｒ1 ，Ｒ2 による分圧値を下限
設定値ＶL として、それぞれキャパシタ出力電圧Ｖo と
比較する。コンパレ―タ１７，１８の出力はラッチ回路
１９でそれぞれホ―ルドされる。ラッチ回路１９はＶＣ
Ｏ１出力をＮＯＴ回路１４で反転した信号をクロックと
して駆動される。スイッチ部５０において、ラッチ回路
１９からの各保持出力ＶSH，ＶSLはそれぞれスイッチ２
０，２１を駆動する。スイッチ２０，２１は正負の電源
＋Ｖ，−Ｖの間に直列に接続し、その接続点から粗同調
回路４ａの制御出力ＶPが出力される。
端が正電圧源＋Ｖに接続する定電流源、１２，１３は定
電流源１１とコモンの間に直列に接続するスイッチであ
る。スイッチ１２はＶＣＯ１の出力により駆動され、ス
イッチ１３はＶＣＯ１の出力をＮＯＴ回路１５で反転し
た信号により駆動される。Ｃはスイッチ１２，１３の接
続点とコモンの間に接続する積分用のキャパシタであ
る。また１６は参照信号周波数ｆR と対応した設定用デ
ィジタル信号を入力して対応する電圧を発生するＤ／Ａ
変換器である。ウィンドコンパレ―タ部４０において、
第１のコンパレ―タ１７はＤ／Ａ変換器１６の出力値を
上限設定値ＶHとし、第２のコンパレ―タ１８はＤ／Ａ
変換器１６の出力の抵抗Ｒ1 ，Ｒ2 による分圧値を下限
設定値ＶL として、それぞれキャパシタ出力電圧Ｖo と
比較する。コンパレ―タ１７，１８の出力はラッチ回路
１９でそれぞれホ―ルドされる。ラッチ回路１９はＶＣ
Ｏ１出力をＮＯＴ回路１４で反転した信号をクロックと
して駆動される。スイッチ部５０において、ラッチ回路
１９からの各保持出力ＶSH，ＶSLはそれぞれスイッチ２
０，２１を駆動する。スイッチ２０，２１は正負の電源
＋Ｖ，−Ｖの間に直列に接続し、その接続点から粗同調
回路４ａの制御出力ＶPが出力される。
【００１０】上記のような構成の位相同期回路の動作を
次に説明する。粗同調回路以外の動作は図４の場合と同
様である。図３は粗同調回路の動作を示すタイムチャ―
トである。ＶＣＯ１出力が１となる半サイクルＴW では
スイッチ１２が閉、スイッチ１３が開となって、キャパ
シタＣが定電流源１１により充電され、キャパシタＣの
電圧ＶO が直線的に上昇する。定電流源１１の電流値を
ＩO とすると、電圧ＶO のピ―ク値は次式で示すよう
に、ＶＣＯ１の出力周波数ｆO のみの関数となる。 ＶO ＝ＩO ＴW ／Ｃ＝（ＩO ／Ｃ）（１／２ｆO ） （Ｖ） …（１） ＶＣＯ１出力が０となる半サイクルではスイッチ１３が
閉、スイッチ１２が開となって、キャパシタＣの両端が
短絡され、キャパシタＣの出力ＶO が０となる（図３
（Ａ）（Ｂ））。ＶＣＯ１の出力周波数が同期範囲にあ
るときは半周期ＴW におけるキャパシタＣの積分電圧Ｖ
O は上下限設定値ＶH ，ＶL の間にあるので、ラッチ回
路１９の出力はいずれも０、スイッチ２０，２１は共に
開、ＶP は０となる（図３（Ｃ）（Ｄ）（Ｅ））。ＶＣ
Ｏ１の出力周波数が同期範囲の上限より大きいときは半
周期ＴW におけるキャパシタ電圧ＶO は下限設定値ＶL
より小さくなるので、コンパレ―タ１８の出力が正とな
る。その結果ラッチ回路１９のＶSL出力のみが１とな
り、スイッチ２１が閉、制御出力ＶP は−Ｖとなるの
で、ＶＣＯ１の出力周波数は下降方向に制御される。逆
にＶＣＯ１の出力周波数が同期範囲の下限より小さいと
きは半周期ＴW におけるキャパシタ電圧ＶO は上限設定
値ＶH より大きくなるので、コンパレ―タ１８の出力が
負となる。その結果ラッチ回路１９のＶSH出力のみが１
となり、スイッチ２０が閉、制御出力ＶP は＋Ｖとなる
ので、ＶＣＯ１の出力周波数は上昇方向に制御される。
すなわち粗同調回路４ａは、ＶＣＯ１の出力周波数が設
定範囲により高いときはＶＣＯ１の出力周波数ｆO を下
げるように動作し、設定範囲より低いときはＶＣＯ１の
出力周波数ｆO を上げるように動作するので、出力周波
数は同期範囲内に引込まれる。
次に説明する。粗同調回路以外の動作は図４の場合と同
様である。図３は粗同調回路の動作を示すタイムチャ―
トである。ＶＣＯ１出力が１となる半サイクルＴW では
スイッチ１２が閉、スイッチ１３が開となって、キャパ
シタＣが定電流源１１により充電され、キャパシタＣの
電圧ＶO が直線的に上昇する。定電流源１１の電流値を
ＩO とすると、電圧ＶO のピ―ク値は次式で示すよう
に、ＶＣＯ１の出力周波数ｆO のみの関数となる。 ＶO ＝ＩO ＴW ／Ｃ＝（ＩO ／Ｃ）（１／２ｆO ） （Ｖ） …（１） ＶＣＯ１出力が０となる半サイクルではスイッチ１３が
閉、スイッチ１２が開となって、キャパシタＣの両端が
短絡され、キャパシタＣの出力ＶO が０となる（図３
（Ａ）（Ｂ））。ＶＣＯ１の出力周波数が同期範囲にあ
るときは半周期ＴW におけるキャパシタＣの積分電圧Ｖ
O は上下限設定値ＶH ，ＶL の間にあるので、ラッチ回
路１９の出力はいずれも０、スイッチ２０，２１は共に
開、ＶP は０となる（図３（Ｃ）（Ｄ）（Ｅ））。ＶＣ
Ｏ１の出力周波数が同期範囲の上限より大きいときは半
周期ＴW におけるキャパシタ電圧ＶO は下限設定値ＶL
より小さくなるので、コンパレ―タ１８の出力が正とな
る。その結果ラッチ回路１９のＶSL出力のみが１とな
り、スイッチ２１が閉、制御出力ＶP は−Ｖとなるの
で、ＶＣＯ１の出力周波数は下降方向に制御される。逆
にＶＣＯ１の出力周波数が同期範囲の下限より小さいと
きは半周期ＴW におけるキャパシタ電圧ＶO は上限設定
値ＶH より大きくなるので、コンパレ―タ１８の出力が
負となる。その結果ラッチ回路１９のＶSH出力のみが１
となり、スイッチ２０が閉、制御出力ＶP は＋Ｖとなる
ので、ＶＣＯ１の出力周波数は上昇方向に制御される。
すなわち粗同調回路４ａは、ＶＣＯ１の出力周波数が設
定範囲により高いときはＶＣＯ１の出力周波数ｆO を下
げるように動作し、設定範囲より低いときはＶＣＯ１の
出力周波数ｆO を上げるように動作するので、出力周波
数は同期範囲内に引込まれる。
【００１１】このような構成の位相同期回路によれば、
ウィンドコンパレ―タを使用することにより、出力周波
数が同期範囲にないときは同期範囲内に引込むように周
波数制御用の信号が出力されるので、粗同調回路に高安
定性を必要とすることなく、確実に出力周波数を制御す
ることができる。また周波数比較に要する時間がパルス
の１周期分と短時間で済むので、高速の引き込みが可能
である。
ウィンドコンパレ―タを使用することにより、出力周波
数が同期範囲にないときは同期範囲内に引込むように周
波数制御用の信号が出力されるので、粗同調回路に高安
定性を必要とすることなく、確実に出力周波数を制御す
ることができる。また周波数比較に要する時間がパルス
の１周期分と短時間で済むので、高速の引き込みが可能
である。
【００１２】なお図１において、ＶＣＯ１の出力を分周
器で分周した後粗同調回路４ａに入力すれば、ＶＣＯ１
の出力周波数が高いところ迄動作させることができる。
器で分周した後粗同調回路４ａに入力すれば、ＶＣＯ１
の出力周波数が高いところ迄動作させることができる。
【００１３】
【発明の効果】以上述べたように本発明によれば、ウィ
ンドコンパレ―タを使用することにより、出力周波数が
同期範囲にないときは同期範囲内に引込むように周波数
制御用の信号が出力されるので、高安定な粗同調回路を
用いることなしに、確実にＶＣＯの発振周波数を同期範
囲に引込むことのできる位相同期回路を実現することが
できる。
ンドコンパレ―タを使用することにより、出力周波数が
同期範囲にないときは同期範囲内に引込むように周波数
制御用の信号が出力されるので、高安定な粗同調回路を
用いることなしに、確実にＶＣＯの発振周波数を同期範
囲に引込むことのできる位相同期回路を実現することが
できる。
【図１】本発明に係る位相同期回路の一実施例の構成ブ
ロック図である。
ロック図である。
【図２】図１装置における粗同調回路の構成を示す要部
回路構成図である。
回路構成図である。
【図３】図２の回路の動作を示すタイムチャ―トであ
る。
る。
【図４】位相同期回路の従来例を示す要部構成ブロック
図である。
図である。
１ 電圧制御発振器 ３ 位相比較器 ４ａ 粗同調回路 ５ 加算器 ３０ 周波数・電圧変換部 ４０ ウィンドコンパレ―タ部 ５０ スイッチ部
Claims (1)
- 【請求項１】電圧制御発振器と、この電圧制御発振器の
出力周波数に関連した周波数を参照信号入力の周波数と
比較する位相比較器と、前記電圧制御発振器の出力周波
数を電圧に変換する周波数・電圧変換部と、この周波数
・電圧変換部の出力が所定の設定範囲外に出たことを検
出するウィンドコンパレ―タ部と、このウィンドコンパ
レ―タ部の出力に応じて正負いずれかの電圧を選択して
出力するスイッチ部とを具備する粗同調回路と、前記位
相比較器の出力と前記粗同調回路の出力を加算して前記
電圧制御発振器の出力周波数を制御する加算器とを備え
たことを特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007808A JP2850543B2 (ja) | 1991-01-25 | 1991-01-25 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3007808A JP2850543B2 (ja) | 1991-01-25 | 1991-01-25 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04240921A JPH04240921A (ja) | 1992-08-28 |
| JP2850543B2 true JP2850543B2 (ja) | 1999-01-27 |
Family
ID=11675915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3007808A Expired - Lifetime JP2850543B2 (ja) | 1991-01-25 | 1991-01-25 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850543B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100373776C (zh) | 2002-06-28 | 2008-03-05 | 先进微装置公司 | 具有自动频率调整的锁相回路 |
| GB2426879C (en) * | 2003-12-12 | 2008-01-21 | Qualcomm Inc | A phase locked loop that sets gain automatically |
-
1991
- 1991-01-25 JP JP3007808A patent/JP2850543B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04240921A (ja) | 1992-08-28 |
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