JP2581398B2 - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

Info

Publication number
JP2581398B2
JP2581398B2 JP5171427A JP17142793A JP2581398B2 JP 2581398 B2 JP2581398 B2 JP 2581398B2 JP 5171427 A JP5171427 A JP 5171427A JP 17142793 A JP17142793 A JP 17142793A JP 2581398 B2 JP2581398 B2 JP 2581398B2
Authority
JP
Japan
Prior art keywords
signal
frequency synthesizer
temperature
voltage
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP5171427A
Other languages
English (en)
Other versions
JPH0730413A (ja
Inventor
富夫 長倉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP5171427A priority Critical patent/JP2581398B2/ja
Priority to US08/267,389 priority patent/US5477194A/en
Priority to TW085106319A priority patent/TW296513B/zh
Priority to TW086210449U priority patent/TW333382U/zh
Priority to CN94109157A priority patent/CN1049541C/zh
Priority to KR1019940016799A priority patent/KR100299600B1/ko
Publication of JPH0730413A publication Critical patent/JPH0730413A/ja
Application granted granted Critical
Publication of JP2581398B2 publication Critical patent/JP2581398B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L1/00—Stabilisation of generator output against variations of physical values, e.g. power supply
    • H03L1/02—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only
    • H03L1/022—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature
    • H03L1/026—Stabilisation of generator output against variations of physical values, e.g. power supply against variations of temperature only by indirect stabilisation, i.e. by generating an electrical correction signal which is a function of the temperature by using a memory for digitally storing correction values

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速周波数引き込み機
能を有するＰＬＬ（位相同期ループ）周波数シンセサイ
ザに関する。
【０００２】
【従来の技術】従来のＰＬＬ周波数シンセサイザには、
例えば特開平１−３０５７２４号公報等に開示されたも
のがある。このＰＬＬ周波数シンセサイザは、高速周波
数引き込みを実現するために、動作開始時に記憶手段か
ら呼び出されたデジタル信号をアナログ信号に変換し、
電圧制御発振器の目的とする発振出力に相当した電位を
電位注入手段によってループフィルタへ注入している。
【０００３】
【発明が解決しようとする課題】上述したＰＬＬ周波数
シンセサイザの場合、温度変化や電圧制御発振器にばら
つきがあると、目的周波数に対する発振出力がばらつい
てしまい、電位注入手段ではおおよその範囲でしか電位
を供給できなくなる。これはＰＬＬ周波数シンセサイザ
の動作開始時に電圧制御発振器の発振出力の周波数が所
定の周波数との間で大きくずれてしまうからで、こうし
た場合には周波数引き込みの時間を余り短縮できなくな
ってしまう。
【０００４】本発明は、かかる問題点を解決すべくなさ
れたもので、その技術的課題は、温度変化や装置のばら
つきの有無に拘らず、安定して高速周波数引き込みを行
い得るＰＬＬ周波数シンセサイザを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明によれば、制御電
圧が印加されるループフィルタ出力に基づいて周波数が
変化する発振信号を生成する電圧制御発振器を含むＰＬ
Ｌ周波数シンセサイザにおいて、周波数安定時における
ループフィルタ出力を入力し、発振信号に応じた第１の
デジタル信号を変換出力するＡ／Ｄ変換器と、装置の状
態温度を検出して温度検出信号を出力する温度検出手段
と、第１のデジタル信号から制御電圧の情報を記憶する
と共に、温度検出信号から状態温度の情報を取り込んで
記憶する記憶部と、次回の周波数シンセサイザ動作直前
に温度検出手段により検出された温度検出信号が示す温
度情報と制御電圧に関する情報として記憶された状態温
度の情報とを比較した結果の温度差に応じた周波数制御
端子の電位差信号を出力する補正情報記憶部と、電位差
信号に基づいて制御電圧を補償して第２のデジタル信号
を生成出力する制御部と、第２のデジタル信号をアナロ
グ信号に変換して制御電圧として出力するＤ／Ａ変換器
とを備え、制御部は、次回の周波数シンセサイザ動作時
にループフィルタに制御電圧が印加されるようにＤ／Ａ
変換器からの出力を制御するＰＬＬ周波数シンセサイザ
が得られる。
【０００６】又、本発明によれば、上記ＰＬＬ周波数シ
ンセサイザにおいて、記憶部は、第１のデジタル信号及
び温度検出信号の信号値を記憶するもので、制御部は、
Ａ／Ｄ変換器に対するループフィルタ出力の入力，記憶
部との間における信号値の書き込み及び読み出し，並び
に補正情報記憶部からの電位差信号の入力を制御するＰ
ＬＬ周波数シンセサイザが得られる。
【０００７】
【実施例】以下に実施例を挙げ、本発明のＰＬＬ周波数
シンセサイザについて、図面を参照して詳細に説明す
る。尚、本発明のＰＬＬ周波数シンセサイザは同じ周波
数で間欠的に動作する。
【０００８】図１は、本発明の一実施例に係るＰＬＬ周
波数シンセサイザの基本構成をブロック図により示した
ものである。
【０００９】このＰＬＬ周波数シンセサイザは、アナロ
グの基準発振電圧を発振出力する基準発振器１と、基準
発振電圧に同期した安定な出力周波数を得るために、こ
の基準発振電圧との間の位相差成分が補償されるように
アナログの発振信号を出力する電圧制御発振器（ＶＯ
Ｃ）５とを含んでいる。
【００１０】このＰＬＬ周波数シンセサイザは、更に要
部構成として、制御電圧が印加されるループフィルタ８
出力を周波数安定時に入力し、第１のデジタル信号とし
て変換出力するＡ／Ｄ（アナログ／デジタル）変換器９
と、第１のデジタル信号からその信号出力電圧値を記憶
する記憶部１２と、この信号出力電圧値に基づいて制御
電圧を補償して第２のデジタル信号を生成出力する制御
部１０と、第２のデジタル信号をアナログ信号に変換し
て制御電圧として出力するＤ／Ａ（デジタル／アナロ
グ）変換器１１とを備えている。ここで、制御部１０
は、Ａ／Ｄ変換器９に対するループフィルタ８出力の入
力，記憶部１２との間における信号値の書き込み及び読
み出しを制御するようになっている。
【００１１】そこで、このＰＬＬ周波数シンセサイザの
動作を簡単に説明する。ＰＬＬ周波数シンセサイザが初
期的な動作状態にあると、基準発振器１から発振出力さ
れた基準発振電圧が分周器２により分周された後、位相
比較器３に入力される。又、電圧制御発振器５から発振
出力された発振信号も分周器４で分周された後に位相比
較器３に入力される。位相比較器３では、分周器２，４
の各電圧の位相差に応じた位相差信号を出力する。位相
比較器３による位相差信号出力は、チャージポンプ６，
短絡状態のスイッチ７，及びループフィルタ８を通って
電圧制御発振器５の端子に入力され、電圧制御発振器５
では位相差成分を補償した発振信号を出力する。これに
により、基準信号に同期された安定な出力周波数が得ら
れる。
【００１２】一方、ＰＬＬ周波数シンセサイザがオフ状
態のときは、制御部１０の制御によってスイッチ７が開
状態にされ、基準発振器１，分周器２，位相比較器３，
分周器４，電圧制御発振器５，及びチャージポンプ６は
全てオフ状態になる。因みに、間欠的制御はシステム上
において、所定周波数を出力するための発振信号をルー
プフィルタ８のコンデンサＣに保持させ、再度の立ち上
げ時に高速引き込みを行わせる必要がある。このため、
チャージポンプ６の形態によっては電荷が変動してしま
うこともあるので、回路を遮断状態にするためにスイッ
チ７を介在させている。
【００１３】制御部１０は、ＰＬＬ周波数シンセサイザ
の動作がオフ状態になる直前，即ち、周波数安定時のル
ープフィルタ８を介したアナログ信号出力がＡ／Ｄ変換
器９によって変換された第１のデジタル信号の信号出力
電圧値Ｖ1 を検出し、これを記憶部１２に記憶させる。
この後、ＰＬＬ周波数シンセサイザの動作はオフ状態と
なる。
【００１４】引き続き、制御部１０はＰＬＬ周波数シン
セサイザが起動する直前に記憶部１２に記憶された信号
出力電圧値Ｖ1 を読み出し、この信号出力電圧値Ｖ1 は
Ｄ／Ａ変換器１１でその電圧値Ｖ1 に対応するアナログ
信号に変換出力され、このアナログ信号の出力電圧が制
御電圧としてループフィルタ８のコンデンサＣに印加さ
れる。その後、再度ＰＬＬ周波数シンセサイザが起動し
たとき、既に所定の周波数になるようにループフィルタ
８には出力電圧が印加されているため、高速に周波数引
き込みが行われる。
【００１５】図２は、他の実施例（第２の実施例）に係
るＰＬＬ周波数シンセサイザの基本構成をブロック図に
より示したものである。このＰＬＬ周波数シンセサイザ
は、動作がオフ状態中に検出した温度変化に基づいてル
ープフィルタ８に出力電圧を印加するものである。
【００１６】即ち、このＰＬＬ周波数シンセサイザで
は、更に装置の状態温度を検出して温度検出信号を出力
する温度検出手段としての温度検出回路部１３と、次回
の周波数シンセサイザ動作直前に温度検出回路部１３に
より検出された温度検出信号が示す温度情報と制御電圧
に関する情報として記憶された状態温度の情報とを比較
した結果の温度差に応じた周波数制御端子の電位差信号
を出力する補正情報記憶部としてのＲＯＭ（Read Only
Memory) １４とが設けられ、記憶部１２では第１のデジ
タル信号から制御電圧の情報を記憶すると共に、温度検
出信号から状態温度の情報を取り込んで記憶し、制御部
１０では電位差信号に基づいて制御電圧を補償して第２
のデジタル信号を生成出力し、Ｄ／Ａ変換器１１では第
２のデジタル信号をアナログ信号に変換して制御電圧と
して出力する構成となっている。
【００１７】又、ここでの記憶部１２は第１のデジタル
信号及び温度検出信号の信号値を記憶し、制御部１０
は、Ａ／Ｄ変換器９に対するループフィルタ８出力の入
力，記憶部１２との間における信号値の書き込み及び読
み出し，並びにＲＯＭ１４からの電位差信号の入力を制
御する。
【００１８】具体的に云えば、制御部１０は、ＰＬＬ周
波数シンセサイザの動作がオフ状態になる直前の周波数
安定時にループフィルタ８を介したアナログ信号出力が
Ａ／Ｄ変換器９によって変換された第１のデジタル信号
の信号出力電圧値Ｖ1 を検出して記憶部１２に記憶させ
ると同時に、温度検出回路１３からの温度検出信号の温
度情報Ｔ1 を受けて記憶部１２に記憶する。
【００１９】次に、制御部１０は再度ＰＬＬ周波数シン
セサイザが起動する直前に温度検出回路１３で検出され
た温度情報Ｔ2 を受ける。そこで、制御部１０は記憶部
１２に記憶された温度情報Ｔ1 と信号出力電圧値Ｖ1 と
を読み出して温度差（Ｔ2 −Ｔ1 ）を確認し、この温度
差（Ｔ2 −Ｔ1 ）に対応する電圧変化分の電圧変化値Δ
Ｖに関する情報をＲＯＭ１４から読み出し、信号出力電
圧値Ｖ1 に電圧変化値ΔＶを加えて生成した合成デジタ
ル信号を第２のデジタル信号としてＤ／Ａ変換器１１に
送出する。Ｄ／Ａ変換器１１では第２のデジタル信号を
温度補償されたアナログ信号の制御電圧として変換出力
する。これにより、ループフィルタ８には温度補償され
た制御電圧が印加される。
【００２０】このＰＬＬ周波数シンセサイザの場合、間
欠時間の間に急激な温度変化が存在しても、誤差を少な
く抑制した上で所定の周波数になるようにループフィル
タ８からの出力電圧を電圧制御発振器５に印加できるた
め、安定した高速周波数引き込みを行い得る。
【００２１】更に、このＰＬＬ周波数シンセサイザを周
波数を変更しながら使用するように改良することもでき
る。この場合、電源投入時等に分周器４の分周数を変化
させ、周波数を例えばＬチャンネルからＨチャンネルま
で変化させ、それぞれの周波数に対応させて制御電圧と
そのときの温度情報とを記憶部１２に記憶する。
【００２２】ＰＬＬ周波数シンセサイザが起動する直前
以降は、第２の実施例のように、温度検出，温度差の確
認，信号出力電圧値Ｖ1 に温度変化による電圧変化値Δ
Ｖを加えての合成デジタル信号の出力等を経てループフ
ィルタ８に温度補償された制御電圧を印加する。
【００２３】この場合も、誤差を少なく抑制した上で所
定の周波数になるようにループフィルタ８からの出力電
圧を電圧制御発振器５に印加でき、安定した高速周波数
引き込みを行い得る。
【００２４】
【発明の効果】以上に説明した通り、本発明のＰＬＬ周
波数シンセサイザによれば、周波数安定時に電圧制御発
振器から発振出力される発振信号に関する制御電圧の情
報や装置の温度情報を記憶し、装置が再度起動したとき
に、補償（特に温度補償）された制御電圧をループフィ
ルタに印加し、電圧制御発振器の制御端子に誤差無くそ
のときのループフィルタ出力（電圧）を印加する機能を
構築しているので、温度変化や装置（電圧制御発振器）
のばらつきに拘らず、安定して高速周波数引き込みを行
うことができるようになる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るＰＬＬ周波数シンセサ
イザの基本構成を示したブロック図である。
【図２】本発明の他の実施例に係るＰＬＬ周波数シンセ
サイザの基本構成を示したブロック図である。
【符号の説明】
１ 基準発振器 ２，４ 分周器 ３ 位相比較器 ５ 電圧制御発振器（ＶＣＯ） ６ チャージポンプ ７ スイッチ ８ ループフィルタ ９ Ａ／Ｄ変換器 １０ 制御部 １１ Ｄ／Ａ変換器 １２ 記憶部 １３ 温度検出回路 １４ ＲＯＭ

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 制御電圧が印加されるループフィルタ出
    力に基づいて周波数が変化する発振信号を出力する電圧
    制御発振器を含むＰＬＬ周波数シンセサイザにおいて、
    周波数安定時における前記ループフィルタ出力を入力
    し、前記発振信号に応じた第１のデジタル信号を変換出
    力するＡ／Ｄ変換器と、装置の状態温度を検出して温度
    検出信号を出力する温度検出手段と、前記第１のデジタ
    ル信号から前記制御電圧の情報を記憶すると共に、前記
    温度検出信号から前記状態温度の情報を取り込んで記憶
    する記憶部と、次回の周波数シンセサイザ動作直前に前
    記温度検出手段により検出された温度検出信号が示す温
    度情報と前記制御電圧に関する情報として記憶された前
    記状態温度の情報とを比較した結果の温度差に応じた周
    波数制御端子の電位差信号を出力する補正情報記憶部
    と、前記電位差信号に基づいて前記制御電圧を補償して
    第２のデジタル信号を生成出力する制御部と、前記第２
    のデジタル信号をアナログ信号に変換して前記制御電圧
    として出力するＤ／Ａ変換器とを備え、前記制御部は、
    次回の周波数シンセサイザ動作時に前記ループフィルタ
    に前記制御電圧が印加されるように前記Ｄ／Ａ変換器か
    らの出力を制御することを特徴とするＰＬＬ周波数シン
    セサイザ。
  2. 【請求項２】 請求項１記載のＰＬＬ周波数シンセサイ
    ザにおいて、前記記憶部は、前記第１のデジタル信号及
    び前記温度検出信号の信号値を記憶するもので、前記制
    御部は、前記Ａ／Ｄ変換器に対する前記ループフィルタ
    出力の入力，前記記憶部との間における前記信号値の書
    き込み及び読み出し，並びに前記補正情報記憶部からの
    前記電位差信号の入力を制御することを特徴とするＰＬ
    Ｌ周波数シンセサイザ。
JP5171427A 1993-07-12 1993-07-12 Ｐｌｌ周波数シンセサイザ Expired - Fee Related JP2581398B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP5171427A JP2581398B2 (ja) 1993-07-12 1993-07-12 Ｐｌｌ周波数シンセサイザ
US08/267,389 US5477194A (en) 1993-07-12 1994-06-29 Temperature compensated PLL frequency synthesizer and high-speed frequency lock method using the same
TW085106319A TW296513B (ja) 1993-07-12 1994-07-05
TW086210449U TW333382U (en) 1993-07-12 1994-07-05 PLL frequency synthesizer
CN94109157A CN1049541C (zh) 1993-07-12 1994-07-11 Ｐｌｌ频率合成器和使用该合成器的高速频率锁定法
KR1019940016799A KR100299600B1 (ko) 1993-07-12 1994-07-11 위상동기루프주파수신디사이저및이를이용한고속주파수로크방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP5171427A JP2581398B2 (ja) 1993-07-12 1993-07-12 Ｐｌｌ周波数シンセサイザ

Publications (2)

Publication Number Publication Date
JPH0730413A JPH0730413A (ja) 1995-01-31
JP2581398B2 true JP2581398B2 (ja) 1997-02-12

Family

ID=15922938

Family Applications (1)

Application Number Title Priority Date Filing Date
JP5171427A Expired - Fee Related JP2581398B2 (ja) 1993-07-12 1993-07-12 Ｐｌｌ周波数シンセサイザ

Country Status (5)

Country Link
US (1) US5477194A (ja)
JP (1) JP2581398B2 (ja)
KR (1) KR100299600B1 (ja)
CN (1) CN1049541C (ja)
TW (2) TW296513B (ja)

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI98258C (fi) * 1994-06-07 1997-05-12 Nokia Telecommunications Oy Menetelmä vaihelukitun silmukan ohjaamiseksi ja vaihelukittu silmukka
US5659884A (en) * 1995-02-10 1997-08-19 Matsushita Communication Industrial Corp. Of America System with automatic compensation for aging and temperature of a crystal oscillator
JP3186500B2 (ja) * 1995-03-29 2001-07-11 三菱電機株式会社 無線装置及び無線装置の調整方法
JP2953992B2 (ja) * 1995-06-02 1999-09-27 埼玉日本電気株式会社 Ｐｌｌ回路
US5604465A (en) * 1995-06-07 1997-02-18 International Business Machines Corporation Adaptive self-calibration for fast tuning phaselock loops
JP3256422B2 (ja) * 1995-10-23 2002-02-12 日本電気株式会社 周波数シンセサイザ
US5926515A (en) * 1995-12-26 1999-07-20 Samsung Electronics Co., Ltd. Phase locked loop for improving a phase locking time
US5898903A (en) * 1996-03-14 1999-04-27 Alligator Communications, Inc. Multiple address radio system having automatic radio calibration for reducing frequency offset between radio frequency carriers
US5604468A (en) * 1996-04-22 1997-02-18 Motorola, Inc. Frequency synthesizer with temperature compensation and frequency multiplication and method of providing the same
US5955928A (en) * 1996-12-26 1999-09-21 Micro Magic, Inc. Automatically adjusting the dynamic range of the VCO in a PLL at start-up for optimal operating point
US5889829A (en) * 1997-01-07 1999-03-30 Microchip Technology Incorporated Phase locked loop with improved lock time and stability
KR100533876B1 (ko) * 1997-06-19 2005-12-07 코닌클리케 필립스 일렉트로닉스 엔.브이. 디지털 통신 장치
JP2959535B2 (ja) * 1997-09-19 1999-10-06 日本電気株式会社 間欠制御受信回路
KR19990030658A (ko) * 1997-10-02 1999-05-06 윤종용 고속 위상 동기 루프 및 그의 로킹 방법
US6411237B1 (en) 1997-10-21 2002-06-25 Emhiser Research Ltd Nonlinear digital-to-analog converters
CA2308209C (en) 1997-10-21 2004-03-09 Lloyd Lynn Lautzenhiser Adaptive frequency-hopping oscillators
EP0993122B1 (en) 1998-10-06 2005-05-11 STMicroelectronics S.r.l. Method for reducing the settling time in PLL circuits
FI106757B (fi) 1999-03-15 2001-03-30 Nokia Networks Oy Menetelmä ja järjestely ohjaussignaalin muodostamiseksi
US6268780B1 (en) 2000-04-26 2001-07-31 National Semiconductor Corporation Frequency synthesizer with digital frequency lock loop
US7546097B2 (en) * 2002-03-06 2009-06-09 Qualcomm Incorporated Calibration techniques for frequency synthesizers
JP4029138B2 (ja) 2002-05-20 2008-01-09 富士通株式会社 周波数シンセサイザ回路
US6876266B2 (en) * 2002-06-10 2005-04-05 Gct Semiconductor, Inc. LC oscillator with wide tuning range and low phase noise
US6714085B1 (en) 2002-10-24 2004-03-30 General Dynamics Decision Systems, Inc Prepositioned frequency synthesizer and method therefor
JP2006508572A (ja) * 2002-11-28 2006-03-09 フラウンホッファー−ゲゼルシャフト ツァ フェルダールング デァ アンゲヴァンテン フォアシュンク エー．ファオ 周波数発生器
TWI361479B (en) * 2003-08-28 2012-04-01 Gct Semiconductor Inc Integrated circuit package having inductance loop formed from a bridge interconnect
TW200520121A (en) * 2003-08-28 2005-06-16 Gct Semiconductor Inc Integrated circuit package having an inductance loop formed from a multi-loop configuration
TWI357651B (en) * 2003-08-28 2012-02-01 Gct Semiconductor Inc Integrated circuit package having inductance loop
JP4176705B2 (ja) 2004-12-02 2008-11-05 シャープ株式会社 Ｐｌｌ回路
CN100382432C (zh) * 2005-04-11 2008-04-16 南京理工大学 快速捷变频集成锁相式频率合成器
JP2007027981A (ja) 2005-07-13 2007-02-01 Futaba Corp 発振装置およびその制御方法
US8112054B2 (en) * 2005-09-26 2012-02-07 Cypress Semiconductor Corporation Tri-stating a phase locked loop to conserve power
JP4752682B2 (ja) * 2006-08-29 2011-08-17 横河電機株式会社 位相同期ループ回路及び信号発生装置
US7696829B2 (en) * 2006-09-21 2010-04-13 Infineon Technologies Ag Frequency synthesizer and method
GB2442278B (en) * 2006-09-29 2011-07-20 Avaya Ecs Ltd Phase locked loop
JP4374463B2 (ja) * 2006-12-26 2009-12-02 日本電波工業株式会社 発振周波数制御回路
US8063708B2 (en) * 2007-05-16 2011-11-22 Hynix Semiconductor Inc. Phase locked loop and method for operating the same
EP2192690A4 (en) * 2007-11-12 2010-12-15 Panasonic Corp PLL SWITCHING AND ANGLE SPEED SENSOR THEREWITH
US8125284B2 (en) * 2008-09-29 2012-02-28 Mi Zhang Temperature compensation method and apparatus for an output frequency signal based on successive approximation
WO2010043932A1 (en) * 2008-10-17 2010-04-22 Freescale Semiconductor, Inc. Temperature compensation in a phase-locked loop
US8169271B2 (en) * 2009-03-06 2012-05-01 Intel Corporation Interference resistant local oscillator
US8018289B1 (en) * 2009-08-19 2011-09-13 Integrated Device Technology, Inc. Holdover circuit for phase-lock loop
CN101783677B (zh) * 2010-03-26 2012-04-11 海能达通信股份有限公司 一种锁相环的锁定方法及锁定电路
TWI408526B (zh) * 2010-11-19 2013-09-11 Richtek Technology Corp 具自動溫度補償之多段式電壓調節電路及方法
KR20130056932A (ko) 2011-11-23 2013-05-31 에스케이이노베이션 주식회사 배터리 팩
JP6133071B2 (ja) * 2013-02-07 2017-05-24 古河電気工業株式会社 発振回路及びその制御方法
JP2016072912A (ja) * 2014-10-01 2016-05-09 富士通株式会社 クロック信号生成装置の制御装置、クロック信号生成装置の制御方法、制御プログラム、及び、クロック信号生成装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01305724A (ja) * 1988-06-03 1989-12-11 Matsushita Electric Ind Co Ltd 周波数シンセサイザ
CA1325251C (en) * 1988-09-02 1993-12-14 Shigeki Saito Frequency synthesizer
JPH03157018A (ja) * 1989-08-10 1991-07-05 Mitsubishi Electric Corp 周波数シンセサイザ
JPH04345319A (ja) * 1991-05-23 1992-12-01 Fujitsu Ltd 高速同期周波数シンセサイザ
US5334952A (en) * 1993-03-29 1994-08-02 Spectralink Corporation Fast settling phase locked loop

Also Published As

Publication number Publication date
KR100299600B1 (ko) 2001-10-22
JPH0730413A (ja) 1995-01-31
TW296513B (ja) 1997-01-21
CN1103217A (zh) 1995-05-31
US5477194A (en) 1995-12-19
KR960016153A (ko) 1996-05-22
TW333382U (en) 1998-06-01
CN1049541C (zh) 2000-02-16

Similar Documents

Publication Publication Date Title
JP2581398B2 (ja) Ｐｌｌ周波数シンセサイザ
US5389899A (en) Frequency synthesizer having quick frequency pull in and phase lock-in
KR970006195B1 (ko) 위상동기회로
US6680654B2 (en) Phase locked loop with offset cancellation
JPH0548450A (ja) Ｐｌｌシンセサイザ回路
JP2953992B2 (ja) Ｐｌｌ回路
US6791421B2 (en) Input-switching voltage-controlled oscillator and PLL-controlled oscillator
JPH04369927A (ja) Ｐｌｌ発振器
JP2765443B2 (ja) 位相同期ループ回路
WO2001022593A1 (fr) Boucle a phase asservie
JP2944530B2 (ja) 位相同期発振器
JP2850543B2 (ja) 位相同期回路
JP3097080B2 (ja) 位相同期ループ回路
JP3226838B2 (ja) Ｐｌｌ周波数シンセサイザ
KR960015575B1 (ko) 에프엠 반송파 신호 발생회로
JPH0786931A (ja) 周波数シンセサイザ
JP2000040959A (ja) Ｐｌｌ周波数シンセサイザ
JPH1070459A (ja) 位相同期ループ・周波数シンセサイザ
JPH0712176B2 (ja) 周波数変調器
KR100195086B1 (ko) 위상동기 루프 주파수 신서사이저 회로
JP2005204044A (ja) Ｐｌｌ回路の初期動作制御回路
JP3008938B1 (ja) Ｐｌｌ回路
JP2004172686A (ja) 基準信号発生器
KR950002440B1 (ko) 전압제어발진기의 발진주파수 보상방법
JPH09238073A (ja) 位相同期回路

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19961001

LAPS Cancellation because of no payment of annual fees