JP2909653B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2909653B2 JP2909653B2 JP2261873A JP26187390A JP2909653B2 JP 2909653 B2 JP2909653 B2 JP 2909653B2 JP 2261873 A JP2261873 A JP 2261873A JP 26187390 A JP26187390 A JP 26187390A JP 2909653 B2 JP2909653 B2 JP 2909653B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- output
- phase
- phase comparator
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 ＜本発明の産業上の利用分野＞ 本発明はPLL回路に関する。
＜従来技術＞ 発振器の出力成分信号と参照信号との位相差が常に所
定値になる方向に発振器の発振周波数を制御するPLL回
路と、発振周波数の安定化、S/Mの改善あるいはFM信号
の復調等の目的で従来より多用されている。
定値になる方向に発振器の発振周波数を制御するPLL回
路と、発振周波数の安定化、S/Mの改善あるいはFM信号
の復調等の目的で従来より多用されている。
第４図は、PLL回路の基本的な構成を示すブロック図
であり、制御電圧信号Vcの大きさに応じて発振周波数が
可変される電圧制御発振器（以下、VCOと記す）と、VCO
1の出力と参照信号との位相差を検出する位相比較器２
と、位相比較器２からの検出信号を受け、VCO1に制御電
圧信号を入力してVCO1の出力と参照信号の位相差が一定
値となるようにするループフィルタ３とによって構成さ
れている。
であり、制御電圧信号Vcの大きさに応じて発振周波数が
可変される電圧制御発振器（以下、VCOと記す）と、VCO
1の出力と参照信号との位相差を検出する位相比較器２
と、位相比較器２からの検出信号を受け、VCO1に制御電
圧信号を入力してVCO1の出力と参照信号の位相差が一定
値となるようにするループフィルタ３とによって構成さ
れている。
この位相比較器２として、キャプチャレンジが広いこ
とから、アナログ型の位相比較器に代ってディジタル型
の位相周波数比較器が盛んに用いられている。
とから、アナログ型の位相比較器に代ってディジタル型
の位相周波数比較器が盛んに用いられている。
ゲート回路やフリップフロップ等の論理回路で構成さ
れているこの種の位相周波数比較器は、一方の入力信号
の周波数に対する他方の入力信号の周波数の高低に応じ
た信号を出力する周波数比較機能を有しているため、参
照信号の周波数FrとVCO1の出力信号の出力周波数Fvが大
きく離れた状態でも、検出信号が得られ、VCO1の周波数
FvをFr方向に引込むことができる。
れているこの種の位相周波数比較器は、一方の入力信号
の周波数に対する他方の入力信号の周波数の高低に応じ
た信号を出力する周波数比較機能を有しているため、参
照信号の周波数FrとVCO1の出力信号の出力周波数Fvが大
きく離れた状態でも、検出信号が得られ、VCO1の周波数
FvをFr方向に引込むことができる。
＜解決すべき課題＞ しかしながら、前記のようなディジタル型の位相周波
数比較器では、ディジタル回路の遅延性による不感帯が
位相差０度付近に生じ、ロック付近でのループ利得が著
しく減少するという問題がある。
数比較器では、ディジタル回路の遅延性による不感帯が
位相差０度付近に生じ、ロック付近でのループ利得が著
しく減少するという問題がある。
これを防止するため、ループフィルタ３の充電電圧を
常時リークさせるようにして、両信号の位相差を０度付
近の不感帯から離れた値に追込むようにしたPLL回路も
あったが、この方法では、VCO1の出力に参照信号周波数
Frのサイドバンドノイズが強く生じてしまう。
常時リークさせるようにして、両信号の位相差を０度付
近の不感帯から離れた値に追込むようにしたPLL回路も
あったが、この方法では、VCO1の出力に参照信号周波数
Frのサイドバンドノイズが強く生じてしまう。
このため、高速のロジック素子で構成した高価な位相
周波数比較器を用いて、この不感帯の幅を狭めるように
しているのが現状であった。
周波数比較器を用いて、この不感帯の幅を狭めるように
しているのが現状であった。
本発明は、この課題を解決したPLL回路を提供するこ
とを目的としている。
とを目的としている。
＜課題を解決するための手段＞ 前記課題を解決するため、本発明のPLL回路は、 制御信号の大きさに応じて発振周波数が可変される発
振器と、 前記発振器の出力成分信号と参照信号の周波数差およ
び位相差をディジタル検出する位相比較型の第１の位相
比較器と、 前記発振器の出力成分信号と前記参照信号の周波数差
および位相差をビート検出するアナログミキサ型の第２
の位相比較器と、 前記第２の位相比較器のビート出力を受け、該ビート
周波数が所定周波数より大きいか否かを判定する判定回
路と、 前記第１の位相比較器または前記第２の位相比較器の
検出出力を受けて前記制御信号を発生するループフィル
タと、 前記判定回路で前記第２の位相比較器のビート出力が
前記所定周波数より大きいと判定されたとき、前記第１
の位相比較器の検出出力を前記ループフィルタへ入力さ
せ、前記ビート出力が前記所定周波数より小さいと判定
されたとき、前記第２の位相比較器の検出出力を前記ル
ープフィルタへ入力させる切換回路とを備えている。
振器と、 前記発振器の出力成分信号と参照信号の周波数差およ
び位相差をディジタル検出する位相比較型の第１の位相
比較器と、 前記発振器の出力成分信号と前記参照信号の周波数差
および位相差をビート検出するアナログミキサ型の第２
の位相比較器と、 前記第２の位相比較器のビート出力を受け、該ビート
周波数が所定周波数より大きいか否かを判定する判定回
路と、 前記第１の位相比較器または前記第２の位相比較器の
検出出力を受けて前記制御信号を発生するループフィル
タと、 前記判定回路で前記第２の位相比較器のビート出力が
前記所定周波数より大きいと判定されたとき、前記第１
の位相比較器の検出出力を前記ループフィルタへ入力さ
せ、前記ビート出力が前記所定周波数より小さいと判定
されたとき、前記第２の位相比較器の検出出力を前記ル
ープフィルタへ入力させる切換回路とを備えている。
＜作用＞ したがって、参照信号と発振器の出力成分信号との周
波数差が所定周波数以上のときは、第１の位相比較器の
検出出力によって、発振器の出力成分信号の周波数が参
照信号に近づく方向に引込まれ、この引込みにより、参
照信号と発振器の出力成分信号との周波数差が所定周波
数以下になると、第２の位相比較器の検出信号によっ
て、発振器の出力成分信号が参照信号にロックされる。
波数差が所定周波数以上のときは、第１の位相比較器の
検出出力によって、発振器の出力成分信号の周波数が参
照信号に近づく方向に引込まれ、この引込みにより、参
照信号と発振器の出力成分信号との周波数差が所定周波
数以下になると、第２の位相比較器の検出信号によっ
て、発振器の出力成分信号が参照信号にロックされる。
＜本発明の実施例＞ 以下、図面に基づいて本発明の一実施例を説明する。
第１図は、本発明の一実施例のPLL回路を示す図であ
る。
る。
このPLL回路は、マイクロ波受信用のローカル信号を
発生させるための回路であり、３GHz〜５GHzの範囲を1K
ステップで可変できるように構成されている。
発生させるための回路であり、３GHz〜５GHzの範囲を1K
ステップで可変できるように構成されている。
第１図において、10はマイクロ波発振部であり、YIG
発振器11の２つの制御端子11a、11bに供給する電流を可
変することにより、発振周波数を３GHz〜５GHzの間で連
続可変することができる。
発振器11の２つの制御端子11a、11bに供給する電流を可
変することにより、発振周波数を３GHz〜５GHzの間で連
続可変することができる。
一方の制御端子11aは、このYIG発振器11の掃引用の端
子で、発振周波数全域にわたる可変が可能であり、他方
の制御端子11bは、変調用の端子で、狭い範囲の周波数
下辺が可能である。
子で、発振周波数全域にわたる可変が可能であり、他方
の制御端子11bは、変調用の端子で、狭い範囲の周波数
下辺が可能である。
12、13は、YIG発振器11を電流駆動するための電圧−
電流変換器、14は、後述する周波数設定器55からの粗調
整データFaに対応した制御電圧Vdを電圧−電流変換器13
に出力するDA変換器である。
電流変換器、14は、後述する周波数設定器55からの粗調
整データFaに対応した制御電圧Vdを電圧−電流変換器13
に出力するDA変換器である。
YIG発振器11の出力は、周波数変換部15へ入力されて
いる。
いる。
周波数変換部15は、入力信号を、ミキサ16および低域
通過フィルタ（以下、LPFと記す）で30〜40MHzの周波数
帯に変換する。
通過フィルタ（以下、LPFと記す）で30〜40MHzの周波数
帯に変換する。
18は、周波数設定器55からの第１の周波数データFbに
対応した周波数の局発信号を、ミキサ16に出力する局発
信号発生器であり、３〜５GHzの入力信号に対して、2.9
7〜4.97GHzの局発信号を10MHzステップで出力できるよ
うに構成されている（下側ヘテロダイン）。
対応した周波数の局発信号を、ミキサ16に出力する局発
信号発生器であり、３〜５GHzの入力信号に対して、2.9
7〜4.97GHzの局発信号を10MHzステップで出力できるよ
うに構成されている（下側ヘテロダイン）。
20は、周波数設定器55からの第２の周波数データFcに
対応した30〜40MHzの参照信号を１KHzステップで出力す
る参照信号発生器である。
対応した30〜40MHzの参照信号を１KHzステップで出力す
る参照信号発生器である。
周波数変換部15からの出力信号（YIG発振器11の出力
成分信号）と、この参照信号発生器20からの参照信号
は、ともに1/8分周器21、22を介して、第１の位相比較
器23に入力されている。
成分信号）と、この参照信号発生器20からの参照信号
は、ともに1/8分周器21、22を介して、第１の位相比較
器23に入力されている。
この第１の位相比較器23は、モトローラ社のMC4044型
集積回路に代表される位相周波数比較型のディジタル位
相比較器であり、Ｒ端子に入力されるパルスの位相に対
してＶ端子に入力されるパルスの位相が進んでいるとき
は、その位相差に応じた幅の“L"レベルパルスをＤ出力
端子より出力し、逆に遅れているときは、その位相差に
応じた幅の“L"レベルパルスをＵ出力端子より出力す
る。また、Ｒ端子に入力されているパルスの周波数に対
してＶ端子に入力されているパルスの周波数が高いとき
は、位相比較状態となるまでＤ出力端子を“L"レベルに
固定し、逆に低いときは、Ｕ出力端子を“L"レベルに固
定する。
集積回路に代表される位相周波数比較型のディジタル位
相比較器であり、Ｒ端子に入力されるパルスの位相に対
してＶ端子に入力されるパルスの位相が進んでいるとき
は、その位相差に応じた幅の“L"レベルパルスをＤ出力
端子より出力し、逆に遅れているときは、その位相差に
応じた幅の“L"レベルパルスをＵ出力端子より出力す
る。また、Ｒ端子に入力されているパルスの周波数に対
してＶ端子に入力されているパルスの周波数が高いとき
は、位相比較状態となるまでＤ出力端子を“L"レベルに
固定し、逆に低いときは、Ｕ出力端子を“L"レベルに固
定する。
24は、参照信号と周波数変換部15からの出力信号との
周波数差および位相差を検出するアナログミキサ型の第
２の位相比較器である。
周波数差および位相差を検出するアナログミキサ型の第
２の位相比較器である。
この第２の位相比較器24は、二重平衡ミキサ（DRM）
で構成されており、入力される２信号の和と差の成分の
みを出力し、入力信号が90度の位相差で入力されている
ときの平均出力はゼロ、０度の位相差の平均出力は＋最
大、−180度の位相差の平均出力は−最大となる。
で構成されており、入力される２信号の和と差の成分の
みを出力し、入力信号が90度の位相差で入力されている
ときの平均出力はゼロ、０度の位相差の平均出力は＋最
大、−180度の位相差の平均出力は−最大となる。
25は、第２の位相比較器24の出力から高周波分を除去
して、周波数Fp以下の信号成分を通過させるLPFであ
り、その通過出力は、増幅器26で増幅出力される。
して、周波数Fp以下の信号成分を通過させるLPFであ
り、その通過出力は、増幅器26で増幅出力される。
27は、第２の位相比較器24の出力からLPF28によって
通過させた差の信号成分（ビート成分）の周波数が、所
定周波数Fm（Fm＜Fp）より大きいか否かを周波数比較器
29により判定する判定回路である。
通過させた差の信号成分（ビート成分）の周波数が、所
定周波数Fm（Fm＜Fp）より大きいか否かを周波数比較器
29により判定する判定回路である。
この周波数比較器29は、例えば第２図に示すように構
成されている。
成されている。
即ち、ビート信号を増幅器30で増幅して波形整形回路
31を通過させ、再トリガ型のワンショットマルチ回路32
をトリガさせる。
31を通過させ、再トリガ型のワンショットマルチ回路32
をトリガさせる。
このワンショットマルチ回路32のパルス幅は、所定周
波数Fmの周期Tmに設定されており、その出力は、波形整
形回路31の出力をクロックとするフリップフロップ33の
Ｄ端子に入力されている。
波数Fmの周期Tmに設定されており、その出力は、波形整
形回路31の出力をクロックとするフリップフロップ33の
Ｄ端子に入力されている。
したがって、入力されるビート信号の周期がTmより短
かい、即ち、ビート信号の周波数がFmより高い場合は、
フリップフロップ33の出力は“H"レベルのままとなり、
逆にビート信号の周期がTmより長い、即ち、ビート信号
の周波数がFmより低い場合は、フリップフロップ33の出
力は“L"レベルのままとなる。
かい、即ち、ビート信号の周波数がFmより高い場合は、
フリップフロップ33の出力は“H"レベルのままとなり、
逆にビート信号の周期がTmより長い、即ち、ビート信号
の周波数がFmより低い場合は、フリップフロップ33の出
力は“L"レベルのままとなる。
この周波数比較器29の出力は、第１図に示すように遅
延回路35によって僅かに遅延され、切換回路40の入力さ
れている。
延回路35によって僅かに遅延され、切換回路40の入力さ
れている。
この切換回路40は、判定回路27の出力が“H"レベルの
とき、インバータ41、42によって反転させた第１の位相
比較器23の出力をアンド回路43、44を介して後述するル
ープフィルタ50へ接続し、判定回路27の出力が“L"レベ
ルのときは、この判定出力をインバータ45で反転させた
“H"レベル出力でスイッチ46をオンさせ、増幅器26の出
力（第２の位相比較器24からの位相差信号）をループフ
ィルタ50に接続させる。
とき、インバータ41、42によって反転させた第１の位相
比較器23の出力をアンド回路43、44を介して後述するル
ープフィルタ50へ接続し、判定回路27の出力が“L"レベ
ルのときは、この判定出力をインバータ45で反転させた
“H"レベル出力でスイッチ46をオンさせ、増幅器26の出
力（第２の位相比較器24からの位相差信号）をループフ
ィルタ50に接続させる。
ループフィルタ50は、切換回路40のアンド回路43、44
からの“H"レベル出力でオンするチャージポンプ用のス
イッチ51、52およびスイッチ46に、それぞれの一端を接
続された抵抗R1、R2、R3と、直列に接続された抵抗R4と
コンデンサＣとからなるラグリート型のフィルターであ
る。
からの“H"レベル出力でオンするチャージポンプ用のス
イッチ51、52およびスイッチ46に、それぞれの一端を接
続された抵抗R1、R2、R3と、直列に接続された抵抗R4と
コンデンサＣとからなるラグリート型のフィルターであ
る。
チャージポンプ用のスイッチ51、52の他端には正負の
電源（±Ｂ）が供給されており、アンド回路43の出力が
“H"レベルの間は、電源＋ＢからR1、R4を介してコンデ
ンサＣに充電がなされ、アンド回路44の出力が“H"レベ
ルの間は、コンデンサＣが抵抗R2、R4を介して電源−Ｂ
に放電される（通常R1＝R2）。
電源（±Ｂ）が供給されており、アンド回路43の出力が
“H"レベルの間は、電源＋ＢからR1、R4を介してコンデ
ンサＣに充電がなされ、アンド回路44の出力が“H"レベ
ルの間は、コンデンサＣが抵抗R2、R4を介して電源−Ｂ
に放電される（通常R1＝R2）。
また、スイッチ46がオンしている間は、増幅器26の出
力によりコンデンサＣに対する充放電が抵抗R3、R4を介
してなされる。
力によりコンデンサＣに対する充放電が抵抗R3、R4を介
してなされる。
ループフィルタ50の出力は、制御電圧Vcとして、マイ
クロ波発振部10に入力されている。
クロ波発振部10に入力されている。
なお、周波数設定器55は、入力周波数データFsの10M
Hzの位以上の上位データから３を減じた第１の周波数デ
ータFbと、１KHzから10MHzまでの下位データに30000を
加算した第２の周波数データFcを、それぞれ局発信号発
生器18と参照信号発生器20へ送るとともに、周波数デー
タFbの切換時のYIG発振器11の自走周波数が、Fb×10MHz
より僅かに高くなるための粗調整データFaを、マイクロ
波発振部10のDA変換器14に出力して、ロックまでの時間
を短縮させ、ループの制御方向が逆転するのを防止して
いる。
Hzの位以上の上位データから３を減じた第１の周波数デ
ータFbと、１KHzから10MHzまでの下位データに30000を
加算した第２の周波数データFcを、それぞれ局発信号発
生器18と参照信号発生器20へ送るとともに、周波数デー
タFbの切換時のYIG発振器11の自走周波数が、Fb×10MHz
より僅かに高くなるための粗調整データFaを、マイクロ
波発振部10のDA変換器14に出力して、ロックまでの時間
を短縮させ、ループの制御方向が逆転するのを防止して
いる。
次に、このPLL回路の動作について説明する。
周波数設定器55に対する周波数データFsとして、例え
ば、3456.789MHzが設定されると、第１の周波数データF
bとして“342"（＝345−３）が局発信号発生器18に設定
され、第２の周波数Fcとして“36789"（30000＋6789）
が参照信号発生器20に設定されるとともに、マイクロ波
発振部10のDA変換器14に対して、YIG発振器11の自走周
波数が例えば設定周波数より高い3500MHzの近傍となる
粗調整データFaが設定される。
ば、3456.789MHzが設定されると、第１の周波数データF
bとして“342"（＝345−３）が局発信号発生器18に設定
され、第２の周波数Fcとして“36789"（30000＋6789）
が参照信号発生器20に設定されるとともに、マイクロ波
発振部10のDA変換器14に対して、YIG発振器11の自走周
波数が例えば設定周波数より高い3500MHzの近傍となる
粗調整データFaが設定される。
この設定により、YIG発振器11の出力周波数は、第３
図に示すように切換時（設定時）toにほぼ3500MHzとな
り、周波数変換部15からは、ほぼ80MHzの信号が出力さ
れる。
図に示すように切換時（設定時）toにほぼ3500MHzとな
り、周波数変換部15からは、ほぼ80MHzの信号が出力さ
れる。
したがって、1/8分周器21、22および第２の位相比較
器24には、36.789MHzの参照信号と、ほぼ80MHzの信号が
入力されることになる。
器24には、36.789MHzの参照信号と、ほぼ80MHzの信号が
入力されることになる。
このため、1/8分周器21、22から周波数の離れた分周
出力を受けた第１の位相比較器23のＤ出力は、“L"レベ
ルとなる。
出力を受けた第１の位相比較器23のＤ出力は、“L"レベ
ルとなる。
また、所定周波数Fmより高い周波数のビート成分（ほ
ぼ40MHz）を第２の位相比較器24より受けた判定回路27
の出力は、“H"レベルとなるため、アンド回路44の“H"
レベル出力により、ループフィルタ50のスイッチ52がオ
ンする。
ぼ40MHz）を第２の位相比較器24より受けた判定回路27
の出力は、“H"レベルとなるため、アンド回路44の“H"
レベル出力により、ループフィルタ50のスイッチ52がオ
ンする。
このため、ループフィルタ50の充電電圧、即ち、制御
電圧Vcは低下し、YIG発振器11の発振周波数は、第３図
に示すように低下する。
電圧Vcは低下し、YIG発振器11の発振周波数は、第３図
に示すように低下する。
発振周波数の低下にともない、周波数変換部15からの
出力周波数も低下し、参照信号との周波数差が所定周波
数Fm以下になると、判定回路27の出力が僅かに遅れて
“L"レベルとなるため（t1時）、第２の位相比較器24の
出力がループフィルタ50に接続される。
出力周波数も低下し、参照信号との周波数差が所定周波
数Fm以下になると、判定回路27の出力が僅かに遅れて
“L"レベルとなるため（t1時）、第２の位相比較器24の
出力がループフィルタ50に接続される。
この結果、第２の位相比較器24の位相比較出力による
引込みがなされ、t2時には発振周波数が3456.678MHzに
ロックすることになる。
引込みがなされ、t2時には発振周波数が3456.678MHzに
ロックすることになる。
このロック状態は、周波数データの切換えがなされる
まで第２の位相比較器24の出力によるループ制御で維持
されるが、アナログミキサ型の位相比較器には不感帯が
ないため、ロック状態でのループ利得の低下がなく、発
振出力の信号純度は極めて高い。
まで第２の位相比較器24の出力によるループ制御で維持
されるが、アナログミキサ型の位相比較器には不感帯が
ないため、ロック状態でのループ利得の低下がなく、発
振出力の信号純度は極めて高い。
なお、判定回路27における切換え遅延は、位相比較器
の切換えにループ応答が追いつかないことによって発生
する発振周波数の引込みレンジ（±Fm）外への飛出しま
たは飛込みを防ぐための遅延であり、発振周波数が引込
みレンジ（±Fm）内に完全に入ってからあるいは完全に
出てから位相比較器の切換えが行なわれる。
の切換えにループ応答が追いつかないことによって発生
する発振周波数の引込みレンジ（±Fm）外への飛出しま
たは飛込みを防ぐための遅延であり、発振周波数が引込
みレンジ（±Fm）内に完全に入ってからあるいは完全に
出てから位相比較器の切換えが行なわれる。
この状態から、t3時に周波数データFsが4000.000MHz
に変更されると、第１の周波数データFbは“397"、第２
の周波数データは“30000"となり、粗調整データFaは、
YIG発振器11の自走周波数がほぼ4100MHzとなるための値
に切換わる。
に変更されると、第１の周波数データFbは“397"、第２
の周波数データは“30000"となり、粗調整データFaは、
YIG発振器11の自走周波数がほぼ4100MHzとなるための値
に切換わる。
この切換によって、YIG発振器11の発振周波数は、第
３図に示すように4100MHz付近まで上昇し、前記同様に
第１の位相比較器23の出力による引込みから、第２の位
相比較器24の出力による引込みに切換わり、周波数デー
タFsに等しい周波数4000.000MHzにロックする。
３図に示すように4100MHz付近まで上昇し、前記同様に
第１の位相比較器23の出力による引込みから、第２の位
相比較器24の出力による引込みに切換わり、周波数デー
タFsに等しい周波数4000.000MHzにロックする。
なお、この位相比較器の切換えは、第２の位相比較器
24によるループの引込みレンジ（±Fm）より大きな周波
数偏向があったときに行なわれ、参照信号の周波数のみ
をFm以上変更した場合でも、前記同様の切換え動作がな
される。
24によるループの引込みレンジ（±Fm）より大きな周波
数偏向があったときに行なわれ、参照信号の周波数のみ
をFm以上変更した場合でも、前記同様の切換え動作がな
される。
＜本発明の他の実施例＞ なお、前記実施例では、参照信号と周波数変換部15か
らの出力（YIG発振器11の出力成分信号）とを1/8分周器
21、22で分周して第１の位相比較器23へ入力していた
が、参照信号の周波数が低い（数MHz台）か、高速の位
相比較器を用いた場合は、分周器を省略して直接入力す
ることもできる。
らの出力（YIG発振器11の出力成分信号）とを1/8分周器
21、22で分周して第１の位相比較器23へ入力していた
が、参照信号の周波数が低い（数MHz台）か、高速の位
相比較器を用いた場合は、分周器を省略して直接入力す
ることもできる。
また、前記実施例では、マイクロ波を直接発振するYI
G発振器11の出力を周波数変換（ヘテロダイン変換）し
ていたが、発振器の出力を直接第１、第２の位相比較器
へ入力するようにしてもよく、また、分周器を介して入
力するようにしてもよい。
G発振器11の出力を周波数変換（ヘテロダイン変換）し
ていたが、発振器の出力を直接第１、第２の位相比較器
へ入力するようにしてもよく、また、分周器を介して入
力するようにしてもよい。
また、前記実施例では、第１の位相比較器としてMC40
44型の位相比較器を用いていたが、ディジタル型の位相
周波数比較器であれば他の構成の比較器、例えばチャー
ジポンプ付きのMOS型位相周波数比較器を用いてもよ
い。
44型の位相比較器を用いていたが、ディジタル型の位相
周波数比較器であれば他の構成の比較器、例えばチャー
ジポンプ付きのMOS型位相周波数比較器を用いてもよ
い。
＜本発明の効果＞ 本発明のPLL回路は、前記説明のように、広範囲な周
波数差および位相差をディジタル検出できる位相周波数
比較器の第１の位相比較器で、発振器の発振周波数を所
定の周波数帯域まで引込んだ後、アナログミキサ型の第
２の位相比較器の出力によるループ制御で、発振信号を
参照信号にロックするようにしているため、広帯域な引
込みレンジと、不感帯のないループ利得が得られ、高純
度の発振出力を得ることができる。
波数差および位相差をディジタル検出できる位相周波数
比較器の第１の位相比較器で、発振器の発振周波数を所
定の周波数帯域まで引込んだ後、アナログミキサ型の第
２の位相比較器の出力によるループ制御で、発振信号を
参照信号にロックするようにしているため、広帯域な引
込みレンジと、不感帯のないループ利得が得られ、高純
度の発振出力を得ることができる。
第１図は、本発明の一実施例の構成を示す回路図、第２
図は一実施例の要部を示す回路図、第３図は一実施例に
おける発振周波数の変化を示す図である。 第４図は、PLL回路の基本構成を示す図である。 10……マイクロ波発振器、11……YIG発振器、15……周
波数変換部、18……局発信号発生器、20……参照信号発
生器、21、22……1/8分周器、23……第１の位相比較
器、24……第２の位相比較器、27……判定回路、40……
切換回路、50……ループフィルタ、55……周波数設定
器。
図は一実施例の要部を示す回路図、第３図は一実施例に
おける発振周波数の変化を示す図である。 第４図は、PLL回路の基本構成を示す図である。 10……マイクロ波発振器、11……YIG発振器、15……周
波数変換部、18……局発信号発生器、20……参照信号発
生器、21、22……1/8分周器、23……第１の位相比較
器、24……第２の位相比較器、27……判定回路、40……
切換回路、50……ループフィルタ、55……周波数設定
器。
Claims (1)
- 【請求項１】制御信号の大きさに応じて発振周波数が可
変される発振器と、 前記発振器の出力成分信号と参照信号の周波数差および
位相差をディジタル検出する位相比較型の第１の位相比
較器と、 前記発振器の出力成分信号と前記参照信号の周波数差お
よび位相差をビート検出するアナログミキサ型の第２の
位相比較器と、 前記第２の位相比較器のビート出力を受け、該ビート周
波数が所定周波数より大きいか否かを判定する判定回路
と、 前記第１の位相比較器または前記第２の位相比較器の検
出出力を受けて前記制御信号を発生するループフィルタ
と、 前記判定回路で前記第２の位相比較器のビート出力が前
記所定周波数より大きいと判定されたとき、前記第１の
位相比較器の検出出力を前記ループフィルタへ入力さ
せ、前記ビート出力が前記所定周波数より小さいと判定
されたとき、前記第２の位相比較器の検出出力を前記ル
ープフィルタへ入力させる切換回路とを備えたことを特
徴とするPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261873A JP2909653B2 (ja) | 1990-09-29 | 1990-09-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2261873A JP2909653B2 (ja) | 1990-09-29 | 1990-09-29 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04139917A JPH04139917A (ja) | 1992-05-13 |
| JP2909653B2 true JP2909653B2 (ja) | 1999-06-23 |
Family
ID=17367948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2261873A Expired - Fee Related JP2909653B2 (ja) | 1990-09-29 | 1990-09-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2909653B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10034325C2 (de) * | 2000-07-14 | 2003-05-22 | Rohde & Schwarz | Abstimmschaltung für einen YIG-Oszillator |
| WO2014018444A2 (en) * | 2012-07-23 | 2014-01-30 | Associated Universities, Inc | Synthesizer method utilizing variable frequency comb lines and frequency toggling |
| JP5973949B2 (ja) * | 2013-03-29 | 2016-08-23 | アンリツ株式会社 | 磁気同調デバイス駆動装置及びそれを用いた信号分析装置並びに磁気同調デバイス駆動方法 |
-
1990
- 1990-09-29 JP JP2261873A patent/JP2909653B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04139917A (ja) | 1992-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1104111B1 (en) | Phase-locked loop with digitally controlled, frequency-multiplying oscilator | |
| US7019569B2 (en) | Method of implementing multi-transfer curve phase lock loop | |
| US4988955A (en) | Phase-locked loop apparatus | |
| US7054403B2 (en) | Phase-Locked Loop | |
| US7606343B2 (en) | Phase-locked-loop with reduced clock jitter | |
| US6940323B2 (en) | Phase locked loop circuit with an unlock detection circuit and a switch | |
| JPH09270704A (ja) | 位相同期回路 | |
| US4459560A (en) | Plural phase locked loop frequency synthesizer | |
| JP2909653B2 (ja) | Ｐｌｌ回路 | |
| CN111294043A (zh) | 一种基于pll的自动恢复外部时钟的*** | |
| US6002302A (en) | Frequency generator | |
| CN100353673C (zh) | 锁相环频率合成器 | |
| JPH0758636A (ja) | 周波数シンセサイザ | |
| US20050266816A1 (en) | PLL synthesizer | |
| JPH10256903A (ja) | Ｐｌｌ回路 | |
| JPH04240921A (ja) | 位相同期回路 | |
| JPH08321774A (ja) | 位相同期式周波数シンセサイザ | |
| JPS6324666Y2 (ja) | ||
| US20020021368A1 (en) | PLL circuit for CRT monitor horizontal drive signal | |
| JP3363867B2 (ja) | Ｐｌｌ回路 | |
| SU1584104A1 (ru) | Устройство фазовой автоподстройки частоты с поиском | |
| JP3883812B2 (ja) | Ｐｌｌ回路 | |
| JP3070076B2 (ja) | 位相同期発振回路 | |
| JPH11195982A (ja) | Ｐｌｌ回路 | |
| JP2906263B2 (ja) | 位相同期回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313532 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090409 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100409 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |