JP4992838B2 - オペアンプ - Google Patents
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Description
以下、本発明の第1の実施形態について図1を参照しながら説明する。
図1は、CMOS構造を有するICに形成されたオペアンプの構成図である。オペアンプ1は、電源線2、3(第1、第2の電源線に相当)から電源電圧VDDの供給を受けて動作するもので、初段の差動増幅回路4、中間段の増幅回路5および出力段のバッファ回路6が順に接続されて構成されている。ICには、オペアンプ1の他に論理回路が形成されている。
テスト制御回路14は、通常動作時において、信号CUTPをHレベル(電圧VDD)、信号CUTNをLレベル(0V)とし、FET11、13のゲートにバイアス電圧を与える。これにより、FET15、18、19がオフとなり、NAND回路21の出力がHレベル一定となる。この状態では、テスト制御回路14はオペアンプ1の基本動作に影響を及ぼさず、差動増幅回路4、増幅回路5およびバッファ回路6は、差動入力電圧Vinm、Vinpに応じて通常の動作を行う。
次に、本発明の第2の実施形態について図2を参照しながら説明する。
図2は、CMOS構造を有するICに形成されたオペアンプの構成図である。図1と同一構成部分には同一符号を付し、以下異なる部分について説明する。
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
FET16と18を入れ替えるとともにFET19と17を入れ替えてもよい。
各実施形態において、電源線2、3をそれぞれ第2、第1の電源線とし、各FETの導電型をPチャネルとNチャネルとで入れ替えた回路構成としてもよい。この場合には、通常動作時に信号CUTPがLレベル、信号CUTNがHレベルとなり、IDDQテスト時に信号CUTPがHレベル、信号CUTNがLレベルとなる。
FETに替えてバイポーラトランジスタにより構成してもよい。この場合の制御端子はベースとなる。
バッファ回路6の構成は、プッシュプル回路に限られない。
Claims (3)
- 反転および非反転の差動入力電圧が与えられる差動入力トランジスタ対、第1の電源線と前記差動入力トランジスタ対との間に接続された能動負荷、および前記差動入力トランジスタ対と第2の電源線との間で定電流回路として動作する第1のトランジスタからなる差動増幅回路と、
制御端子が前記差動増幅回路の出力ノードに接続された第2のトランジスタと定電流回路として動作する第3のトランジスタとが、中間出力ノードを挟んで前記第1の電源線と前記第2の電源線との間に接続された増幅回路と、
前記中間出力ノードの電圧を入力とするバッファ回路と、
IDDQテスト状態において、前記第1、第2、第3のトランジスタをオフするとともに、前記反転または非反転の差動入力電圧に応じた電圧を前記中間出力ノードに与えるテスト制御回路とを備えていることを特徴とするオペアンプ。 - 前記テスト制御回路は、
前記第1の電源線と前記第2のトランジスタの制御端子との間に接続された第4のトランジスタと、
前記中間出力ノードを挟んで前記第1の電源線と前記第2の電源線との間に接続された第5および第6のトランジスタを有する相補型論理回路と、
前記第1の電源線と前記中間出力ノードとの間で前記第5のトランジスタと直列に接続された第7のトランジスタおよび前記中間出力ノードと前記第2の電源線との間で前記第6のトランジスタと直列に接続された第8のトランジスタとを備え、
IDDQテスト状態においては、前記第1、第3のトランジスタをオフし、前記第4、第7、第8のトランジスタをオンするとともに、前記反転または非反転の差動入力電圧に応じて前記相補型論理回路を動作させ、通常動作状態においては、前記第1、第3のトランジスタを定電流回路として動作させ、前記第4、第7、第8のトランジスタをオフするように構成されていることを特徴とする請求項1記載のオペアンプ。 - 前記テスト制御回路は、
前記第1の電源線と前記第2のトランジスタの制御端子との間に接続された第4のトランジスタと、
前記反転または非反転の差動入力電圧の入力ノードと前記中間出力ノードとの間に接続されたスイッチ回路とを備え、
IDDQテスト状態においては、前記第1、第3のトランジスタをオフし、前記第4のトランジスタおよび前記スイッチ回路をオンし、通常動作状態においては、前記第1、第3のトランジスタを定電流回路として動作させ、前記第4のトランジスタおよび前記スイッチ回路をオフするように構成されていることを特徴とする請求項1記載のオペアンプ。
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