JP4992838B2 - オペアンプ - Google Patents

Description

本発明は、ＩＤＤＱテストに好適なオペアンプに関する。

半導体集積回路（ＩＣ）の試験方法の１つとしてＩＤＤＱテストが用いられている。このＩＤＤＱテストは、テスト対象であるＩＣの入力端子にテストパターンを順次入力しながら、ＩＣの入出力または内部の論理状態を定常状態とし、その定常状態における電源電流（ＩＤＤＱ電流）を測定するテスト方法である。ＩＣがＣＭＯＳ構成の場合、正常であればＩＤＤＱ電流は極めて小さくなる（例えば数μＡから数十μＡ）。これに対し、製造時の不良、故障などがあると、ＩＤＤＱ電流が異常に大きくなる（例えば数百μＡから数十ｍＡ）。ＩＤＤＱ電流は電源電流として容易に観測できるので、不良品の判定および排除を行うことができる。

しかし、ＩＣに論理回路とともにオペアンプやコンパレータが形成されていると、差動増幅回路を動作させるためにバイアス電流を流す必要がある。このバイアス電流は、ＣＭＯＳのリーク電流に比べて大きいので、ＩＤＤＱテストに支障が生じる。これに対しては、バイアス電流を超える大きさの規格値を設定してＩＤＤＱテストを実施することが考えられるが、微小リークを伴う故障を検出できなくなる。

特許文献１には、差動増幅回路の動作を停止させてバイアス電流を遮断しＩＤＤＱテストを実施する技術が開示されている。この特許文献１に記載の入力バッファ回路（実際にはコンパレータ）は、差動増幅回路の入力信号と出力信号の何れかを選択して内部回路に出力する入力切替回路を備えており、ＩＤＤＱテスト時は、差動増幅回路のバイアス電流を停止するとともに差動増幅回路の出力ノードをグランド電位に固定する。そして、入力切替回路は、差動増幅回路を迂回させた入力信号を選択して次段に出力することで、入力バッファ回路の出力論理の固定を防ぎ、従来のテストパターンの流用を可能としている。
特開平１１−２０２０２９号公報

このように、特許文献１には、ＩＤＤＱテスト時に対象回路（コンパレータ）の動作を完全に停止させ、入力信号を対象回路全体を迂回させて次段に与える構成が記載されている。しかし、この構成を用いてオペアンプを含むＩＣをＩＤＤＱテストする場合、差動増幅回路、バッファ回路、出力回路などからなるオペアンプ全体について故障検出が全くできなくなり、故障検出率が低下するという問題がある。

本発明は上記事情に鑑みてなされたもので、その目的は、ＩＤＤＱテストにおける故障検出率を向上させたオペアンプを提供することにある。

請求項１に記載した手段によれば、オペアンプは、差動増幅回路、増幅回路およびバッファ回路が順に接続されて構成されている。このうち差動増幅回路は、差動入力トランジスタ対、能動負荷、および定電流回路として動作する第１のトランジスタを備えている。増幅回路は、制御端子が差動増幅回路の出力ノードに接続された第２のトランジスタと定電流回路として動作する第３のトランジスタとが中間出力ノードを挟んで第１、第２の電源線間に接続された構成を備えている。バッファ回路は、トランジスタからなる種々の回路構成が可能であって、中間出力ノードの電圧を入力する。

ＩＤＤＱテスト状態では、テスト制御回路は、第１、第２、第３のトランジスタをオフするので、オペアンプにバイアス電流が流れない。そして、反転または非反転の差動入力電圧に応じた電圧を増幅回路の中間出力ノードに与えるので、バッファ回路はその電圧を入力してバッファ動作を行う。すなわち、本手段は、ＩＤＤＱテスト時にオペアンプ全体の動作を停止させるのではなく、バッファ回路を動作可能な状態に維持する。そして、差動入力電圧に応じた電圧をオペアンプ内部の中間出力ノードに与えるので、ＩＤＤＱテスト時の電源電流に基づいて、増幅回路を構成する第２、第３のトランジスタおよびバッファ回路についても素子不良や故障を検出可能となる。これにより、ＩＤＤＱテストにおける故障検出率を高めることができる。

請求項２に記載した手段によれば、テスト制御回路は、第１の電源線と第２のトランジスタの制御端子との間に接続された第４のトランジスタ、中間出力ノードを挟んで第１、第２の電源線間に接続された第５、第６のトランジスタを有する相補型論理回路、第５、第６のトランジスタとそれぞれ直列に接続された第７、第８のトランジスタを備えている。

ＩＤＤＱテスト状態においては、第１、第３のトランジスタをオフし、第４、第７、第８のトランジスタをオンするとともに、反転または非反転の差動入力電圧に応じて相補型論理回路を動作させる。これにより、反転または非反転の差動入力電圧に応じて中間出力ノードの電圧を変更でき、第２、第３のトランジスタおよびバッファ回路を種々のテストパターンにより検査できる。一方、通常動作状態においては、第１、第３のトランジスタを定電流回路として動作させ、第４、第７、第８のトランジスタをオフするので、オペアンプの通常動作が妨げられることがない。

請求項３に記載した手段によれば、テスト制御回路は、第１の電源線と第２のトランジスタの制御端子との間に接続された第４のトランジスタと、反転または非反転の差動入力電圧の入力ノードと中間出力ノードとの間に接続されたスイッチ回路を備えている。ＩＤＤＱテスト状態においては、第１、第３のトランジスタをオフし、第４のトランジスタとスイッチ回路をオンする。これにより、反転または非反転の差動入力電圧に応じて中間出力ノードの電圧を変更でき、第２、第３のトランジスタおよびバッファ回路を種々のテストパターンにより検査できる。一方、通常動作状態においては、第１、第３のトランジスタを定電流回路として動作させ、第４のトランジスタとスイッチ回路をオフするので、オペアンプの通常動作が妨げられることがない。

（第１の実施形態）
以下、本発明の第１の実施形態について図１を参照しながら説明する。
図１は、ＣＭＯＳ構造を有するＩＣに形成されたオペアンプの構成図である。オペアンプ１は、電源線２、３（第１、第２の電源線に相当）から電源電圧ＶDDの供給を受けて動作するもので、初段の差動増幅回路４、中間段の増幅回路５および出力段のバッファ回路６が順に接続されて構成されている。ＩＣには、オペアンプ１の他に論理回路が形成されている。

差動増幅回路４は、反転、非反転の差動入力電圧Ｖinm、Ｖinpが与えられるＮチャネル型ＦＥＴ７、８（差動入力トランジスタ対に相当）、電源線２とＦＥＴ７、８との間にそれぞれ接続されたＰチャネル型ＦＥＴ９、１０（能動負荷に相当）、ＦＥＴ７、８の共通化されたソースと電源線３との間に接続されたＮチャネル型ＦＥＴ１１とから構成されている。ＦＥＴ１１は、通常動作時にあってはゲートにバイアス電圧が与えられて定電流回路として動作し、ＩＤＤＱテスト（静止状態電源電流測定テスト）にあってはゲートに０Ｖ（Ｌレベル）が与えられてオフするようになっている。

増幅回路５は、Ｐチャネル型ＦＥＴ１２とＮチャネル型ＦＥＴ１３（第２と第３のトランジスタに相当）が中間出力ノードＮｃを挟んで電源線２、３間に接続された構成を備えている。ＦＥＴ１２のゲート（制御端子）は、差動増幅回路４の出力ノードに接続されている。ＦＥＴ１３は、ＦＥＴ１１と同様に通常動作時に定電流回路として動作し、ＩＤＤＱテスト時にオフ状態となる。

バッファ回路６は、例えば電源線２、３間に接続されたＰチャネル型ＦＥＴとＮチャネル型ＦＥＴとからなるプッシュプル回路（図示せず）として構成されており、中間出力ノードＮｃの電圧を入力とし電圧Ｖｏを出力する。

さらに、オペアンプ１は、ＩＤＤＱテストを実行するためにテスト制御回路１４を備えている。このテスト制御回路１４は、通常動作時にはＨレベル、ＩＤＤＱテスト時にはＬレベルとなる信号ＣＵＴＰ、通常動作時にはＬレベル、ＩＤＤＱテスト時にはＨレベルとなる信号ＣＵＴＮ、および上述したＦＥＴ１１、１３に与えるゲート電圧（バイアス電圧または０Ｖ）を生成する。また、テスト制御回路１４は、以下の回路構成を備えている。

電源線２とＦＥＴ１２のゲートとの間にはＰチャネル型ＦＥＴ１５（第４のトランジスタに相当）が接続されており、そのゲートには上記信号ＣＵＴＰが与えられている。電源線２と中間出力ノードＮｃとの間には、Ｐチャネル型ＦＥＴ１６、１８が直列に接続されており、中間出力ノードＮｃと電源線３の間には、Ｎチャネル型ＦＥＴ１９、１７が直列に接続されている。

このうちＦＥＴ１６、１７（第５、第６のトランジスタに相当）は、ゲート同士が共通に接続されており、相補型論理回路２０を構成している。また、ＦＥＴ１８、１９（第７、第８のトランジスタに相当）のゲートには、それぞれ信号ＣＵＴＰ、ＣＵＴＮが与えられている。電源電圧ＶDDで動作するＮＡＮＤ回路２１は、差動入力電圧Ｖinpと信号ＣＵＴＮとを入力とし、その出力信号は相補型論理回路２０に対し与えられている。

次に、本実施形態の作用および効果について説明する。
テスト制御回路１４は、通常動作時において、信号ＣＵＴＰをＨレベル（電圧ＶDD）、信号ＣＵＴＮをＬレベル（０Ｖ）とし、ＦＥＴ１１、１３のゲートにバイアス電圧を与える。これにより、ＦＥＴ１５、１８、１９がオフとなり、ＮＡＮＤ回路２１の出力がＨレベル一定となる。この状態では、テスト制御回路１４はオペアンプ１の基本動作に影響を及ぼさず、差動増幅回路４、増幅回路５およびバッファ回路６は、差動入力電圧Ｖinm、Ｖinpに応じて通常の動作を行う。

一方、テスト制御回路１４は、ＩＤＤＱテスト時において、信号ＣＵＴＰをＬレベル、信号ＣＵＴＮをＨレベルとし、ＦＥＴ１１、１３のゲートに０Ｖを与える。この状態では、ＦＥＴ１１、１２、１３がオフとなり、オペアンプ１に流れるバイアス電流が遮断される。また、ＦＥＴ１８、１９がオンとなるので、相補型論理回路２０は、非反転差動入力電圧Ｖinpの反転信号を入力して論理反転し、中間出力ノードＮｃを通してバッファ回路６に出力する。すなわち、非反転差動入力電圧Ｖinpは、２値化された上で同相の論理を保ちつつ中間出力ノードＮｃに与えられる。

その結果、非反転入力ノードにテストパターンを入力し、それをオペアンプ１の内部の中間出力ノードＮｃからバッファ回路６に通しながらＩＤＤＱテストを実施することができる。このＩＤＤＱテスト時には、ＦＥＴ１１をオフするとともに、ＦＥＴ８、１０のドレインをＦＥＴ１５を介して電源線２に短絡するため、差動増幅回路４を構成するＦＥＴ７〜１１に短絡故障がある場合でも検出できない場合がある。例えば、ＦＥＴ７〜１１の各ドレイン・ソース間の短絡は検出できない。

これに対し、増幅回路５およびバッファ回路６については、ほとんどのＦＥＴの短絡故障を検出可能となる。具体的には、ＦＥＴ１２、１３の各ゲート・ソース間の短絡は検出できないが、ＦＥＴ１２、１３の各ゲート・ドレイン間と各ドレイン・ソース間およびバッファ回路６を構成するＦＥＴ（図示せず）の各端子相互間の短絡故障は検出できる。ＩＣ１の電源電流（ＩＤＤＱ電流）をモニタし、その電流値が規定値を超えた場合に異常と判定すればよい。なお、ここでの短絡故障は抵抗性のリーク故障も含むものとする。どの程度のリーク故障が検出できるかは、ＩＤＤＱテストの規定値によって異なる。

以上説明したように、本実施形態のオペアンプ１は、ＩＤＤＱテスト時にバイアス電流を遮断するが、従来技術とは異なり回路の一部を動作可能な状態に維持している。すなわち、オペアンプ１の構成回路のうちバッファ回路６を動作状態に維持し、非反転差動入力電圧Ｖinpをオペアンプ内部の中間出力ノードＮｃに与えている。中間出力ノードＮｃは、従来技術であればグランドに電位固定されていたノードである。このように差動入力電圧Ｖinpでオペアンプ１の内部ノードを駆動することで、これまで故障検出の対象外とされていたオペアンプ１の中間増幅段と出力段の一部についても故障検出が可能となり、ＩＤＤＱテストの故障検出率を高められる。

（第２の実施形態）
次に、本発明の第２の実施形態について図２を参照しながら説明する。
図２は、ＣＭＯＳ構造を有するＩＣに形成されたオペアンプの構成図である。図１と同一構成部分には同一符号を付し、以下異なる部分について説明する。

オペアンプ３１は、差動増幅回路４、増幅回路５、バッファ回路６に加え、ＩＤＤＱテストを実行するためにテスト制御回路３２を備えている。テスト制御回路３２は、既述したＦＥＴ１５と、非反転入力ノードと中間出力ノードＮｃとの間に接続されたスイッチ回路３３とを備えている。スイッチ回路３３は、Ｎチャネル型ＦＥＴとＰチャネル型ＦＥＴとからなるアナログスイッチによる伝達ゲートであり、信号ＣＵＴＰがＨレベル、信号ＣＵＴＮがＬレベルとなる通常動作時にオフとなり、信号ＣＵＴＰがＬレベル、信号ＣＵＴＮがＨレベルとなるＩＤＤＱテスト時にオンとなる。

通常動作時には、ＦＥＴ１５とスイッチ回路３３がオフとなり、ＦＥＴ１１、１３のゲートにバイアス電圧が与えられるので、オペアンプ３１は通常の増幅動作を行う。一方、ＩＤＤＱテスト時には、ＦＥＴ１５とスイッチ回路３３がオンする。これにより、ＦＥＴ１１、１２、１３がオフとなり、オペアンプ３１に流れるバイアス電流が遮断される。また、非反転差動入力電圧Ｖinpがスイッチ回路３３を介して中間出力ノードＮｃに与えられる。その結果、非反転入力ノードにテストパターンを入力し、それをオペアンプ３１の内部の中間出力ノードＮｃからバッファ回路６を通しながらＩＤＤＱテストを実施することができる。

本実施形態によっても、第１の実施形態と同様に増幅回路５およびバッファ回路６を構成するＦＥＴに関するほとんどの短絡故障を検出可能となる。また、第１の実施形態とは異なり、非反転差動入力電圧Ｖinpを２値化することなくそのままバッファ回路６に与えることができるので、テスト電圧としてアナログ電圧を用いてＩＤＤＱテストを実行することができる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＦＥＴ１６と１８を入れ替えるとともにＦＥＴ１９と１７を入れ替えてもよい。
各実施形態において、電源線２、３をそれぞれ第２、第１の電源線とし、各ＦＥＴの導電型をＰチャネルとＮチャネルとで入れ替えた回路構成としてもよい。この場合には、通常動作時に信号ＣＵＴＰがＬレベル、信号ＣＵＴＮがＨレベルとなり、ＩＤＤＱテスト時に信号ＣＵＴＰがＨレベル、信号ＣＵＴＮがＬレベルとなる。

テスト制御回路は、第１および第２の実施形態に限られるものではなく、通常動作状態において、ＦＥＴ１１、１２、１３をオン状態にし、ＩＤＤＱテスト状態において、ＦＥＴ１１、１２、１３をオフ状態にして差動入力電圧に応じた電圧を中間出力ノードＮｃに与える構成であればよい。
ＦＥＴに替えてバイポーラトランジスタにより構成してもよい。この場合の制御端子はベースとなる。
バッファ回路６の構成は、プッシュプル回路に限られない。

本発明の第１の実施形態を示すオペアンプの構成図 本発明の第２の実施形態を示す図１相当図

符号の説明

図面中、１、３１はオペアンプ、２、３は電源線（第１、第２の電源線）、４は差動増幅回路、５は増幅回路、６はバッファ回路、７、８はＦＥＴ（差動入力トランジスタ対）、９、１０はＦＥＴ（能動負荷）、１１はＦＥＴ（第１のトランジスタ、定電流回路）、１２はＦＥＴ（第２のトランジスタ）、１３はＦＥＴ（第３のトランジスタ、定電流回路）、１４、３２はテスト制御回路、１５はＦＥＴ（第４のトランジスタ）、１６〜１９はＦＥＴ（第５〜第８のトランジスタ）、２０は相補型論理回路、３３はスイッチ回路、Ｎｃは中間出力ノードである。

Claims (3)

1. 反転および非反転の差動入力電圧が与えられる差動入力トランジスタ対、第１の電源線と前記差動入力トランジスタ対との間に接続された能動負荷、および前記差動入力トランジスタ対と第２の電源線との間で定電流回路として動作する第１のトランジスタからなる差動増幅回路と、
   制御端子が前記差動増幅回路の出力ノードに接続された第２のトランジスタと定電流回路として動作する第３のトランジスタとが、中間出力ノードを挟んで前記第１の電源線と前記第２の電源線との間に接続された増幅回路と、
   前記中間出力ノードの電圧を入力とするバッファ回路と、
   ＩＤＤＱテスト状態において、前記第１、第２、第３のトランジスタをオフするとともに、前記反転または非反転の差動入力電圧に応じた電圧を前記中間出力ノードに与えるテスト制御回路とを備えていることを特徴とするオペアンプ。
2. 前記テスト制御回路は、
   前記第１の電源線と前記第２のトランジスタの制御端子との間に接続された第４のトランジスタと、
   前記中間出力ノードを挟んで前記第１の電源線と前記第２の電源線との間に接続された第５および第６のトランジスタを有する相補型論理回路と、
   前記第１の電源線と前記中間出力ノードとの間で前記第５のトランジスタと直列に接続された第７のトランジスタおよび前記中間出力ノードと前記第２の電源線との間で前記第６のトランジスタと直列に接続された第８のトランジスタとを備え、
   ＩＤＤＱテスト状態においては、前記第１、第３のトランジスタをオフし、前記第４、第７、第８のトランジスタをオンするとともに、前記反転または非反転の差動入力電圧に応じて前記相補型論理回路を動作させ、通常動作状態においては、前記第１、第３のトランジスタを定電流回路として動作させ、前記第４、第７、第８のトランジスタをオフするように構成されていることを特徴とする請求項１記載のオペアンプ。
3. 前記テスト制御回路は、
   前記第１の電源線と前記第２のトランジスタの制御端子との間に接続された第４のトランジスタと、
   前記反転または非反転の差動入力電圧の入力ノードと前記中間出力ノードとの間に接続されたスイッチ回路とを備え、
   ＩＤＤＱテスト状態においては、前記第１、第３のトランジスタをオフし、前記第４のトランジスタおよび前記スイッチ回路をオンし、通常動作状態においては、前記第１、第３のトランジスタを定電流回路として動作させ、前記第４のトランジスタおよび前記スイッチ回路をオフするように構成されていることを特徴とする請求項１記載のオペアンプ。

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