JP3206502B2 - 半導体集積回路のテスト方法 - Google Patents
半導体集積回路のテスト方法Info
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Description
スト方法に関し、特に差動回路とCMOS回路とが搭載
された半導体集積回路のテスト方法に関するものであ
る。
LSIにおいては、近年、高集積化、高速化の要求が高
まりつつあり、特にLSIに求められるシステム周波数
は現在でも数100MHz オーダーに達している。かか
る要求を達成するための課題としては、LSI出力の動
作周波数をいかに向上させるかにかかっている。
(Gunning Transceiver Logic )等の高速回路が提案さ
れている。これ等の回路の多くは出力振幅をより小さく
することによって高周波出力を実現している。よって、
このLSI出力をインタフェースする相手側のLSI入
力も小振幅に対応した入力回路でなければならない。
を示す図である。LSI10にはGTL出力回路aが搭
載されており、LSI20にはGTL出力回路bが搭載
されている。また、GTL出力回路aとGTL入力回路
bとの結線30には、比較的低抵抗値を有する終端抵抗
Rが設けられており、この終端抵抗Rを介して終端電圧
VT が当該結線30へ供給されている。
り、P型MOSトランジスタT1とT2とによる差動回
路構成となっている。すなわち、トランジスタT1のゲ
ートには入力Vinが、トランジスタT2のゲートには基
準電圧Vref が夫々供給されており、これ等両トランジ
スタT1,T2の共通ソースと高電位電源VDDとの間に
はP型MOSトランジスタT3が設けられている。この
トランジスタT3のゲートには入力Vinが供給されてい
る。
して、N型MOSトランジスタT4,T5によるカレン
トミラー回路が設けられており、トランジスタT2のド
レインからインバータ(一般にはCMOSインバータ)
1を介して出力Vout が導出される様になっている。
回路と比較して高周波動作が容易に実現できる様になっ
ている。なぜならば、通常のCMOS回路における論理
信号は、ハイレベルがVDD(回路の高電位電源電圧)で
あり、ローレベルがグランド電位であるが、この図3の
差動入力回路では、ハイレベルがVDDとVref との間の
電圧であり、ローレベルがVref とグランド電位との間
の電圧で動作するので、低振幅の入力信号でも安定に動
作を保証することができるからである。
ルの関係の一例を示している。ここでは、電源電圧VDD
=5V,終端電圧VT =1.2V,基準電圧Vref =
0.8Vとしている。また、GTL出力回路は通常ハイ
レベルはVT ,ローレベル(Vol)は0<Vol<0.4
Vである。尚、図3の回路構成では、ゲートに基準電圧
Vref が印加されたトランジスタT2のドレイン出力に
インバータ1を用いて通常のCMOSレベルに変換し
て、その後でLSI20内部へ信号を伝搬している。
は、信号の変化時の貫通電流は流れるものの、定常状態
ではほとんど電流は流れない。しかしながら、LSIの
内部回路に不良箇所があり電源やアースと導通している
箇所が存在すると、定常状態においても電流が流れこと
になる。従って、定常状態の消費電流を測定することに
よって、LSI内部回路の素子に不具合があるかどうか
をテストすることができ、これをIDDQテスト(静消
費電流の測定テスト:Quiescent IDDテスト)と称して
おり、テストパターンによるファクンションテストを補
完して故障検出率の向上のために最近導入されてきてい
る新テスト手法である。
は、常時定常電流が流れる構成となっている。よって、
LSIが定常状態(スタティックな状態)において正常
動作しているにもかかわらず、電流が流れることにな
る。そこで、図5に示す様な回路構成の差動回路が考え
られる。すなわち、図3の回路におけるP型トランジス
タT3のゲートに対してイネーブル信号Venを供給し、
またトランジスタT2のドレインとアースとの間にN型
トランジスタT6を設けて、このトランジスタのゲート
にもイネーブル信号Venを供給する構成である。
をハイレベルにすることで、上記定常電流をカットする
ことができる。しかしながら、このとき、出力Vout は
入力Vinの値にかかわらず、ハイレベルに固定されてし
まうので、この電流カットの状態では、最適なIDDQ
テストパターンにてIDDQテストを実施することがで
きないことになる。
MOS LSIでは、有効なIDDQテストを実施する
ことが不可能であるという欠点がある。
動回路が搭載されたCMOS LSIであっても、適切
なIDDQテストを実施することが可能なテスト方法を
提供することである。
流が流れる差動回路と、定常電流がゼロの他の回路と、
前記差動回路の高電位側電源用の第一の端子と、前記他
の回路の高電位側電源用の第二の端子とを有する半導体
集積回路の静消費電流測定のためのテスト方法であっ
て、前記第一及び第二の端子に互いに独立した電源から
の電源電圧を供給しつつ静消費電流の測定テストを行う
ことを特徴とするテスト方法が得られる。
側電源を他の内部回路のそれとは分離独立して供給する
構成とすることにより、他の内部回路のIDDQテスト
時には、差動回路の電源供給を他の内部回路の電源とは
異なる電源によって行うことができ、よって差動回路が
搭載されていない従来のCMOS LSIと同様に、電
源VDDのIDDQテストを実施することが可能となる。
μAに設定できるので、LSIの不良検出率の向上が図
れ、製造プロセス異常品の市場への出荷を防止すること
ができる。
実施例につき説明する。
3と同等部分は同一符号により示している。図3と相違
する部分について説明すると、トランジスタT1〜T5
により構成される差動入力回路の高電位電源VDD1 を、
他のCMOS構造の内部回路(インバータ1を含む)の
高電位電源VDDとは分離、独立して設けている。すなわ
ち、これ等電源の供給用の外部端子を互いに独立して設
けるのである。
るインバータ1は一般的なCMOS構造のインバータ回
路であり、P型MOSトランジスタT7とNMOSトラ
ンジスタT8とからなるものである。このインバータ1
により出力Vout のレベルがCMOSレベルに変換され
る。
れる差動入力回路の動作電源として、他の内部回路の動
作電源VDDとは異なる独立した電源から供給しつつ測定
を行うのである。このとき、差動入力回路の素子数はL
SI全体の素子数に占める割合は極めて小であるから、
電源VDDに対するIDDQテストを行うのみで、その効
果は十分に保証可能である。
いるが、工場内におけるウェハーのテスト段階でのみ、
これ等両電源電圧を独立した電源から夫々供給するもの
であり、ユーザがLSIを使用するうえでは、LSIが
回路ボード上に搭載される時点では、これ等両電源は共
通して接続されて使用されるものであり、結果的に同一
電源としてみなして扱うことができるので問題はない。
ジスタT2のゲートには、基準電圧Vref を供給する構
成であり、この基準電圧Vref は、 (Vinのハイレベル+ローレベル)/2 として、外部から供給されるが、差動回路であるから、
Vinの反転信号を供給する構成としても良い。
回路が搭載されているCMOS LSIにおいても、従
来と同様にIDDQテストによるLSI不良検出率の向
上が図れるという効果があり、これにより、製造プロセ
スにおける異常品の市場への出荷を阻止できることにな
る。その理由は、差動回路の高電位電源側を、他の内部
回路のそれとは分離独立して設けたので、電源VDDのI
DDQテストを従来と同様のIDDQテスト規格にて実
施できるからである。
である。
図である。
示す図である。
成を示す図である。
Claims (1)
- 【請求項1】 定常電流が流れる差動回路と、定常電流
がゼロの他の回路と、前記差動回路の高電位側電源用の
第一の端子と、前記他の回路の高電位側電源用の第二の
端子とを有する半導体集積回路の静消費電流測定のため
のテスト方法であって、前記第一及び第二の端子に互い
に独立した電源からの電源電圧を供給しつつ静消費電流
の測定テストを行うことを特徴とするテスト方法。
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