JP3366307B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
【0001】
【発明の属する技術分野】本発明は、集積回路装置に関
し、特に動作中に所定の電荷を保持するフローティング
ノードを内部に有する集積回路装置に関する。
し、特に動作中に所定の電荷を保持するフローティング
ノードを内部に有する集積回路装置に関する。
【0002】
【従来の技術】従来の集積回路装置においては、リーク
電流が発生するなどの不良検出はデジタル集積回路装置
が対象となっており、アナログ回路部とデジタル回路部
が混載された集積回路装置においては、アナログ回路部
は動作を停止し消費電流を遮断することでデジタル回路
部内のリーク電流を検出する方法がとられている。
電流が発生するなどの不良検出はデジタル集積回路装置
が対象となっており、アナログ回路部とデジタル回路部
が混載された集積回路装置においては、アナログ回路部
は動作を停止し消費電流を遮断することでデジタル回路
部内のリーク電流を検出する方法がとられている。
【0003】図3に従来のアナログ回路部の例として比
較回路(以下、コンパレータとする)の回路図を示す。
コンパレータ301は、反転増幅器302と第1の入力
信号In301の電位Vi301を保持しておくための
サンプリングコンデンサ303、反転増幅器302のバ
イアス源304、サンプリング動作時にオンするサンプ
リング用スイッチ305、比較動作(以下、コンパレー
ト動作とする)ときにオンするコンパレート用スイッチ
306、及び反転増幅器302の動作点を設定するため
のバイアス用スイッチ307で構成される。反転増幅器
302はPMOSトランジスタ308とNMOSトラン
ジスタ309とで構成される。PMOSトランジスタ3
08のゲートはバイアス源304の出力Pcntに接続
されている。サンプリング用スイッチ305はNMOS
トランジスタ310とPMOSトランジスタ311とイ
ンバータ314で構成され、サンプリング信号Smpが
高レベルのときにオンとなる。コンパレート用スイッチ
306はNMOSトランジスタ312とPMOSトラン
ジスタ313とインバータ315で構成され、コンパレ
ート信号Cmpが高レベルのときにオンとなる。バイア
ス用スイッチ307はNMOSトランジスタ316とP
MOSトランジスタ318とインバータ323で構成さ
れ、サンプリング信号Smpが高レベルのときにオンと
なる。バイアス源304はNMOSトランジスタ327
と反転増幅器302のPMOSトランジスタ308とカ
レントミラー接続されたPMOSトランジスタ326で
構成される。NMOSトランジスタ327はスタンバイ
信号Stの反転信号Stbで制御され、スタンバイ信号
Stが低レベルのときにオンする。バイアス源304の
出力Pcntにはプルアップ用のPMOSトランジスタ
328が接続されており、スタンバイ信号Stが高レベ
ルのときにオンし、PMOSトランジスタ308をオフ
させることで、反転増幅器302を動作停止状態に設定
する。
較回路(以下、コンパレータとする)の回路図を示す。
コンパレータ301は、反転増幅器302と第1の入力
信号In301の電位Vi301を保持しておくための
サンプリングコンデンサ303、反転増幅器302のバ
イアス源304、サンプリング動作時にオンするサンプ
リング用スイッチ305、比較動作(以下、コンパレー
ト動作とする)ときにオンするコンパレート用スイッチ
306、及び反転増幅器302の動作点を設定するため
のバイアス用スイッチ307で構成される。反転増幅器
302はPMOSトランジスタ308とNMOSトラン
ジスタ309とで構成される。PMOSトランジスタ3
08のゲートはバイアス源304の出力Pcntに接続
されている。サンプリング用スイッチ305はNMOS
トランジスタ310とPMOSトランジスタ311とイ
ンバータ314で構成され、サンプリング信号Smpが
高レベルのときにオンとなる。コンパレート用スイッチ
306はNMOSトランジスタ312とPMOSトラン
ジスタ313とインバータ315で構成され、コンパレ
ート信号Cmpが高レベルのときにオンとなる。バイア
ス用スイッチ307はNMOSトランジスタ316とP
MOSトランジスタ318とインバータ323で構成さ
れ、サンプリング信号Smpが高レベルのときにオンと
なる。バイアス源304はNMOSトランジスタ327
と反転増幅器302のPMOSトランジスタ308とカ
レントミラー接続されたPMOSトランジスタ326で
構成される。NMOSトランジスタ327はスタンバイ
信号Stの反転信号Stbで制御され、スタンバイ信号
Stが低レベルのときにオンする。バイアス源304の
出力Pcntにはプルアップ用のPMOSトランジスタ
328が接続されており、スタンバイ信号Stが高レベ
ルのときにオンし、PMOSトランジスタ308をオフ
させることで、反転増幅器302を動作停止状態に設定
する。
【0004】また、半導体記憶装置ではあるがトランジ
スタの微小リーク不良を検出する方法として特開平9−
180500号公報に開示された方法がある。図4は、
この特開平9−180500号公報に開示された半導体
記憶装置の回路図である。この半導体記憶装置は、セン
スアンプ401と、出力バッファ402と、充電回路4
03、404と、Xデコーダ405と、Yデコーダ40
6と、トランジスタQ00〜Qikを有するメモリセル
アレイ408と、ワード線WL0〜WLiと、ビット線
BL1〜BLkと、仮想グランド線VGL0、VGL2
〜VGL(k+1)と、コラム線CSEL0〜CSEL
jと、トランジスタQN1〜QNk、QV0〜QV(k
−1)、QV2〜QV(k+1)、QM1、QM2、テ
スト回路407Aから構成される。テスト回路407A
はドレインが各メモリセル用トランジスタQ00〜Qi
kのソース、ドレインにそれぞれ接続されゲートが共通
接続されてテスト端子TTに接続されたNMOSトラン
ジスタQC0〜QC(k+1)からなるスイッチ回路4
71と、それぞれ共通接続したゲートがテストモード端
子TDにドレインがトランジスタQC0からQC(k+
1)の共通接続したソースにそれぞれ接続しNMOSト
ランジスタQT1、PMOSトランジスタQT0からな
るインバータ472と、テスト信号TEを反転し反転テ
スト信号TEBを出力するインバータ473と、各々の
ドレインがメモリセルアレイ408のトランジスタQ0
0〜Qikのゲートにゲートがインバータ473の出力
にソースが電源にそれぞれ接続された複数のPMOSト
ランジスタQW0〜QWiを有するスイッチ回路474
とで構成される。この半導体記憶装置の動作について、
以下に簡単に説明する。
スタの微小リーク不良を検出する方法として特開平9−
180500号公報に開示された方法がある。図4は、
この特開平9−180500号公報に開示された半導体
記憶装置の回路図である。この半導体記憶装置は、セン
スアンプ401と、出力バッファ402と、充電回路4
03、404と、Xデコーダ405と、Yデコーダ40
6と、トランジスタQ00〜Qikを有するメモリセル
アレイ408と、ワード線WL0〜WLiと、ビット線
BL1〜BLkと、仮想グランド線VGL0、VGL2
〜VGL(k+1)と、コラム線CSEL0〜CSEL
jと、トランジスタQN1〜QNk、QV0〜QV(k
−1)、QV2〜QV(k+1)、QM1、QM2、テ
スト回路407Aから構成される。テスト回路407A
はドレインが各メモリセル用トランジスタQ00〜Qi
kのソース、ドレインにそれぞれ接続されゲートが共通
接続されてテスト端子TTに接続されたNMOSトラン
ジスタQC0〜QC(k+1)からなるスイッチ回路4
71と、それぞれ共通接続したゲートがテストモード端
子TDにドレインがトランジスタQC0からQC(k+
1)の共通接続したソースにそれぞれ接続しNMOSト
ランジスタQT1、PMOSトランジスタQT0からな
るインバータ472と、テスト信号TEを反転し反転テ
スト信号TEBを出力するインバータ473と、各々の
ドレインがメモリセルアレイ408のトランジスタQ0
0〜Qikのゲートにゲートがインバータ473の出力
にソースが電源にそれぞれ接続された複数のPMOSト
ランジスタQW0〜QWiを有するスイッチ回路474
とで構成される。この半導体記憶装置の動作について、
以下に簡単に説明する。
【0005】テスト信号入力端子TTに高レベルの電位
をテスト信号TEとして供給する。テスト信号TEの供
給に応答して、センスアンプ401、Xデコーダ40
5、Yデコーダ406、充電回路403、404は動作
停止状態となり、ビット線BL1〜BLk及び仮想グラ
ンド線VGL0〜VGL(k+1)の途中のトランジス
タQV0、QN1〜QV(k+1)がオフとなるととも
に、テスト回路407AのトランジスタQC0〜QC
(k+1)がオンになる。次にテストモード信号入力端
子TDにテストモード信号TMを供給すると、インバー
タ472はこのテストモード信号TMのレベル反転信号
TMBを出力し、NMOSトランジスタQC0〜QC
(k+1)を経由してトランジスタQ00〜Qikのソ
ース及びドレインの電位を指定する。また、インバータ
473は信号TEの供給に応答して低レベルの反転信号
TEBを出力し、この反転信号TEBの供給に応答して
スイッチ回路474のトランジスタQW0〜QWiが導
通し、トランジスタQ00〜Qikのゲート電位を高レ
ベルとする。供給を受けたテストモード信号TMが高レ
ベルの場合は、トランジスタQ00〜Qikのソース及
びドレインの電位は低レベルとなる。このとき、ワード
線WL0〜WLiの接合部やトランジスタQ00〜Qi
kのゲート酸化膜などに欠陥があって、ゲートからグラ
ンド(ソース、ドレイン、ウェル)へリーク電流が流れ
る場合には、そのリーク電流が微小でもスイッチ回路4
74を介して電源端子からトランジスタQ00〜Qik
へと電源電流が流れ込む。センスアンプ401、充電回
路403、404は上述のように動作停止状態となって
いるため通常は極めて微小な電源電流しか流れないはず
であるが、上記欠陥がある場合は上記電源電流の値は容
易に2〜3桁上昇する。したがって、上記電源電流の値
を確認することによりリーク電流の有無を確認すること
ができ、半導体記憶装置の良・不良の判定を行うことが
できる。
をテスト信号TEとして供給する。テスト信号TEの供
給に応答して、センスアンプ401、Xデコーダ40
5、Yデコーダ406、充電回路403、404は動作
停止状態となり、ビット線BL1〜BLk及び仮想グラ
ンド線VGL0〜VGL(k+1)の途中のトランジス
タQV0、QN1〜QV(k+1)がオフとなるととも
に、テスト回路407AのトランジスタQC0〜QC
(k+1)がオンになる。次にテストモード信号入力端
子TDにテストモード信号TMを供給すると、インバー
タ472はこのテストモード信号TMのレベル反転信号
TMBを出力し、NMOSトランジスタQC0〜QC
(k+1)を経由してトランジスタQ00〜Qikのソ
ース及びドレインの電位を指定する。また、インバータ
473は信号TEの供給に応答して低レベルの反転信号
TEBを出力し、この反転信号TEBの供給に応答して
スイッチ回路474のトランジスタQW0〜QWiが導
通し、トランジスタQ00〜Qikのゲート電位を高レ
ベルとする。供給を受けたテストモード信号TMが高レ
ベルの場合は、トランジスタQ00〜Qikのソース及
びドレインの電位は低レベルとなる。このとき、ワード
線WL0〜WLiの接合部やトランジスタQ00〜Qi
kのゲート酸化膜などに欠陥があって、ゲートからグラ
ンド(ソース、ドレイン、ウェル)へリーク電流が流れ
る場合には、そのリーク電流が微小でもスイッチ回路4
74を介して電源端子からトランジスタQ00〜Qik
へと電源電流が流れ込む。センスアンプ401、充電回
路403、404は上述のように動作停止状態となって
いるため通常は極めて微小な電源電流しか流れないはず
であるが、上記欠陥がある場合は上記電源電流の値は容
易に2〜3桁上昇する。したがって、上記電源電流の値
を確認することによりリーク電流の有無を確認すること
ができ、半導体記憶装置の良・不良の判定を行うことが
できる。
【0006】
【発明が解決しようとする課題】しかし、上述の従来技
術には、次のような問題点がある。
術には、次のような問題点がある。
【0007】まず、コンパレータの場合、アナログ回路
部を動作停止状態に設定し、消費電流を遮断すると、ア
ナログ回路部が正常に動作するために電荷が保持される
べき電極はフローティングになるため、微小リーク電流
が流れるような不良が存在しても、通常の電気特性試験
を行う程度の短時間では、それをリーク電流として検出
できないという問題がある。電荷が保持されるべき電極
に微小リーク電流が流れる不良を検出するには、その微
小リーク電流によりアナログ回路部が誤動作するくらい
低速で動作させる必要があり非常に時間がかかるという
問題がある。
部を動作停止状態に設定し、消費電流を遮断すると、ア
ナログ回路部が正常に動作するために電荷が保持される
べき電極はフローティングになるため、微小リーク電流
が流れるような不良が存在しても、通常の電気特性試験
を行う程度の短時間では、それをリーク電流として検出
できないという問題がある。電荷が保持されるべき電極
に微小リーク電流が流れる不良を検出するには、その微
小リーク電流によりアナログ回路部が誤動作するくらい
低速で動作させる必要があり非常に時間がかかるという
問題がある。
【0008】また、従来の半導体記憶装置の技術をアナ
ログ回路部に適用した場合、アナログ回路部の特性を悪
化させるおそれがある、という問題がある。
ログ回路部に適用した場合、アナログ回路部の特性を悪
化させるおそれがある、という問題がある。
【0009】具体的には、コンデンサを2層の電極で構
成する際、電荷が保持されるべき電極は通常寄生容量が
少ない側の電極を使用し、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けたりす
ることが少ないように配慮する。しかし、従来の半導体
記憶装置のリーク電流検出技術をアナログ回路部に適用
すると、リーク電流を検出したい電極にその電位を電源
電位あるは接地電位に固定するためのトランジスタを接
続することが必要になり、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けて特性
が悪化する可能性がある。
成する際、電荷が保持されるべき電極は通常寄生容量が
少ない側の電極を使用し、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けたりす
ることが少ないように配慮する。しかし、従来の半導体
記憶装置のリーク電流検出技術をアナログ回路部に適用
すると、リーク電流を検出したい電極にその電位を電源
電位あるは接地電位に固定するためのトランジスタを接
続することが必要になり、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けて特性
が悪化する可能性がある。
【0010】また、リーク電流を検出したい電極の電位
を電源電位あるいは接地電位に固定するためのトランジ
スタを当該電極に接続することが必要になるため、その
電位固定用のトランジスタ自身にオフリークが多い等の
欠陥がある場合にリーク電流として検出できないからで
ある。
を電源電位あるいは接地電位に固定するためのトランジ
スタを当該電極に接続することが必要になるため、その
電位固定用のトランジスタ自身にオフリークが多い等の
欠陥がある場合にリーク電流として検出できないからで
ある。
【0011】
【課題を解決するための手段】本発明の集積回路装置
は、第1の入力信号と第2の入力信号との比較結果を出
力する反転増幅器と、前記反転増幅器の動作点を設定す
るためのバイアス用スイッチと、前記反転増幅器の動作
点を設定するための一端が前記フローティングノードに
接続されたバイアス用スイッチを少なくとも含む比較回
路部を有し、前記バイアス用スイッチは所定のテスト信
号により前記フローティングノードを所定の電位の電源
に接続するスイッチ手段を備えていることを特徴とす
る。
は、第1の入力信号と第2の入力信号との比較結果を出
力する反転増幅器と、前記反転増幅器の動作点を設定す
るためのバイアス用スイッチと、前記反転増幅器の動作
点を設定するための一端が前記フローティングノードに
接続されたバイアス用スイッチを少なくとも含む比較回
路部を有し、前記バイアス用スイッチは所定のテスト信
号により前記フローティングノードを所定の電位の電源
に接続するスイッチ手段を備えていることを特徴とす
る。
【0012】又、前記比較回路部は、第1の入力端子か
ら入力する前記第1の入力信号の電位を保持するサンプ
リングコンデンサと、サンプリング動作時に前記第1の
入力端子を前記サンプリングコンデンサに接続するサン
プリング用スイッチと、比較動作時に前記第2の入力信
号を入力する第2の入力端子を前記サンプリングコンデ
ンサに接続するコンパレート用スイッチと、前記反転増
幅器のバイアス源と、を更に含む構成とすることもでき
る。尚、前記フローティングノードには、電荷を保持す
る容量素子の一方の電極またはMOSトランジスタのゲ
ート電極の少なくとも一方が接続されている。
ら入力する前記第1の入力信号の電位を保持するサンプ
リングコンデンサと、サンプリング動作時に前記第1の
入力端子を前記サンプリングコンデンサに接続するサン
プリング用スイッチと、比較動作時に前記第2の入力信
号を入力する第2の入力端子を前記サンプリングコンデ
ンサに接続するコンパレート用スイッチと、前記反転増
幅器のバイアス源と、を更に含む構成とすることもでき
る。尚、前記フローティングノードには、電荷を保持す
る容量素子の一方の電極またはMOSトランジスタのゲ
ート電極の少なくとも一方が接続されている。
【0013】また、スイッチ手段は、第1のテスト信号
によってフローティングノードを第1の電位の電源に接
続する第1のスイッチ回路と、第2のテスト信号によっ
て前記フローティングノードを前記第1の電位とは異な
る第2の電位の電源に接続する第2のスイッチ回路とを
少なくとも含むことができる。このとき、第1の電位の
電源と第2の電位の電源が集積回路装置の駆動電源であ
ってよい。
によってフローティングノードを第1の電位の電源に接
続する第1のスイッチ回路と、第2のテスト信号によっ
て前記フローティングノードを前記第1の電位とは異な
る第2の電位の電源に接続する第2のスイッチ回路とを
少なくとも含むことができる。このとき、第1の電位の
電源と第2の電位の電源が集積回路装置の駆動電源であ
ってよい。
【0014】
【0015】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【0016】図1は、本発明の一実施形態の集積回路装
置に含まれるコンパレータの主要部を示す回路図であ
る。
置に含まれるコンパレータの主要部を示す回路図であ
る。
【0017】図1を参照すると、コンパレータ1は、反
転増幅器2と第1の入力端子IT1から入力される第1
の入力信号In1の電位Vi1を保持しておくためのサ
ンプリングコンデンサ3、反転増幅器2のバイアス源
4、サンプリング動作時に第1の入力端子IT1とサン
プリングコンデンサ3の一方の電極端子CT1を接続す
るサンプリング用スイッチ5、コンパレート動作時に第
2の入力端子IT2と電極端子CT1を接続するコンパ
レート用スイッチ6、及び反転増幅器2の動作点を設定
するためのバイアス用スイッチ7で構成される。尚、サ
ンプリングコンデンサ3の他方の電極端子CT2がフロ
ーティングノードとなっており、このフローティングノ
ードとなっている電極端子CT2をテスト時に電源電位
あるいは接地電位に接続するスイッチ手段はバイアス用
スイッチ7の中に構成されている。
転増幅器2と第1の入力端子IT1から入力される第1
の入力信号In1の電位Vi1を保持しておくためのサ
ンプリングコンデンサ3、反転増幅器2のバイアス源
4、サンプリング動作時に第1の入力端子IT1とサン
プリングコンデンサ3の一方の電極端子CT1を接続す
るサンプリング用スイッチ5、コンパレート動作時に第
2の入力端子IT2と電極端子CT1を接続するコンパ
レート用スイッチ6、及び反転増幅器2の動作点を設定
するためのバイアス用スイッチ7で構成される。尚、サ
ンプリングコンデンサ3の他方の電極端子CT2がフロ
ーティングノードとなっており、このフローティングノ
ードとなっている電極端子CT2をテスト時に電源電位
あるいは接地電位に接続するスイッチ手段はバイアス用
スイッチ7の中に構成されている。
【0018】反転増幅器2はPMOSトランジスタ8と
NMOSトランジスタ9とで構成される。NMOSトラ
ンジスタ29はテストモード時に反転増幅器2に流れる
消費電流を遮断するためのトランジスタである。PMO
Sトランジスタ8のゲートはバイアス源4のバイアス出
力端子30に接続されている。
NMOSトランジスタ9とで構成される。NMOSトラ
ンジスタ29はテストモード時に反転増幅器2に流れる
消費電流を遮断するためのトランジスタである。PMO
Sトランジスタ8のゲートはバイアス源4のバイアス出
力端子30に接続されている。
【0019】サンプリング用スイッチ5は、各々のソー
ス・ドレイン路が共通接続されたNMOSトランジスタ
10及びPMOSトランジスタ11並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ14で構成され、サンプリング信号入力
端子ST1から入力されるサンプリング信号Smpが高
レベルのときにオンとなり、第1の入力端子IT1とサ
ンプリングコンデンサ3の一方の電極端子CT1を接続
する。
ス・ドレイン路が共通接続されたNMOSトランジスタ
10及びPMOSトランジスタ11並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ14で構成され、サンプリング信号入力
端子ST1から入力されるサンプリング信号Smpが高
レベルのときにオンとなり、第1の入力端子IT1とサ
ンプリングコンデンサ3の一方の電極端子CT1を接続
する。
【0020】コンパレート用スイッチ6は、各々のソー
ス・ドレイン路が共通接続されたNMOSトランジスタ
12及びPMOSトランジスタ13並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ15で構成され、コンパレート信号入力
端子CPT1から入力されるコンパレート信号Cmpが
高レベルのときにオンとなって、第2の入力端子IT2
とサンプリングコンデンサ3の電極端子CT1を接続す
る。
ス・ドレイン路が共通接続されたNMOSトランジスタ
12及びPMOSトランジスタ13並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ15で構成され、コンパレート信号入力
端子CPT1から入力されるコンパレート信号Cmpが
高レベルのときにオンとなって、第2の入力端子IT2
とサンプリングコンデンサ3の電極端子CT1を接続す
る。
【0021】バイアス用スイッチ7は、それぞれのソー
ス・ドレイン路が直列に接続されたNMOSトランジス
タ16,17と、それぞれのソース・ドレイン路が直列
に接続されたPMOSトランジスタ18,19で構成さ
れる。直列に接続されたNMOSトランジスタ16,1
7と直列に接続されたPMOSトランジスタ18,19
のそれぞれの一端は電極端子CT2に共通接続され、そ
れぞれの他端はコンパレータ1の出力端子Outに共通
接続される。直列に接続されたNMOSトランジスタ1
6,17はバイアス用信号Smp2が高レベルととき
に、また、直列に接続されたPMOSトランジスタ1
8,19はSmp3が低レベルのときにそれぞれオンと
なり、サンプリングコンデンサ3の電極端子CT2とコ
ンパレータ1の出力端子Outを接続する。尚、出力端
子Outは、図示されていない集積回路装置の他の内部
回路に接続されている。
ス・ドレイン路が直列に接続されたNMOSトランジス
タ16,17と、それぞれのソース・ドレイン路が直列
に接続されたPMOSトランジスタ18,19で構成さ
れる。直列に接続されたNMOSトランジスタ16,1
7と直列に接続されたPMOSトランジスタ18,19
のそれぞれの一端は電極端子CT2に共通接続され、そ
れぞれの他端はコンパレータ1の出力端子Outに共通
接続される。直列に接続されたNMOSトランジスタ1
6,17はバイアス用信号Smp2が高レベルととき
に、また、直列に接続されたPMOSトランジスタ1
8,19はSmp3が低レベルのときにそれぞれオンと
なり、サンプリングコンデンサ3の電極端子CT2とコ
ンパレータ1の出力端子Outを接続する。尚、出力端
子Outは、図示されていない集積回路装置の他の内部
回路に接続されている。
【0022】バイアス用信号Smp2はORゲート22
で生成され、サンプリング信号Smpが高レベルまたは
第1のテストモード信号入力端子TT1から入力される
第1のテストモード信号Te1が高レベルのときに高レ
ベルとなる信号である。バイアス用信号Smp3はNO
Rゲート23で生成され、サンプリング信号Smpが高
レベルまたは第2のテストモード信号入力端子TT2か
ら入力される第2のテストモード信号Te2が高レベル
のときに低レベルとなる信号である。
で生成され、サンプリング信号Smpが高レベルまたは
第1のテストモード信号入力端子TT1から入力される
第1のテストモード信号Te1が高レベルのときに高レ
ベルとなる信号である。バイアス用信号Smp3はNO
Rゲート23で生成され、サンプリング信号Smpが高
レベルまたは第2のテストモード信号入力端子TT2か
ら入力される第2のテストモード信号Te2が高レベル
のときに低レベルとなる信号である。
【0023】また、直列に接続されたNMOSトランジ
スタ16,17の間のノードと接地(GND)の間をプ
ルダウン用NMOSトランジスタ21のソース・ドレイ
ン路で接続し、直列に接続されたPMOSトランジスタ
18,19の間のノードと電源(VDD)の間をプルア
ップ用PMOSトランジスタ20のソース・ドレイン路
で接続している。プルダウン用トランジスタ21とプル
アップ用トランジスタ20のゲートにはそれぞれテスト
モード信号Teとテストモード信号の反転Tebが接続
されており、テストモード信号Teが高レベルになると
それぞれオンして、電極端子CT2を第1の電位の電源
(本実施形態では、VDD)または第2の電位の電源
(本実施形態では、GND)に接続するスイッチ手段を
構成している。
スタ16,17の間のノードと接地(GND)の間をプ
ルダウン用NMOSトランジスタ21のソース・ドレイ
ン路で接続し、直列に接続されたPMOSトランジスタ
18,19の間のノードと電源(VDD)の間をプルア
ップ用PMOSトランジスタ20のソース・ドレイン路
で接続している。プルダウン用トランジスタ21とプル
アップ用トランジスタ20のゲートにはそれぞれテスト
モード信号Teとテストモード信号の反転Tebが接続
されており、テストモード信号Teが高レベルになると
それぞれオンして、電極端子CT2を第1の電位の電源
(本実施形態では、VDD)または第2の電位の電源
(本実施形態では、GND)に接続するスイッチ手段を
構成している。
【0024】テストモード信号TeはORゲート24で
生成され、第1のテストモード信号Te1が高レベルま
たは第2のテストモード信号Te2が高レベルのときに
高レベルとなる。インバータ25はテストモード信号T
eの反転信号Tebを生成する。
生成され、第1のテストモード信号Te1が高レベルま
たは第2のテストモード信号Te2が高レベルのときに
高レベルとなる。インバータ25はテストモード信号T
eの反転信号Tebを生成する。
【0025】バイアス源4はNMOSトランジスタ27
と反転増幅器2のPMOSトランジスタ8とカレントミ
ラー接続されたPMOSトランジスタ26で構成され、
バイアス出力端子30からバイアス信号Pcntを出力
する。NMOSトランジスタ27はテストモード信号の
反転信号Tebで制御され、テストモード信号Teが低
レベルのときにオンする。バイアス出力端子30に接続
されているプルアップ用PMOSトランジスタ28のゲ
ートはテストモード信号の反転信号Tebで制御され、
テストモード信号Teが高レベルのときにオンする。
と反転増幅器2のPMOSトランジスタ8とカレントミ
ラー接続されたPMOSトランジスタ26で構成され、
バイアス出力端子30からバイアス信号Pcntを出力
する。NMOSトランジスタ27はテストモード信号の
反転信号Tebで制御され、テストモード信号Teが低
レベルのときにオンする。バイアス出力端子30に接続
されているプルアップ用PMOSトランジスタ28のゲ
ートはテストモード信号の反転信号Tebで制御され、
テストモード信号Teが高レベルのときにオンする。
【0026】次に、本実施形態のコンパレータの動作に
ついて説明する。
ついて説明する。
【0027】通常動作において、第1のテストモード信
号Te1及び第2のテストモード信号Te2は低レベル
である。サンプリング信号Smpが高レベルになると、
サンプリング用スイッチ5とバイアス用スイッチ7がオ
ンし、第1の入力信号In1の電位Vi1をサンプリン
グコンデンサ3に充電する。サンプリング信号Smpが
低レベルとなり、コンパレート信号Cmpが高レベルに
なると、コンパレート用スイッチ6がオンする。サンプ
リングコンデンサ3に充電された第1の入力信号In1
に相当する電荷分は保持されたままなので、第2の入力
信号In2の電位Vi2が第1の入力信号In1の電位
Vi1より高い場合は、サンプリングコンデンサ3の他
方の電極端子CT1に接続された反転増幅器2の入力端
子の入力信号In3の電位Vin3はサンプリング状態
のときより高い電位となり、反転増幅器2は出力端子O
utに低レベルを出力する。逆に第2の入力信号In2
の電位Vi2が第1の入力信号In1の電位Vi1より
低い場合は、入力信号In3の電位Vin3はサンプリ
ング状態のときより低い電位となり、反転増幅器2は出
力端子Outに高レベルを出力する。
号Te1及び第2のテストモード信号Te2は低レベル
である。サンプリング信号Smpが高レベルになると、
サンプリング用スイッチ5とバイアス用スイッチ7がオ
ンし、第1の入力信号In1の電位Vi1をサンプリン
グコンデンサ3に充電する。サンプリング信号Smpが
低レベルとなり、コンパレート信号Cmpが高レベルに
なると、コンパレート用スイッチ6がオンする。サンプ
リングコンデンサ3に充電された第1の入力信号In1
に相当する電荷分は保持されたままなので、第2の入力
信号In2の電位Vi2が第1の入力信号In1の電位
Vi1より高い場合は、サンプリングコンデンサ3の他
方の電極端子CT1に接続された反転増幅器2の入力端
子の入力信号In3の電位Vin3はサンプリング状態
のときより高い電位となり、反転増幅器2は出力端子O
utに低レベルを出力する。逆に第2の入力信号In2
の電位Vi2が第1の入力信号In1の電位Vi1より
低い場合は、入力信号In3の電位Vin3はサンプリ
ング状態のときより低い電位となり、反転増幅器2は出
力端子Outに高レベルを出力する。
【0028】次に、テストモード時の動作について説明
する。
する。
【0029】第1のテストモードのときには、第1のテ
ストモード信号Te1を高レベルに設定する。テストモ
ード信号Te1が高レベルになると、NMOSトランジ
スタ27,29がオフになりバイアス源4が動作停止状
態になるとともに、バイアス源4の出力信号Pcntは
プルアップ用トランジスタ28によりプルアップされ、
PMOSトランジスタ8がオフするので、反転増幅器2
も動作停止状態になり消費電流は遮断される。バイアス
用スイッチ7においては、NMOSトランジスタ16,
17がオン、プルダウン用トランジスタ21,プルアッ
プ用トランジスタ20がオン、PMOSトランジスタ1
8,19がオフとなって、反転増幅器2の入力信号In
3及び反転増幅器2の出力端子Outの電位はプルダウ
ン用トランジスタ21によりGNDレベルに固定され
る。もしサンプリングコンデンサ3の電極端子CT1に
接続する電極あるいはNMOSトランジスタ9のゲート
に不良があり電源と高抵抗で短絡している場合、または
PMOSトランジスタ18,19のオフリークが通常よ
り多い場合は、電源からGNDへリーク電流が流れるこ
とになる。反転増幅器2、バイアス源4は上述のように
動作停止状態となっているため通常は極めて微小な電源
電流しか流れないはずであるが、上記欠陥がある場合は
上記電源電流の値は容易に2〜3桁上昇する。
ストモード信号Te1を高レベルに設定する。テストモ
ード信号Te1が高レベルになると、NMOSトランジ
スタ27,29がオフになりバイアス源4が動作停止状
態になるとともに、バイアス源4の出力信号Pcntは
プルアップ用トランジスタ28によりプルアップされ、
PMOSトランジスタ8がオフするので、反転増幅器2
も動作停止状態になり消費電流は遮断される。バイアス
用スイッチ7においては、NMOSトランジスタ16,
17がオン、プルダウン用トランジスタ21,プルアッ
プ用トランジスタ20がオン、PMOSトランジスタ1
8,19がオフとなって、反転増幅器2の入力信号In
3及び反転増幅器2の出力端子Outの電位はプルダウ
ン用トランジスタ21によりGNDレベルに固定され
る。もしサンプリングコンデンサ3の電極端子CT1に
接続する電極あるいはNMOSトランジスタ9のゲート
に不良があり電源と高抵抗で短絡している場合、または
PMOSトランジスタ18,19のオフリークが通常よ
り多い場合は、電源からGNDへリーク電流が流れるこ
とになる。反転増幅器2、バイアス源4は上述のように
動作停止状態となっているため通常は極めて微小な電源
電流しか流れないはずであるが、上記欠陥がある場合は
上記電源電流の値は容易に2〜3桁上昇する。
【0030】また、第2のテストモードのときには、第
2のテストモード信号Te2を高レベルに設定する。図
2は、コンパレータ1の一部分についてこのときの状態
を示したものである。第2のテストモード信号Te2が
高レベルになると、第1のテストモードのときと同様に
バイアス源4と反転増幅器2は動作停止状態になり消費
電流は遮断される。バイアス用スイッチ7においては、
PMOSトランジスタ18,19がオン、プルダウン用
トランジスタ21,プルアップ用トランジスタ20がオ
ン、NMOSトランジスタ16,17,29がオフとな
って、反転増幅器2の入力信号In3及び反転増幅器2
の出力端子Outの電位はプルアップ用トランジスタ2
0により電源電位に固定される。サンプリングコンデン
サ3の電極端子CT1に接続する電極あるいはNMOS
トランジスタ9のゲートに不良がありR1で示すように
GNDと高抵抗で短絡している場合、電源からGNDへ
リーク電流I2が流れることになる。またはNMOSト
ランジスタ16、17のオフリークが通常より多い場合
は、電源からGNDへリーク電流I1が流れることにな
る。第1のテストモードのときと同様に、反転増幅器
2、バイアス源4は動作停止状態となっているため通常
は極めて微小な電源電流しか流れないはずであるが、上
記欠陥がある場合は上記電源電流の値は容易に2〜3桁
上昇する。
2のテストモード信号Te2を高レベルに設定する。図
2は、コンパレータ1の一部分についてこのときの状態
を示したものである。第2のテストモード信号Te2が
高レベルになると、第1のテストモードのときと同様に
バイアス源4と反転増幅器2は動作停止状態になり消費
電流は遮断される。バイアス用スイッチ7においては、
PMOSトランジスタ18,19がオン、プルダウン用
トランジスタ21,プルアップ用トランジスタ20がオ
ン、NMOSトランジスタ16,17,29がオフとな
って、反転増幅器2の入力信号In3及び反転増幅器2
の出力端子Outの電位はプルアップ用トランジスタ2
0により電源電位に固定される。サンプリングコンデン
サ3の電極端子CT1に接続する電極あるいはNMOS
トランジスタ9のゲートに不良がありR1で示すように
GNDと高抵抗で短絡している場合、電源からGNDへ
リーク電流I2が流れることになる。またはNMOSト
ランジスタ16、17のオフリークが通常より多い場合
は、電源からGNDへリーク電流I1が流れることにな
る。第1のテストモードのときと同様に、反転増幅器
2、バイアス源4は動作停止状態となっているため通常
は極めて微小な電源電流しか流れないはずであるが、上
記欠陥がある場合は上記電源電流の値は容易に2〜3桁
上昇する。
【0031】したがって、上記いずれの場合も、電源電
流の値を確認することによりリーク電流の有無を確認す
ることができ、フローティングノードを有するアナログ
回路部含む集積回路装置であっても、アナログ回路部の
良・不良の判定を短時間で行うことができる。
流の値を確認することによりリーク電流の有無を確認す
ることができ、フローティングノードを有するアナログ
回路部含む集積回路装置であっても、アナログ回路部の
良・不良の判定を短時間で行うことができる。
【0032】
【発明の効果】以上説明した構成により、本発明の集積
回路装置は、動作中に電荷を保持する内部のフローティ
ングノード及びこのフローティングノードにつながるト
ランジスタ等の素子の微小リーク電流を、このフローテ
ィングノードを含む回路部の電気特性への影響を最小限
に抑制しながら、短時間で検出できるという効果が得ら
れる。
回路装置は、動作中に電荷を保持する内部のフローティ
ングノード及びこのフローティングノードにつながるト
ランジスタ等の素子の微小リーク電流を、このフローテ
ィングノードを含む回路部の電気特性への影響を最小限
に抑制しながら、短時間で検出できるという効果が得ら
れる。
【図1】本発明の一実施形態の集積回路装置に含まれる
コンパレータの主要部を示す回路図である。
コンパレータの主要部を示す回路図である。
【図2】本実施形態のコンパレータが、第2のテストモ
ードのときの状態を説明するための部分回路図である。
ードのときの状態を説明するための部分回路図である。
【図3】従来のコンパレータの一例を示す回路図であ
る。
る。
【図4】特開平9−180500号公報に開示された半
導体記憶装置の一部をブロックで示した回路図である。
導体記憶装置の一部をブロックで示した回路図である。
1 コンパレータ
2 反転増幅器
3 サンプリングコンデンサ
4 バイアス源
5 サンプリング用スイッチ
6 コンパレート用スイッチ
7 バイアス用スイッチ
8,11,13,18,19,20,26,28 P
MOSトランジスタ 9,10,12,16,17,21,27,29 N
MOSトランジスタ 14,15,25 インバータ 22,24 ORゲート 23 NORゲート 30 バイアス出力端子
MOSトランジスタ 9,10,12,16,17,21,27,29 N
MOSトランジスタ 14,15,25 インバータ 22,24 ORゲート 23 NORゲート 30 バイアス出力端子
フロントページの続き
(58)調査した分野(Int.Cl.7,DB名)
G01R 31/26
G01R 31/28 - 31/3185
Claims (5)
- 【請求項1】 第1の入力信号と第2の入力信号との比
較結果を出力する反転増幅器と、動作中に所定の電荷を
保持するフローティングノードと、前記反転増幅器の動
作点を設定するための一端が前記フローティングノード
に接続されたバイアス用スイッチを少なくとも含む比較
回路部を有し、前記バイアス用スイッチは 所定のテスト信号により前記
フローティングノードを所定の電位の電源に接続するス
イッチ手段を備えていることを特徴とする集積回路装
置。 - 【請求項2】 前記比較回路部が、第1の入力端子から
入力する前記第1の入力信号の電位を保持するサンプリ
ングコンデンサと、サンプリング動作時に前記第1の入
力端子を前記サンプリングコンデンサに接続するサンプ
リング用スイッチと、比較動作時に前記第2の入力信号
を入力する第2の入力端子を前記サンプリングコンデン
サに接続するコンパレート用スイッチと、前記反転増幅
器のバイアス源と、を更に含んで構成される請求項1記
載の集積回路装置。 - 【請求項3】 前記フローティングノードに、電荷を保
持する容量素子の一方の電極またはMOSトランジスタ
のゲート電極の少なくとも一方が接続されている請求項
1又は2に記載の集積回路装置。 - 【請求項4】 前記スイッチ手段が、第1のテスト信号
によってフローティングノードを第1の電位の電源に接
続する第1のスイッチ回路と、第2のテスト信号によっ
て前記フローティングノードを前記第1の電位とは異な
る第2の電位の電源に接続する第2のスイッチ回路とを
少なくとも含む請求項1乃至3いずれか1項に記載の集
積回路装置。 - 【請求項5】 第1の電位の電源と第2の電位の電源が
駆動電源である請求項4記載の集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36339299A JP3366307B2 (ja) | 1999-12-21 | 1999-12-21 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP36339299A JP3366307B2 (ja) | 1999-12-21 | 1999-12-21 | 集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001174529A JP2001174529A (ja) | 2001-06-29 |
JP3366307B2 true JP3366307B2 (ja) | 2003-01-14 |
Family
ID=18479203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP36339299A Expired - Fee Related JP3366307B2 (ja) | 1999-12-21 | 1999-12-21 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3366307B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5497311B2 (ja) * | 2009-03-11 | 2014-05-21 | 京セラディスプレイ株式会社 | 抵抗測定機能付ic、ic搭載パネルおよび抵抗測定方法 |
-
1999
- 1999-12-21 JP JP36339299A patent/JP3366307B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001174529A (ja) | 2001-06-29 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021001 |
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