JP3366307B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP3366307B2 JP3366307B2 JP36339299A JP36339299A JP3366307B2 JP 3366307 B2 JP3366307 B2 JP 3366307B2 JP 36339299 A JP36339299 A JP 36339299A JP 36339299 A JP36339299 A JP 36339299A JP 3366307 B2 JP3366307 B2 JP 3366307B2
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Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置に関
し、特に動作中に所定の電荷を保持するフローティング
ノードを内部に有する集積回路装置に関する。
し、特に動作中に所定の電荷を保持するフローティング
ノードを内部に有する集積回路装置に関する。
【０００２】
【従来の技術】従来の集積回路装置においては、リーク
電流が発生するなどの不良検出はデジタル集積回路装置
が対象となっており、アナログ回路部とデジタル回路部
が混載された集積回路装置においては、アナログ回路部
は動作を停止し消費電流を遮断することでデジタル回路
部内のリーク電流を検出する方法がとられている。
電流が発生するなどの不良検出はデジタル集積回路装置
が対象となっており、アナログ回路部とデジタル回路部
が混載された集積回路装置においては、アナログ回路部
は動作を停止し消費電流を遮断することでデジタル回路
部内のリーク電流を検出する方法がとられている。
【０００３】図３に従来のアナログ回路部の例として比
較回路（以下、コンパレータとする）の回路図を示す。
コンパレータ３０１は、反転増幅器３０２と第１の入力
信号Ｉｎ３０１の電位Ｖｉ３０１を保持しておくための
サンプリングコンデンサ３０３、反転増幅器３０２のバ
イアス源３０４、サンプリング動作時にオンするサンプ
リング用スイッチ３０５、比較動作（以下、コンパレー
ト動作とする）ときにオンするコンパレート用スイッチ
３０６、及び反転増幅器３０２の動作点を設定するため
のバイアス用スイッチ３０７で構成される。反転増幅器
３０２はＰＭＯＳトランジスタ３０８とＮＭＯＳトラン
ジスタ３０９とで構成される。ＰＭＯＳトランジスタ３
０８のゲートはバイアス源３０４の出力Ｐｃｎｔに接続
されている。サンプリング用スイッチ３０５はＮＭＯＳ
トランジスタ３１０とＰＭＯＳトランジスタ３１１とイ
ンバータ３１４で構成され、サンプリング信号Ｓｍｐが
高レベルのときにオンとなる。コンパレート用スイッチ
３０６はＮＭＯＳトランジスタ３１２とＰＭＯＳトラン
ジスタ３１３とインバータ３１５で構成され、コンパレ
ート信号Ｃｍｐが高レベルのときにオンとなる。バイア
ス用スイッチ３０７はＮＭＯＳトランジスタ３１６とＰ
ＭＯＳトランジスタ３１８とインバータ３２３で構成さ
れ、サンプリング信号Ｓｍｐが高レベルのときにオンと
なる。バイアス源３０４はＮＭＯＳトランジスタ３２７
と反転増幅器３０２のＰＭＯＳトランジスタ３０８とカ
レントミラー接続されたＰＭＯＳトランジスタ３２６で
構成される。ＮＭＯＳトランジスタ３２７はスタンバイ
信号Ｓｔの反転信号Ｓｔｂで制御され、スタンバイ信号
Ｓｔが低レベルのときにオンする。バイアス源３０４の
出力Ｐｃｎｔにはプルアップ用のＰＭＯＳトランジスタ
３２８が接続されており、スタンバイ信号Ｓｔが高レベ
ルのときにオンし、ＰＭＯＳトランジスタ３０８をオフ
させることで、反転増幅器３０２を動作停止状態に設定
する。
較回路（以下、コンパレータとする）の回路図を示す。
コンパレータ３０１は、反転増幅器３０２と第１の入力
信号Ｉｎ３０１の電位Ｖｉ３０１を保持しておくための
サンプリングコンデンサ３０３、反転増幅器３０２のバ
イアス源３０４、サンプリング動作時にオンするサンプ
リング用スイッチ３０５、比較動作（以下、コンパレー
ト動作とする）ときにオンするコンパレート用スイッチ
３０６、及び反転増幅器３０２の動作点を設定するため
のバイアス用スイッチ３０７で構成される。反転増幅器
３０２はＰＭＯＳトランジスタ３０８とＮＭＯＳトラン
ジスタ３０９とで構成される。ＰＭＯＳトランジスタ３
０８のゲートはバイアス源３０４の出力Ｐｃｎｔに接続
されている。サンプリング用スイッチ３０５はＮＭＯＳ
トランジスタ３１０とＰＭＯＳトランジスタ３１１とイ
ンバータ３１４で構成され、サンプリング信号Ｓｍｐが
高レベルのときにオンとなる。コンパレート用スイッチ
３０６はＮＭＯＳトランジスタ３１２とＰＭＯＳトラン
ジスタ３１３とインバータ３１５で構成され、コンパレ
ート信号Ｃｍｐが高レベルのときにオンとなる。バイア
ス用スイッチ３０７はＮＭＯＳトランジスタ３１６とＰ
ＭＯＳトランジスタ３１８とインバータ３２３で構成さ
れ、サンプリング信号Ｓｍｐが高レベルのときにオンと
なる。バイアス源３０４はＮＭＯＳトランジスタ３２７
と反転増幅器３０２のＰＭＯＳトランジスタ３０８とカ
レントミラー接続されたＰＭＯＳトランジスタ３２６で
構成される。ＮＭＯＳトランジスタ３２７はスタンバイ
信号Ｓｔの反転信号Ｓｔｂで制御され、スタンバイ信号
Ｓｔが低レベルのときにオンする。バイアス源３０４の
出力Ｐｃｎｔにはプルアップ用のＰＭＯＳトランジスタ
３２８が接続されており、スタンバイ信号Ｓｔが高レベ
ルのときにオンし、ＰＭＯＳトランジスタ３０８をオフ
させることで、反転増幅器３０２を動作停止状態に設定
する。
【０００４】また、半導体記憶装置ではあるがトランジ
スタの微小リーク不良を検出する方法として特開平９−
１８０５００号公報に開示された方法がある。図４は、
この特開平９−１８０５００号公報に開示された半導体
記憶装置の回路図である。この半導体記憶装置は、セン
スアンプ４０１と、出力バッファ４０２と、充電回路４
０３、４０４と、Ｘデコーダ４０５と、Ｙデコーダ４０
６と、トランジスタＱ００〜Ｑｉｋを有するメモリセル
アレイ４０８と、ワード線ＷＬ０〜ＷＬｉと、ビット線
ＢＬ１〜ＢＬｋと、仮想グランド線ＶＧＬ０、ＶＧＬ２
〜ＶＧＬ（ｋ＋１）と、コラム線ＣＳＥＬ０〜ＣＳＥＬ
ｊと、トランジスタＱＮ１〜ＱＮｋ、ＱＶ０〜ＱＶ（ｋ
−１）、ＱＶ２〜ＱＶ（ｋ＋１）、ＱＭ１、ＱＭ２、テ
スト回路４０７Ａから構成される。テスト回路４０７Ａ
はドレインが各メモリセル用トランジスタＱ００〜Ｑｉ
ｋのソース、ドレインにそれぞれ接続されゲートが共通
接続されてテスト端子ＴＴに接続されたＮＭＯＳトラン
ジスタＱＣ０〜ＱＣ（ｋ＋１）からなるスイッチ回路４
７１と、それぞれ共通接続したゲートがテストモード端
子ＴＤにドレインがトランジスタＱＣ０からＱＣ（ｋ＋
１）の共通接続したソースにそれぞれ接続しＮＭＯＳト
ランジスタＱＴ１、ＰＭＯＳトランジスタＱＴ０からな
るインバータ４７２と、テスト信号ＴＥを反転し反転テ
スト信号ＴＥＢを出力するインバータ４７３と、各々の
ドレインがメモリセルアレイ４０８のトランジスタＱ０
０〜Ｑｉｋのゲートにゲートがインバータ４７３の出力
にソースが電源にそれぞれ接続された複数のＰＭＯＳト
ランジスタＱＷ０〜ＱＷｉを有するスイッチ回路４７４
とで構成される。この半導体記憶装置の動作について、
以下に簡単に説明する。
スタの微小リーク不良を検出する方法として特開平９−
１８０５００号公報に開示された方法がある。図４は、
この特開平９−１８０５００号公報に開示された半導体
記憶装置の回路図である。この半導体記憶装置は、セン
スアンプ４０１と、出力バッファ４０２と、充電回路４
０３、４０４と、Ｘデコーダ４０５と、Ｙデコーダ４０
６と、トランジスタＱ００〜Ｑｉｋを有するメモリセル
アレイ４０８と、ワード線ＷＬ０〜ＷＬｉと、ビット線
ＢＬ１〜ＢＬｋと、仮想グランド線ＶＧＬ０、ＶＧＬ２
〜ＶＧＬ（ｋ＋１）と、コラム線ＣＳＥＬ０〜ＣＳＥＬ
ｊと、トランジスタＱＮ１〜ＱＮｋ、ＱＶ０〜ＱＶ（ｋ
−１）、ＱＶ２〜ＱＶ（ｋ＋１）、ＱＭ１、ＱＭ２、テ
スト回路４０７Ａから構成される。テスト回路４０７Ａ
はドレインが各メモリセル用トランジスタＱ００〜Ｑｉ
ｋのソース、ドレインにそれぞれ接続されゲートが共通
接続されてテスト端子ＴＴに接続されたＮＭＯＳトラン
ジスタＱＣ０〜ＱＣ（ｋ＋１）からなるスイッチ回路４
７１と、それぞれ共通接続したゲートがテストモード端
子ＴＤにドレインがトランジスタＱＣ０からＱＣ（ｋ＋
１）の共通接続したソースにそれぞれ接続しＮＭＯＳト
ランジスタＱＴ１、ＰＭＯＳトランジスタＱＴ０からな
るインバータ４７２と、テスト信号ＴＥを反転し反転テ
スト信号ＴＥＢを出力するインバータ４７３と、各々の
ドレインがメモリセルアレイ４０８のトランジスタＱ０
０〜Ｑｉｋのゲートにゲートがインバータ４７３の出力
にソースが電源にそれぞれ接続された複数のＰＭＯＳト
ランジスタＱＷ０〜ＱＷｉを有するスイッチ回路４７４
とで構成される。この半導体記憶装置の動作について、
以下に簡単に説明する。
【０００５】テスト信号入力端子ＴＴに高レベルの電位
をテスト信号ＴＥとして供給する。テスト信号ＴＥの供
給に応答して、センスアンプ４０１、Ｘデコーダ４０
５、Ｙデコーダ４０６、充電回路４０３、４０４は動作
停止状態となり、ビット線ＢＬ１〜ＢＬｋ及び仮想グラ
ンド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の途中のトランジス
タＱＶ０、ＱＮ１〜ＱＶ（ｋ＋１）がオフとなるととも
に、テスト回路４０７ＡのトランジスタＱＣ０〜ＱＣ
（ｋ＋１）がオンになる。次にテストモード信号入力端
子ＴＤにテストモード信号ＴＭを供給すると、インバー
タ４７２はこのテストモード信号ＴＭのレベル反転信号
ＴＭＢを出力し、ＮＭＯＳトランジスタＱＣ０〜ＱＣ
（ｋ＋１）を経由してトランジスタＱ００〜Ｑｉｋのソ
ース及びドレインの電位を指定する。また、インバータ
４７３は信号ＴＥの供給に応答して低レベルの反転信号
ＴＥＢを出力し、この反転信号ＴＥＢの供給に応答して
スイッチ回路４７４のトランジスタＱＷ０〜ＱＷｉが導
通し、トランジスタＱ００〜Ｑｉｋのゲート電位を高レ
ベルとする。供給を受けたテストモード信号ＴＭが高レ
ベルの場合は、トランジスタＱ００〜Ｑｉｋのソース及
びドレインの電位は低レベルとなる。このとき、ワード
線ＷＬ０〜ＷＬｉの接合部やトランジスタＱ００〜Ｑｉ
ｋのゲート酸化膜などに欠陥があって、ゲートからグラ
ンド（ソース、ドレイン、ウェル）へリーク電流が流れ
る場合には、そのリーク電流が微小でもスイッチ回路４
７４を介して電源端子からトランジスタＱ００〜Ｑｉｋ
へと電源電流が流れ込む。センスアンプ４０１、充電回
路４０３、４０４は上述のように動作停止状態となって
いるため通常は極めて微小な電源電流しか流れないはず
であるが、上記欠陥がある場合は上記電源電流の値は容
易に２〜３桁上昇する。したがって、上記電源電流の値
を確認することによりリーク電流の有無を確認すること
ができ、半導体記憶装置の良・不良の判定を行うことが
できる。
をテスト信号ＴＥとして供給する。テスト信号ＴＥの供
給に応答して、センスアンプ４０１、Ｘデコーダ４０
５、Ｙデコーダ４０６、充電回路４０３、４０４は動作
停止状態となり、ビット線ＢＬ１〜ＢＬｋ及び仮想グラ
ンド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の途中のトランジス
タＱＶ０、ＱＮ１〜ＱＶ（ｋ＋１）がオフとなるととも
に、テスト回路４０７ＡのトランジスタＱＣ０〜ＱＣ
（ｋ＋１）がオンになる。次にテストモード信号入力端
子ＴＤにテストモード信号ＴＭを供給すると、インバー
タ４７２はこのテストモード信号ＴＭのレベル反転信号
ＴＭＢを出力し、ＮＭＯＳトランジスタＱＣ０〜ＱＣ
（ｋ＋１）を経由してトランジスタＱ００〜Ｑｉｋのソ
ース及びドレインの電位を指定する。また、インバータ
４７３は信号ＴＥの供給に応答して低レベルの反転信号
ＴＥＢを出力し、この反転信号ＴＥＢの供給に応答して
スイッチ回路４７４のトランジスタＱＷ０〜ＱＷｉが導
通し、トランジスタＱ００〜Ｑｉｋのゲート電位を高レ
ベルとする。供給を受けたテストモード信号ＴＭが高レ
ベルの場合は、トランジスタＱ００〜Ｑｉｋのソース及
びドレインの電位は低レベルとなる。このとき、ワード
線ＷＬ０〜ＷＬｉの接合部やトランジスタＱ００〜Ｑｉ
ｋのゲート酸化膜などに欠陥があって、ゲートからグラ
ンド（ソース、ドレイン、ウェル）へリーク電流が流れ
る場合には、そのリーク電流が微小でもスイッチ回路４
７４を介して電源端子からトランジスタＱ００〜Ｑｉｋ
へと電源電流が流れ込む。センスアンプ４０１、充電回
路４０３、４０４は上述のように動作停止状態となって
いるため通常は極めて微小な電源電流しか流れないはず
であるが、上記欠陥がある場合は上記電源電流の値は容
易に２〜３桁上昇する。したがって、上記電源電流の値
を確認することによりリーク電流の有無を確認すること
ができ、半導体記憶装置の良・不良の判定を行うことが
できる。
【０００６】
【発明が解決しようとする課題】しかし、上述の従来技
術には、次のような問題点がある。
術には、次のような問題点がある。
【０００７】まず、コンパレータの場合、アナログ回路
部を動作停止状態に設定し、消費電流を遮断すると、ア
ナログ回路部が正常に動作するために電荷が保持される
べき電極はフローティングになるため、微小リーク電流
が流れるような不良が存在しても、通常の電気特性試験
を行う程度の短時間では、それをリーク電流として検出
できないという問題がある。電荷が保持されるべき電極
に微小リーク電流が流れる不良を検出するには、その微
小リーク電流によりアナログ回路部が誤動作するくらい
低速で動作させる必要があり非常に時間がかかるという
問題がある。
部を動作停止状態に設定し、消費電流を遮断すると、ア
ナログ回路部が正常に動作するために電荷が保持される
べき電極はフローティングになるため、微小リーク電流
が流れるような不良が存在しても、通常の電気特性試験
を行う程度の短時間では、それをリーク電流として検出
できないという問題がある。電荷が保持されるべき電極
に微小リーク電流が流れる不良を検出するには、その微
小リーク電流によりアナログ回路部が誤動作するくらい
低速で動作させる必要があり非常に時間がかかるという
問題がある。
【０００８】また、従来の半導体記憶装置の技術をアナ
ログ回路部に適用した場合、アナログ回路部の特性を悪
化させるおそれがある、という問題がある。
ログ回路部に適用した場合、アナログ回路部の特性を悪
化させるおそれがある、という問題がある。
【０００９】具体的には、コンデンサを２層の電極で構
成する際、電荷が保持されるべき電極は通常寄生容量が
少ない側の電極を使用し、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けたりす
ることが少ないように配慮する。しかし、従来の半導体
記憶装置のリーク電流検出技術をアナログ回路部に適用
すると、リーク電流を検出したい電極にその電位を電源
電位あるは接地電位に固定するためのトランジスタを接
続することが必要になり、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けて特性
が悪化する可能性がある。
成する際、電荷が保持されるべき電極は通常寄生容量が
少ない側の電極を使用し、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けたりす
ることが少ないように配慮する。しかし、従来の半導体
記憶装置のリーク電流検出技術をアナログ回路部に適用
すると、リーク電流を検出したい電極にその電位を電源
電位あるは接地電位に固定するためのトランジスタを接
続することが必要になり、保持している電荷が寄生容量
により分配されて減少したりノイズの影響を受けて特性
が悪化する可能性がある。
【００１０】また、リーク電流を検出したい電極の電位
を電源電位あるいは接地電位に固定するためのトランジ
スタを当該電極に接続することが必要になるため、その
電位固定用のトランジスタ自身にオフリークが多い等の
欠陥がある場合にリーク電流として検出できないからで
ある。
を電源電位あるいは接地電位に固定するためのトランジ
スタを当該電極に接続することが必要になるため、その
電位固定用のトランジスタ自身にオフリークが多い等の
欠陥がある場合にリーク電流として検出できないからで
ある。
【００１１】
【課題を解決するための手段】本発明の集積回路装置
は、第１の入力信号と第２の入力信号との比較結果を出
力する反転増幅器と、前記反転増幅器の動作点を設定す
るためのバイアス用スイッチと、前記反転増幅器の動作
点を設定するための一端が前記フローティングノードに
接続されたバイアス用スイッチを少なくとも含む比較回
路部を有し、前記バイアス用スイッチは所定のテスト信
号により前記フローティングノードを所定の電位の電源
に接続するスイッチ手段を備えていることを特徴とす
る。
は、第１の入力信号と第２の入力信号との比較結果を出
力する反転増幅器と、前記反転増幅器の動作点を設定す
るためのバイアス用スイッチと、前記反転増幅器の動作
点を設定するための一端が前記フローティングノードに
接続されたバイアス用スイッチを少なくとも含む比較回
路部を有し、前記バイアス用スイッチは所定のテスト信
号により前記フローティングノードを所定の電位の電源
に接続するスイッチ手段を備えていることを特徴とす
る。
【００１２】又、前記比較回路部は、第１の入力端子か
ら入力する前記第１の入力信号の電位を保持するサンプ
リングコンデンサと、サンプリング動作時に前記第１の
入力端子を前記サンプリングコンデンサに接続するサン
プリング用スイッチと、比較動作時に前記第２の入力信
号を入力する第２の入力端子を前記サンプリングコンデ
ンサに接続するコンパレート用スイッチと、前記反転増
幅器のバイアス源と、を更に含む構成とすることもでき
る。尚、前記フローティングノードには、電荷を保持す
る容量素子の一方の電極またはＭＯＳトランジスタのゲ
ート電極の少なくとも一方が接続されている。
ら入力する前記第１の入力信号の電位を保持するサンプ
リングコンデンサと、サンプリング動作時に前記第１の
入力端子を前記サンプリングコンデンサに接続するサン
プリング用スイッチと、比較動作時に前記第２の入力信
号を入力する第２の入力端子を前記サンプリングコンデ
ンサに接続するコンパレート用スイッチと、前記反転増
幅器のバイアス源と、を更に含む構成とすることもでき
る。尚、前記フローティングノードには、電荷を保持す
る容量素子の一方の電極またはＭＯＳトランジスタのゲ
ート電極の少なくとも一方が接続されている。
【００１３】また、スイッチ手段は、第１のテスト信号
によってフローティングノードを第１の電位の電源に接
続する第１のスイッチ回路と、第２のテスト信号によっ
て前記フローティングノードを前記第１の電位とは異な
る第２の電位の電源に接続する第２のスイッチ回路とを
少なくとも含むことができる。このとき、第１の電位の
電源と第２の電位の電源が集積回路装置の駆動電源であ
ってよい。
によってフローティングノードを第１の電位の電源に接
続する第１のスイッチ回路と、第２のテスト信号によっ
て前記フローティングノードを前記第１の電位とは異な
る第２の電位の電源に接続する第２のスイッチ回路とを
少なくとも含むことができる。このとき、第１の電位の
電源と第２の電位の電源が集積回路装置の駆動電源であ
ってよい。
【００１４】
【００１５】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１６】図１は、本発明の一実施形態の集積回路装
置に含まれるコンパレータの主要部を示す回路図であ
る。
置に含まれるコンパレータの主要部を示す回路図であ
る。
【００１７】図１を参照すると、コンパレータ１は、反
転増幅器２と第１の入力端子ＩＴ１から入力される第１
の入力信号Ｉｎ１の電位Ｖｉ１を保持しておくためのサ
ンプリングコンデンサ３、反転増幅器２のバイアス源
４、サンプリング動作時に第１の入力端子ＩＴ１とサン
プリングコンデンサ３の一方の電極端子ＣＴ１を接続す
るサンプリング用スイッチ５、コンパレート動作時に第
２の入力端子ＩＴ２と電極端子ＣＴ１を接続するコンパ
レート用スイッチ６、及び反転増幅器２の動作点を設定
するためのバイアス用スイッチ７で構成される。尚、サ
ンプリングコンデンサ３の他方の電極端子ＣＴ２がフロ
ーティングノードとなっており、このフローティングノ
ードとなっている電極端子ＣＴ２をテスト時に電源電位
あるいは接地電位に接続するスイッチ手段はバイアス用
スイッチ７の中に構成されている。
転増幅器２と第１の入力端子ＩＴ１から入力される第１
の入力信号Ｉｎ１の電位Ｖｉ１を保持しておくためのサ
ンプリングコンデンサ３、反転増幅器２のバイアス源
４、サンプリング動作時に第１の入力端子ＩＴ１とサン
プリングコンデンサ３の一方の電極端子ＣＴ１を接続す
るサンプリング用スイッチ５、コンパレート動作時に第
２の入力端子ＩＴ２と電極端子ＣＴ１を接続するコンパ
レート用スイッチ６、及び反転増幅器２の動作点を設定
するためのバイアス用スイッチ７で構成される。尚、サ
ンプリングコンデンサ３の他方の電極端子ＣＴ２がフロ
ーティングノードとなっており、このフローティングノ
ードとなっている電極端子ＣＴ２をテスト時に電源電位
あるいは接地電位に接続するスイッチ手段はバイアス用
スイッチ７の中に構成されている。
【００１８】反転増幅器２はＰＭＯＳトランジスタ８と
ＮＭＯＳトランジスタ９とで構成される。ＮＭＯＳトラ
ンジスタ２９はテストモード時に反転増幅器２に流れる
消費電流を遮断するためのトランジスタである。ＰＭＯ
Ｓトランジスタ８のゲートはバイアス源４のバイアス出
力端子３０に接続されている。
ＮＭＯＳトランジスタ９とで構成される。ＮＭＯＳトラ
ンジスタ２９はテストモード時に反転増幅器２に流れる
消費電流を遮断するためのトランジスタである。ＰＭＯ
Ｓトランジスタ８のゲートはバイアス源４のバイアス出
力端子３０に接続されている。
【００１９】サンプリング用スイッチ５は、各々のソー
ス・ドレイン路が共通接続されたＮＭＯＳトランジスタ
１０及びＰＭＯＳトランジスタ１１並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ１４で構成され、サンプリング信号入力
端子ＳＴ１から入力されるサンプリング信号Ｓｍｐが高
レベルのときにオンとなり、第１の入力端子ＩＴ１とサ
ンプリングコンデンサ３の一方の電極端子ＣＴ１を接続
する。
ス・ドレイン路が共通接続されたＮＭＯＳトランジスタ
１０及びＰＭＯＳトランジスタ１１並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ１４で構成され、サンプリング信号入力
端子ＳＴ１から入力されるサンプリング信号Ｓｍｐが高
レベルのときにオンとなり、第１の入力端子ＩＴ１とサ
ンプリングコンデンサ３の一方の電極端子ＣＴ１を接続
する。
【００２０】コンパレート用スイッチ６は、各々のソー
ス・ドレイン路が共通接続されたＮＭＯＳトランジスタ
１２及びＰＭＯＳトランジスタ１３並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ１５で構成され、コンパレート信号入力
端子ＣＰＴ１から入力されるコンパレート信号Ｃｍｐが
高レベルのときにオンとなって、第２の入力端子ＩＴ２
とサンプリングコンデンサ３の電極端子ＣＴ１を接続す
る。
ス・ドレイン路が共通接続されたＮＭＯＳトランジスタ
１２及びＰＭＯＳトランジスタ１３並びにこれらのトラ
ンジスタのゲート電極に入力される信号を互いに逆相に
するインバータ１５で構成され、コンパレート信号入力
端子ＣＰＴ１から入力されるコンパレート信号Ｃｍｐが
高レベルのときにオンとなって、第２の入力端子ＩＴ２
とサンプリングコンデンサ３の電極端子ＣＴ１を接続す
る。
【００２１】バイアス用スイッチ７は、それぞれのソー
ス・ドレイン路が直列に接続されたＮＭＯＳトランジス
タ１６，１７と、それぞれのソース・ドレイン路が直列
に接続されたＰＭＯＳトランジスタ１８，１９で構成さ
れる。直列に接続されたＮＭＯＳトランジスタ１６，１
７と直列に接続されたＰＭＯＳトランジスタ１８，１９
のそれぞれの一端は電極端子ＣＴ２に共通接続され、そ
れぞれの他端はコンパレータ１の出力端子Ｏｕｔに共通
接続される。直列に接続されたＮＭＯＳトランジスタ１
６，１７はバイアス用信号Ｓｍｐ２が高レベルととき
に、また、直列に接続されたＰＭＯＳトランジスタ１
８，１９はＳｍｐ３が低レベルのときにそれぞれオンと
なり、サンプリングコンデンサ３の電極端子ＣＴ２とコ
ンパレータ１の出力端子Ｏｕｔを接続する。尚、出力端
子Ｏｕｔは、図示されていない集積回路装置の他の内部
回路に接続されている。
ス・ドレイン路が直列に接続されたＮＭＯＳトランジス
タ１６，１７と、それぞれのソース・ドレイン路が直列
に接続されたＰＭＯＳトランジスタ１８，１９で構成さ
れる。直列に接続されたＮＭＯＳトランジスタ１６，１
７と直列に接続されたＰＭＯＳトランジスタ１８，１９
のそれぞれの一端は電極端子ＣＴ２に共通接続され、そ
れぞれの他端はコンパレータ１の出力端子Ｏｕｔに共通
接続される。直列に接続されたＮＭＯＳトランジスタ１
６，１７はバイアス用信号Ｓｍｐ２が高レベルととき
に、また、直列に接続されたＰＭＯＳトランジスタ１
８，１９はＳｍｐ３が低レベルのときにそれぞれオンと
なり、サンプリングコンデンサ３の電極端子ＣＴ２とコ
ンパレータ１の出力端子Ｏｕｔを接続する。尚、出力端
子Ｏｕｔは、図示されていない集積回路装置の他の内部
回路に接続されている。
【００２２】バイアス用信号Ｓｍｐ２はＯＲゲート２２
で生成され、サンプリング信号Ｓｍｐが高レベルまたは
第１のテストモード信号入力端子ＴＴ１から入力される
第１のテストモード信号Ｔｅ１が高レベルのときに高レ
ベルとなる信号である。バイアス用信号Ｓｍｐ３はＮＯ
Ｒゲート２３で生成され、サンプリング信号Ｓｍｐが高
レベルまたは第２のテストモード信号入力端子ＴＴ２か
ら入力される第２のテストモード信号Ｔｅ２が高レベル
のときに低レベルとなる信号である。
で生成され、サンプリング信号Ｓｍｐが高レベルまたは
第１のテストモード信号入力端子ＴＴ１から入力される
第１のテストモード信号Ｔｅ１が高レベルのときに高レ
ベルとなる信号である。バイアス用信号Ｓｍｐ３はＮＯ
Ｒゲート２３で生成され、サンプリング信号Ｓｍｐが高
レベルまたは第２のテストモード信号入力端子ＴＴ２か
ら入力される第２のテストモード信号Ｔｅ２が高レベル
のときに低レベルとなる信号である。
【００２３】また、直列に接続されたＮＭＯＳトランジ
スタ１６，１７の間のノードと接地（ＧＮＤ）の間をプ
ルダウン用ＮＭＯＳトランジスタ２１のソース・ドレイ
ン路で接続し、直列に接続されたＰＭＯＳトランジスタ
１８，１９の間のノードと電源（ＶＤＤ）の間をプルア
ップ用ＰＭＯＳトランジスタ２０のソース・ドレイン路
で接続している。プルダウン用トランジスタ２１とプル
アップ用トランジスタ２０のゲートにはそれぞれテスト
モード信号Ｔｅとテストモード信号の反転Ｔｅｂが接続
されており、テストモード信号Ｔｅが高レベルになると
それぞれオンして、電極端子ＣＴ２を第１の電位の電源
（本実施形態では、ＶＤＤ）または第２の電位の電源
（本実施形態では、ＧＮＤ）に接続するスイッチ手段を
構成している。
スタ１６，１７の間のノードと接地（ＧＮＤ）の間をプ
ルダウン用ＮＭＯＳトランジスタ２１のソース・ドレイ
ン路で接続し、直列に接続されたＰＭＯＳトランジスタ
１８，１９の間のノードと電源（ＶＤＤ）の間をプルア
ップ用ＰＭＯＳトランジスタ２０のソース・ドレイン路
で接続している。プルダウン用トランジスタ２１とプル
アップ用トランジスタ２０のゲートにはそれぞれテスト
モード信号Ｔｅとテストモード信号の反転Ｔｅｂが接続
されており、テストモード信号Ｔｅが高レベルになると
それぞれオンして、電極端子ＣＴ２を第１の電位の電源
（本実施形態では、ＶＤＤ）または第２の電位の電源
（本実施形態では、ＧＮＤ）に接続するスイッチ手段を
構成している。
【００２４】テストモード信号ＴｅはＯＲゲート２４で
生成され、第１のテストモード信号Ｔｅ１が高レベルま
たは第２のテストモード信号Ｔｅ２が高レベルのときに
高レベルとなる。インバータ２５はテストモード信号Ｔ
ｅの反転信号Ｔｅｂを生成する。
生成され、第１のテストモード信号Ｔｅ１が高レベルま
たは第２のテストモード信号Ｔｅ２が高レベルのときに
高レベルとなる。インバータ２５はテストモード信号Ｔ
ｅの反転信号Ｔｅｂを生成する。
【００２５】バイアス源４はＮＭＯＳトランジスタ２７
と反転増幅器２のＰＭＯＳトランジスタ８とカレントミ
ラー接続されたＰＭＯＳトランジスタ２６で構成され、
バイアス出力端子３０からバイアス信号Ｐｃｎｔを出力
する。ＮＭＯＳトランジスタ２７はテストモード信号の
反転信号Ｔｅｂで制御され、テストモード信号Ｔｅが低
レベルのときにオンする。バイアス出力端子３０に接続
されているプルアップ用ＰＭＯＳトランジスタ２８のゲ
ートはテストモード信号の反転信号Ｔｅｂで制御され、
テストモード信号Ｔｅが高レベルのときにオンする。
と反転増幅器２のＰＭＯＳトランジスタ８とカレントミ
ラー接続されたＰＭＯＳトランジスタ２６で構成され、
バイアス出力端子３０からバイアス信号Ｐｃｎｔを出力
する。ＮＭＯＳトランジスタ２７はテストモード信号の
反転信号Ｔｅｂで制御され、テストモード信号Ｔｅが低
レベルのときにオンする。バイアス出力端子３０に接続
されているプルアップ用ＰＭＯＳトランジスタ２８のゲ
ートはテストモード信号の反転信号Ｔｅｂで制御され、
テストモード信号Ｔｅが高レベルのときにオンする。
【００２６】次に、本実施形態のコンパレータの動作に
ついて説明する。
ついて説明する。
【００２７】通常動作において、第１のテストモード信
号Ｔｅ１及び第２のテストモード信号Ｔｅ２は低レベル
である。サンプリング信号Ｓｍｐが高レベルになると、
サンプリング用スイッチ５とバイアス用スイッチ７がオ
ンし、第１の入力信号Ｉｎ１の電位Ｖｉ１をサンプリン
グコンデンサ３に充電する。サンプリング信号Ｓｍｐが
低レベルとなり、コンパレート信号Ｃｍｐが高レベルに
なると、コンパレート用スイッチ６がオンする。サンプ
リングコンデンサ３に充電された第１の入力信号Ｉｎ１
に相当する電荷分は保持されたままなので、第２の入力
信号Ｉｎ２の電位Ｖｉ２が第１の入力信号Ｉｎ１の電位
Ｖｉ１より高い場合は、サンプリングコンデンサ３の他
方の電極端子ＣＴ１に接続された反転増幅器２の入力端
子の入力信号Ｉｎ３の電位Ｖｉｎ３はサンプリング状態
のときより高い電位となり、反転増幅器２は出力端子Ｏ
ｕｔに低レベルを出力する。逆に第２の入力信号Ｉｎ２
の電位Ｖｉ２が第１の入力信号Ｉｎ１の電位Ｖｉ１より
低い場合は、入力信号Ｉｎ３の電位Ｖｉｎ３はサンプリ
ング状態のときより低い電位となり、反転増幅器２は出
力端子Ｏｕｔに高レベルを出力する。
号Ｔｅ１及び第２のテストモード信号Ｔｅ２は低レベル
である。サンプリング信号Ｓｍｐが高レベルになると、
サンプリング用スイッチ５とバイアス用スイッチ７がオ
ンし、第１の入力信号Ｉｎ１の電位Ｖｉ１をサンプリン
グコンデンサ３に充電する。サンプリング信号Ｓｍｐが
低レベルとなり、コンパレート信号Ｃｍｐが高レベルに
なると、コンパレート用スイッチ６がオンする。サンプ
リングコンデンサ３に充電された第１の入力信号Ｉｎ１
に相当する電荷分は保持されたままなので、第２の入力
信号Ｉｎ２の電位Ｖｉ２が第１の入力信号Ｉｎ１の電位
Ｖｉ１より高い場合は、サンプリングコンデンサ３の他
方の電極端子ＣＴ１に接続された反転増幅器２の入力端
子の入力信号Ｉｎ３の電位Ｖｉｎ３はサンプリング状態
のときより高い電位となり、反転増幅器２は出力端子Ｏ
ｕｔに低レベルを出力する。逆に第２の入力信号Ｉｎ２
の電位Ｖｉ２が第１の入力信号Ｉｎ１の電位Ｖｉ１より
低い場合は、入力信号Ｉｎ３の電位Ｖｉｎ３はサンプリ
ング状態のときより低い電位となり、反転増幅器２は出
力端子Ｏｕｔに高レベルを出力する。
【００２８】次に、テストモード時の動作について説明
する。
する。
【００２９】第１のテストモードのときには、第１のテ
ストモード信号Ｔｅ１を高レベルに設定する。テストモ
ード信号Ｔｅ１が高レベルになると、ＮＭＯＳトランジ
スタ２７，２９がオフになりバイアス源４が動作停止状
態になるとともに、バイアス源４の出力信号Ｐｃｎｔは
プルアップ用トランジスタ２８によりプルアップされ、
ＰＭＯＳトランジスタ８がオフするので、反転増幅器２
も動作停止状態になり消費電流は遮断される。バイアス
用スイッチ７においては、ＮＭＯＳトランジスタ１６，
１７がオン、プルダウン用トランジスタ２１，プルアッ
プ用トランジスタ２０がオン、ＰＭＯＳトランジスタ１
８，１９がオフとなって、反転増幅器２の入力信号Ｉｎ
３及び反転増幅器２の出力端子Ｏｕｔの電位はプルダウ
ン用トランジスタ２１によりＧＮＤレベルに固定され
る。もしサンプリングコンデンサ３の電極端子ＣＴ１に
接続する電極あるいはＮＭＯＳトランジスタ９のゲート
に不良があり電源と高抵抗で短絡している場合、または
ＰＭＯＳトランジスタ１８，１９のオフリークが通常よ
り多い場合は、電源からＧＮＤへリーク電流が流れるこ
とになる。反転増幅器２、バイアス源４は上述のように
動作停止状態となっているため通常は極めて微小な電源
電流しか流れないはずであるが、上記欠陥がある場合は
上記電源電流の値は容易に２〜３桁上昇する。
ストモード信号Ｔｅ１を高レベルに設定する。テストモ
ード信号Ｔｅ１が高レベルになると、ＮＭＯＳトランジ
スタ２７，２９がオフになりバイアス源４が動作停止状
態になるとともに、バイアス源４の出力信号Ｐｃｎｔは
プルアップ用トランジスタ２８によりプルアップされ、
ＰＭＯＳトランジスタ８がオフするので、反転増幅器２
も動作停止状態になり消費電流は遮断される。バイアス
用スイッチ７においては、ＮＭＯＳトランジスタ１６，
１７がオン、プルダウン用トランジスタ２１，プルアッ
プ用トランジスタ２０がオン、ＰＭＯＳトランジスタ１
８，１９がオフとなって、反転増幅器２の入力信号Ｉｎ
３及び反転増幅器２の出力端子Ｏｕｔの電位はプルダウ
ン用トランジスタ２１によりＧＮＤレベルに固定され
る。もしサンプリングコンデンサ３の電極端子ＣＴ１に
接続する電極あるいはＮＭＯＳトランジスタ９のゲート
に不良があり電源と高抵抗で短絡している場合、または
ＰＭＯＳトランジスタ１８，１９のオフリークが通常よ
り多い場合は、電源からＧＮＤへリーク電流が流れるこ
とになる。反転増幅器２、バイアス源４は上述のように
動作停止状態となっているため通常は極めて微小な電源
電流しか流れないはずであるが、上記欠陥がある場合は
上記電源電流の値は容易に２〜３桁上昇する。
【００３０】また、第２のテストモードのときには、第
２のテストモード信号Ｔｅ２を高レベルに設定する。図
２は、コンパレータ１の一部分についてこのときの状態
を示したものである。第２のテストモード信号Ｔｅ２が
高レベルになると、第１のテストモードのときと同様に
バイアス源４と反転増幅器２は動作停止状態になり消費
電流は遮断される。バイアス用スイッチ７においては、
ＰＭＯＳトランジスタ１８，１９がオン、プルダウン用
トランジスタ２１，プルアップ用トランジスタ２０がオ
ン、ＮＭＯＳトランジスタ１６，１７，２９がオフとな
って、反転増幅器２の入力信号Ｉｎ３及び反転増幅器２
の出力端子Ｏｕｔの電位はプルアップ用トランジスタ２
０により電源電位に固定される。サンプリングコンデン
サ３の電極端子ＣＴ１に接続する電極あるいはＮＭＯＳ
トランジスタ９のゲートに不良がありＲ１で示すように
ＧＮＤと高抵抗で短絡している場合、電源からＧＮＤへ
リーク電流Ｉ２が流れることになる。またはＮＭＯＳト
ランジスタ１６、１７のオフリークが通常より多い場合
は、電源からＧＮＤへリーク電流Ｉ１が流れることにな
る。第１のテストモードのときと同様に、反転増幅器
２、バイアス源４は動作停止状態となっているため通常
は極めて微小な電源電流しか流れないはずであるが、上
記欠陥がある場合は上記電源電流の値は容易に２〜３桁
上昇する。
２のテストモード信号Ｔｅ２を高レベルに設定する。図
２は、コンパレータ１の一部分についてこのときの状態
を示したものである。第２のテストモード信号Ｔｅ２が
高レベルになると、第１のテストモードのときと同様に
バイアス源４と反転増幅器２は動作停止状態になり消費
電流は遮断される。バイアス用スイッチ７においては、
ＰＭＯＳトランジスタ１８，１９がオン、プルダウン用
トランジスタ２１，プルアップ用トランジスタ２０がオ
ン、ＮＭＯＳトランジスタ１６，１７，２９がオフとな
って、反転増幅器２の入力信号Ｉｎ３及び反転増幅器２
の出力端子Ｏｕｔの電位はプルアップ用トランジスタ２
０により電源電位に固定される。サンプリングコンデン
サ３の電極端子ＣＴ１に接続する電極あるいはＮＭＯＳ
トランジスタ９のゲートに不良がありＲ１で示すように
ＧＮＤと高抵抗で短絡している場合、電源からＧＮＤへ
リーク電流Ｉ２が流れることになる。またはＮＭＯＳト
ランジスタ１６、１７のオフリークが通常より多い場合
は、電源からＧＮＤへリーク電流Ｉ１が流れることにな
る。第１のテストモードのときと同様に、反転増幅器
２、バイアス源４は動作停止状態となっているため通常
は極めて微小な電源電流しか流れないはずであるが、上
記欠陥がある場合は上記電源電流の値は容易に２〜３桁
上昇する。
【００３１】したがって、上記いずれの場合も、電源電
流の値を確認することによりリーク電流の有無を確認す
ることができ、フローティングノードを有するアナログ
回路部含む集積回路装置であっても、アナログ回路部の
良・不良の判定を短時間で行うことができる。
流の値を確認することによりリーク電流の有無を確認す
ることができ、フローティングノードを有するアナログ
回路部含む集積回路装置であっても、アナログ回路部の
良・不良の判定を短時間で行うことができる。
【００３２】
【発明の効果】以上説明した構成により、本発明の集積
回路装置は、動作中に電荷を保持する内部のフローティ
ングノード及びこのフローティングノードにつながるト
ランジスタ等の素子の微小リーク電流を、このフローテ
ィングノードを含む回路部の電気特性への影響を最小限
に抑制しながら、短時間で検出できるという効果が得ら
れる。
回路装置は、動作中に電荷を保持する内部のフローティ
ングノード及びこのフローティングノードにつながるト
ランジスタ等の素子の微小リーク電流を、このフローテ
ィングノードを含む回路部の電気特性への影響を最小限
に抑制しながら、短時間で検出できるという効果が得ら
れる。
【図１】本発明の一実施形態の集積回路装置に含まれる
コンパレータの主要部を示す回路図である。
コンパレータの主要部を示す回路図である。
【図２】本実施形態のコンパレータが、第２のテストモ
ードのときの状態を説明するための部分回路図である。
ードのときの状態を説明するための部分回路図である。
【図３】従来のコンパレータの一例を示す回路図であ
る。
る。
【図４】特開平９−１８０５００号公報に開示された半
導体記憶装置の一部をブロックで示した回路図である。
導体記憶装置の一部をブロックで示した回路図である。
１ コンパレータ
２ 反転増幅器
３ サンプリングコンデンサ
４ バイアス源
５ サンプリング用スイッチ
６ コンパレート用スイッチ
７ バイアス用スイッチ
８，１１，１３，１８，１９，２０，２６，２８ Ｐ
ＭＯＳトランジスタ ９，１０，１２，１６，１７，２１，２７，２９ Ｎ
ＭＯＳトランジスタ １４，１５，２５ インバータ ２２，２４ ＯＲゲート ２３ ＮＯＲゲート ３０ バイアス出力端子
ＭＯＳトランジスタ ９，１０，１２，１６，１７，２１，２７，２９ Ｎ
ＭＯＳトランジスタ １４，１５，２５ インバータ ２２，２４ ＯＲゲート ２３ ＮＯＲゲート ３０ バイアス出力端子
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/26
G01R 31/28 - 31/3185
Claims (5)
- 【請求項１】 第１の入力信号と第２の入力信号との比
較結果を出力する反転増幅器と、動作中に所定の電荷を
保持するフローティングノードと、前記反転増幅器の動
作点を設定するための一端が前記フローティングノード
に接続されたバイアス用スイッチを少なくとも含む比較
回路部を有し、前記バイアス用スイッチは 所定のテスト信号により前記
フローティングノードを所定の電位の電源に接続するス
イッチ手段を備えていることを特徴とする集積回路装
置。 - 【請求項２】 前記比較回路部が、第１の入力端子から
入力する前記第１の入力信号の電位を保持するサンプリ
ングコンデンサと、サンプリング動作時に前記第１の入
力端子を前記サンプリングコンデンサに接続するサンプ
リング用スイッチと、比較動作時に前記第２の入力信号
を入力する第２の入力端子を前記サンプリングコンデン
サに接続するコンパレート用スイッチと、前記反転増幅
器のバイアス源と、を更に含んで構成される請求項１記
載の集積回路装置。 - 【請求項３】 前記フローティングノードに、電荷を保
持する容量素子の一方の電極またはＭＯＳトランジスタ
のゲート電極の少なくとも一方が接続されている請求項
１又は２に記載の集積回路装置。 - 【請求項４】 前記スイッチ手段が、第１のテスト信号
によってフローティングノードを第１の電位の電源に接
続する第１のスイッチ回路と、第２のテスト信号によっ
て前記フローティングノードを前記第１の電位とは異な
る第２の電位の電源に接続する第２のスイッチ回路とを
少なくとも含む請求項１乃至３いずれか１項に記載の集
積回路装置。 - 【請求項５】 第１の電位の電源と第２の電位の電源が
駆動電源である請求項４記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36339299A JP3366307B2 (ja) | 1999-12-21 | 1999-12-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36339299A JP3366307B2 (ja) | 1999-12-21 | 1999-12-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001174529A JP2001174529A (ja) | 2001-06-29 |
| JP3366307B2 true JP3366307B2 (ja) | 2003-01-14 |
Family
ID=18479203
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36339299A Expired - Fee Related JP3366307B2 (ja) | 1999-12-21 | 1999-12-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366307B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5497311B2 (ja) * | 2009-03-11 | 2014-05-21 | 京セラディスプレイ株式会社 | 抵抗測定機能付ｉｃ、ｉｃ搭載パネルおよび抵抗測定方法 |
-
1999
- 1999-12-21 JP JP36339299A patent/JP3366307B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001174529A (ja) | 2001-06-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021001 |
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