JPH09270708A - ディジタル／アナログ変換器及び音声制御装置 - Google Patents
ディジタル／アナログ変換器及び音声制御装置Info
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- JPH09270708A JPH09270708A JP8078656A JP7865696A JPH09270708A JP H09270708 A JPH09270708 A JP H09270708A JP 8078656 A JP8078656 A JP 8078656A JP 7865696 A JP7865696 A JP 7865696A JP H09270708 A JPH09270708 A JP H09270708A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
- H03M1/742—Simultaneous conversion using current sources as quantisation value generators
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Reverberation, Karaoke And Other Acoustics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【課題】 演算増幅器の個数を減少させて、低コスト化
を図ったＡＤＭ方式又はデルタモジュレーション方式の
Ｄ／Ａ変換器を提供する。 【解決手段】 デルタモジュレーション方式のディジタ
ル信号が複数の伝送線より入力される。前記各伝送線に
前記ディジタル信号に応じて電流の方向を切り換える電
流切り換え器３、４を接続する。電流切り換え器３、４
の出力する電流Ｉ１、Ｉ２を合成器６で合成する。合成
された電流Ｉを積分器７で電圧Ｖに変換して出力する。
これにより、Ｄ／Ａ変換器は前記ディジタル信号をそれ
ぞれディジタル／アナログ変換して、それらを加算した
電圧Ｖを出力する。
を図ったＡＤＭ方式又はデルタモジュレーション方式の
Ｄ／Ａ変換器を提供する。 【解決手段】 デルタモジュレーション方式のディジタ
ル信号が複数の伝送線より入力される。前記各伝送線に
前記ディジタル信号に応じて電流の方向を切り換える電
流切り換え器３、４を接続する。電流切り換え器３、４
の出力する電流Ｉ１、Ｉ２を合成器６で合成する。合成
された電流Ｉを積分器７で電圧Ｖに変換して出力する。
これにより、Ｄ／Ａ変換器は前記ディジタル信号をそれ
ぞれディジタル／アナログ変換して、それらを加算した
電圧Ｖを出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、アダプティブデル
タモジュレーション（以下、「ＡＤＭ」という）方式又
はデルタモジュレーション方式のディジタル／アナログ
変換器（以下、「Ｄ／Ａ変換器」という）に関し、特に
複数の伝送線から信号が入力されるＤ／Ａ変換器に関す
る。
タモジュレーション（以下、「ＡＤＭ」という）方式又
はデルタモジュレーション方式のディジタル／アナログ
変換器（以下、「Ｄ／Ａ変換器」という）に関し、特に
複数の伝送線から信号が入力されるＤ／Ａ変換器に関す
る。
【０００２】
【従来の技術】従来のデルタモジュレーション方式のＤ
／Ａ変換器のブロック図を図３に示す。２つのディジタ
ル信号が入力されるＤ／Ａ変換器では、入力端子１、２
よりそれぞれ１ビットのディジタル信号が入力される。
このディジタル信号は、アナログ信号をデルタモジュレ
ーション方式で変換した信号である。入力端子１、２に
それぞれ電流切り換え器２０、２１が接続される。
／Ａ変換器のブロック図を図３に示す。２つのディジタ
ル信号が入力されるＤ／Ａ変換器では、入力端子１、２
よりそれぞれ１ビットのディジタル信号が入力される。
このディジタル信号は、アナログ信号をデルタモジュレ
ーション方式で変換した信号である。入力端子１、２に
それぞれ電流切り換え器２０、２１が接続される。
【０００３】電流切り換え器２０、２１は入力されたデ
ィジタル信号がハイレベルのとき、矢印Ａの方向に電流
Ｉ１、Ｉ２を流し、ローレベルのとき、矢印Ａと逆方向
に電流Ｉ１、Ｉ２を流す。電流Ｉ１、Ｉ２の大きさは予
め所定の値に設定され、等しくなっている。電流Ｉ１は
積分器２２に送られ、電圧Ｖ１に変換される。積分器２
２はキャパシタＣ１と演算増幅器２４から成り、その出
力電圧Ｖ１は電流Ｉ１を時間で積分した値となる。
ィジタル信号がハイレベルのとき、矢印Ａの方向に電流
Ｉ１、Ｉ２を流し、ローレベルのとき、矢印Ａと逆方向
に電流Ｉ１、Ｉ２を流す。電流Ｉ１、Ｉ２の大きさは予
め所定の値に設定され、等しくなっている。電流Ｉ１は
積分器２２に送られ、電圧Ｖ１に変換される。積分器２
２はキャパシタＣ１と演算増幅器２４から成り、その出
力電圧Ｖ１は電流Ｉ１を時間で積分した値となる。
【０００４】電流Ｉ２についても、同様に積分器２３に
送られて電圧Ｖ２に変換される。積分器２３もキャパシ
タＣ２と演算増幅器２５からなり、その出力電圧Ｖ２は
電流Ｉ２を時間で積分した値となる。電圧Ｖ１、Ｖ２は
電圧加算器２６で加算して電圧Ｖを出力端子９より出力
する。
送られて電圧Ｖ２に変換される。積分器２３もキャパシ
タＣ２と演算増幅器２５からなり、その出力電圧Ｖ２は
電流Ｉ２を時間で積分した値となる。電圧Ｖ１、Ｖ２は
電圧加算器２６で加算して電圧Ｖを出力端子９より出力
する。
【０００５】電圧加算器２６は抵抗Ｒ１〜Ｒ３と演算増
幅器２７から成り、その出力電圧Ｖは、Ｖ＝−Ｒ３（Ｖ
１／Ｒ１＋Ｖ２／Ｒ２）となる。特に、Ｒ１〜Ｒ３が皆
等しければ、Ｖ＝−（Ｖ１＋Ｖ２）となる。電流切り換
え器２０、２１は積分器２２、２３の逆相入力端子
（−）側に接続されているので、出力電圧Ｖは入力端子
１、２より入力されたディジタル信号と非反転となる。
このように、入力端子１、２より入力されたディジタル
信号はそれぞれ積分器２２、２３でアナログ信号の電圧
Ｖ１、Ｖ２に変換され、電圧加算器２６で加算されて電
圧Ｖとなり、出力される。
幅器２７から成り、その出力電圧Ｖは、Ｖ＝−Ｒ３（Ｖ
１／Ｒ１＋Ｖ２／Ｒ２）となる。特に、Ｒ１〜Ｒ３が皆
等しければ、Ｖ＝−（Ｖ１＋Ｖ２）となる。電流切り換
え器２０、２１は積分器２２、２３の逆相入力端子
（−）側に接続されているので、出力電圧Ｖは入力端子
１、２より入力されたディジタル信号と非反転となる。
このように、入力端子１、２より入力されたディジタル
信号はそれぞれ積分器２２、２３でアナログ信号の電圧
Ｖ１、Ｖ２に変換され、電圧加算器２６で加算されて電
圧Ｖとなり、出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
Ｄ／Ａ変換器では２つの積分器２２、２３と１つの電圧
加算器２６が必要となっているので、３つの演算増幅器
２４、２５、２７と２つのキャパシタＣ１、Ｃ２が必要
となり、コストが上昇していた。また、上記回路を集積
化して集積回路に内蔵する場合、端子数を少なくしよう
としても、キャパシタＣ１、Ｃ２のために４つの端子が
必要となり、端子数が多くなるという大きな欠点があっ
た。更に、入力するディジタル信号の伝送線数が増える
と、それに伴い、積分器数が増加していた。そのため、
コストが高くなり、キャパシタのための端子数が増えて
いた。
Ｄ／Ａ変換器では２つの積分器２２、２３と１つの電圧
加算器２６が必要となっているので、３つの演算増幅器
２４、２５、２７と２つのキャパシタＣ１、Ｃ２が必要
となり、コストが上昇していた。また、上記回路を集積
化して集積回路に内蔵する場合、端子数を少なくしよう
としても、キャパシタＣ１、Ｃ２のために４つの端子が
必要となり、端子数が多くなるという大きな欠点があっ
た。更に、入力するディジタル信号の伝送線数が増える
と、それに伴い、積分器数が増加していた。そのため、
コストが高くなり、キャパシタのための端子数が増えて
いた。
【０００７】本発明はこれらの課題を解決するもので、
演算増幅器の個数を減少させて、低コスト化を図ったＡ
ＤＭ方式又はデルタモジュレーション方式のＤ／Ａ変換
器を提供することを目的とする。
演算増幅器の個数を減少させて、低コスト化を図ったＡ
ＤＭ方式又はデルタモジュレーション方式のＤ／Ａ変換
器を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の構成では、デルタモジュレーション
方式のディジタル信号が複数の伝送線より入力され、前
記信号をそれぞれディジタル／アナログ変換して、それ
らを加算した電圧を出力するディジタル／アナログ変換
器において、前記各伝送線に前記ディジタル信号に応じ
て電流の方向を切り換える電流切り換え器を接続し、前
記電流切り換え器の出力する電流を合成器で合成し、そ
の合成された電流を積分器で電圧に変換して出力するよ
うにしている。
に、本発明の第１の構成では、デルタモジュレーション
方式のディジタル信号が複数の伝送線より入力され、前
記信号をそれぞれディジタル／アナログ変換して、それ
らを加算した電圧を出力するディジタル／アナログ変換
器において、前記各伝送線に前記ディジタル信号に応じ
て電流の方向を切り換える電流切り換え器を接続し、前
記電流切り換え器の出力する電流を合成器で合成し、そ
の合成された電流を積分器で電圧に変換して出力するよ
うにしている。
【０００９】このような構成では、１つの入力端子に入
力されたデルタモジュレーション方式のディジタル信号
によって電流切り換え器で電流の切り換えが行われる。
電流切り換え器は入力されたディジタル信号がハイレベ
ルのとき、正方向に所定の電流を流し、ディジタル信号
がローレベルのとき、逆に負方向に所定の電流を流す。
これらの電流は合成器に集められて合成される。合成さ
れた電流は積分器で時間で積分した値の電圧に変換され
て出力される。
力されたデルタモジュレーション方式のディジタル信号
によって電流切り換え器で電流の切り換えが行われる。
電流切り換え器は入力されたディジタル信号がハイレベ
ルのとき、正方向に所定の電流を流し、ディジタル信号
がローレベルのとき、逆に負方向に所定の電流を流す。
これらの電流は合成器に集められて合成される。合成さ
れた電流は積分器で時間で積分した値の電圧に変換され
て出力される。
【００１０】従来のように、各伝送線をアナログの電圧
に変換した後に、それらの電圧を電圧加算器で加算する
ディジタル／アナログ変換器と比較すると、本発明で
は、電圧加算器を不要とし、１つの積分器でディジタル
／アナログ変換することができるようになる。また、集
積化して集積回路とするとき、キャパシタ用の端子が少
なくて済む。入力される信号数が増加しても、１つの積
分器でアナログの電圧を出力しているので、キャパシタ
用の端子が増加しない。
に変換した後に、それらの電圧を電圧加算器で加算する
ディジタル／アナログ変換器と比較すると、本発明で
は、電圧加算器を不要とし、１つの積分器でディジタル
／アナログ変換することができるようになる。また、集
積化して集積回路とするとき、キャパシタ用の端子が少
なくて済む。入力される信号数が増加しても、１つの積
分器でアナログの電圧を出力しているので、キャパシタ
用の端子が増加しない。
【００１１】また、本発明の第２の構成では、上記第１
の構成において、前記ディジタル信号の少なくとも１つ
はアダプティブデルタモジュレーション方式のディジタ
ル信号であり、その信号の伝送線に接続された電流切り
換え器はアダプティブデルタモジュレーション方式のデ
ィジタル信号に基づき、出力する電流の方向と大きさを
制御するようにしている。
の構成において、前記ディジタル信号の少なくとも１つ
はアダプティブデルタモジュレーション方式のディジタ
ル信号であり、その信号の伝送線に接続された電流切り
換え器はアダプティブデルタモジュレーション方式のデ
ィジタル信号に基づき、出力する電流の方向と大きさを
制御するようにしている。
【００１２】このような構成によると、アダプティブデ
ルタモジュレーション方式又はデルタモジュレーション
方式の入力に対して、それぞれの方式に対応した電流切
り換え器が接続されている。アダプティブデルタモジュ
レーション方式の電流切り換え器は入力されるディジタ
ル信号に対して、電流の方向と大きさを可変して出力す
る。各電流切り換え器が出力する電流が合成器で合成さ
れ、積分器で電圧に変換されて出力される。このよう
に、アダプティブデルタモジュレーション方式とデルタ
モジュレーション方式のディジタル信号が入力されても
アナログ変換する。
ルタモジュレーション方式又はデルタモジュレーション
方式の入力に対して、それぞれの方式に対応した電流切
り換え器が接続されている。アダプティブデルタモジュ
レーション方式の電流切り換え器は入力されるディジタ
ル信号に対して、電流の方向と大きさを可変して出力す
る。各電流切り換え器が出力する電流が合成器で合成さ
れ、積分器で電圧に変換されて出力される。このよう
に、アダプティブデルタモジュレーション方式とデルタ
モジュレーション方式のディジタル信号が入力されても
アナログ変換する。
【００１３】また、本発明の第３の構成では、上記第１
の構成又は上記第２の構成ににおいて、全ての前記電流
切り換え器は１つの基準電流発生器に接続されており、
前記基準電流発生器が出力する基準電流によって前記電
流切り換え器の出力する電流を制御するようにしてい
る。
の構成又は上記第２の構成ににおいて、全ての前記電流
切り換え器は１つの基準電流発生器に接続されており、
前記基準電流発生器が出力する基準電流によって前記電
流切り換え器の出力する電流を制御するようにしてい
る。
【００１４】このような構成では、１つの基準電流発生
器が出力する基準電流値に基づき、電流切り換え器が出
力する電流値が制御される。もし基準電流値が大きくな
れば電流切り換え器が出力する電流が大きくなり、逆に
基準電流値が小さくなれば電流切り換え器が出力する電
流は小さくなる。
器が出力する基準電流値に基づき、電流切り換え器が出
力する電流値が制御される。もし基準電流値が大きくな
れば電流切り換え器が出力する電流が大きくなり、逆に
基準電流値が小さくなれば電流切り換え器が出力する電
流は小さくなる。
【００１５】電流切り換え器が出力する電流を合成器で
合成して、積分器に入力する。積分器は入力された電流
をアナログの電圧に変換する。出力される電圧は入力さ
れる電流値に比例して変化する。基準電流によって全て
の電流切り換え器が制御されているので、１つの基準電
流発生器が出力する基準電流を制御するだけで、出力電
圧を制御することができる。
合成して、積分器に入力する。積分器は入力された電流
をアナログの電圧に変換する。出力される電圧は入力さ
れる電流値に比例して変化する。基準電流によって全て
の電流切り換え器が制御されているので、１つの基準電
流発生器が出力する基準電流を制御するだけで、出力電
圧を制御することができる。
【００１６】また、本発明の第４の構成では、アナログ
信号をアダプティブデルタモジュレーション方式又はデ
ルタモジュレーション方式のアナログ／ディジタル変換
器でディジタル信号に変換して遅延手段に入力し、前記
遅延手段から異なる遅延時間で複数出力されたディジタ
ル信号を上記第１の構成又は上記第２の構成のディジタ
ル／アナログ変換器に入力してアナログ信号に変換する
ようにしている。
信号をアダプティブデルタモジュレーション方式又はデ
ルタモジュレーション方式のアナログ／ディジタル変換
器でディジタル信号に変換して遅延手段に入力し、前記
遅延手段から異なる遅延時間で複数出力されたディジタ
ル信号を上記第１の構成又は上記第２の構成のディジタ
ル／アナログ変換器に入力してアナログ信号に変換する
ようにしている。
【００１７】このような構成では、アナログ信号の音声
信号が、アダプティブデルタモジュレーション方式又は
デルタモジュレーションディジタル／アナログ変換器で
１ビットのディジタル信号に変換される。このディジタ
ル信号は遅延手段に入力される。遅延手段はディジタル
信号を複数に分離してそれぞれ異なる遅延時間で出力す
る。
信号が、アダプティブデルタモジュレーション方式又は
デルタモジュレーションディジタル／アナログ変換器で
１ビットのディジタル信号に変換される。このディジタ
ル信号は遅延手段に入力される。遅延手段はディジタル
信号を複数に分離してそれぞれ異なる遅延時間で出力す
る。
【００１８】遅延手段からの出力される複数の信号を上
記第１の構成又は上記第２の構成のディジタル／アナロ
グ変換器に入力する。ディジタル／アナログ変換器は各
信号を合成し、アナログの電圧に変換して出力する。こ
のように、ディジタル信号に変換された音声信号は異な
る遅延時間で分離され、ディジタル／アナログ変換器で
合成されて出力される。これにより、音声信号にエコー
のような残響効果が付加される。
記第１の構成又は上記第２の構成のディジタル／アナロ
グ変換器に入力する。ディジタル／アナログ変換器は各
信号を合成し、アナログの電圧に変換して出力する。こ
のように、ディジタル信号に変換された音声信号は異な
る遅延時間で分離され、ディジタル／アナログ変換器で
合成されて出力される。これにより、音声信号にエコー
のような残響効果が付加される。
【００１９】
＜第１の実施形態＞本発明の第１の実施形態を図１を用
いて説明する。図１は本実施形態のＤ／Ａ変換器のブロ
ック図である。尚、図１において上記従来例で説明した
Ｄ／Ａ変換器（図３）と同一の部分については同一の符
号を付し、説明を省略する。入力端子１、２よりそれぞ
れ１ビットのＡＤＭ方式又はデルタモジュレーション方
式のディジタル信号が入力される。入力端子１、２のそ
れぞれに電流切り換え器３、４が接続されている。
いて説明する。図１は本実施形態のＤ／Ａ変換器のブロ
ック図である。尚、図１において上記従来例で説明した
Ｄ／Ａ変換器（図３）と同一の部分については同一の符
号を付し、説明を省略する。入力端子１、２よりそれぞ
れ１ビットのＡＤＭ方式又はデルタモジュレーション方
式のディジタル信号が入力される。入力端子１、２のそ
れぞれに電流切り換え器３、４が接続されている。
【００２０】入力端子１、２にデルタモジュレーション
方式のディジタル信号が入力される場合、電流切り換え
器３、４は入力されたディジタル信号がハイレベルのと
きに矢印Ｂの方向に所定の電流Ｉ１、Ｉ２を流す。逆に
ローレベルのときに矢印Ｂと逆方向に所定の電流Ｉ１、
Ｉ２を流す。電流Ｉ１、Ｉ２の大きさは予め設定された
所定の値で、各所定値は等しくなっている。また、入力
端子１、２にＡＤＭ方式の信号が入力される場合、電流
切り換え器３、４は電流方向の切り換えと、ステップサ
イズに基づき、電流値を可変するようになっている。
方式のディジタル信号が入力される場合、電流切り換え
器３、４は入力されたディジタル信号がハイレベルのと
きに矢印Ｂの方向に所定の電流Ｉ１、Ｉ２を流す。逆に
ローレベルのときに矢印Ｂと逆方向に所定の電流Ｉ１、
Ｉ２を流す。電流Ｉ１、Ｉ２の大きさは予め設定された
所定の値で、各所定値は等しくなっている。また、入力
端子１、２にＡＤＭ方式の信号が入力される場合、電流
切り換え器３、４は電流方向の切り換えと、ステップサ
イズに基づき、電流値を可変するようになっている。
【００２１】電流切り換え器３、４に基準電流発生器５
が接続されている。基準電流発生器５には可変抵抗ＶＲ
１が接続され、基準電流Ｉｒｅｆが可変する。電流切り
換え器３、４が出力する電流Ｉ１、Ｉ２の大きさは基準
電流Ｉｒｅｆによって制御されている。基準電流Ｉｒｅ
ｆが大きければ、電流Ｉ１、Ｉ２も大きくなり、逆に基
準電流Ｉｒｅｆが小さくなれば電流Ｉ１、Ｉ２は小さく
なる。この電流Ｉ１、Ｉ２は電流合成器６で合成され、
電流Ｉとなる。電流合成器６は、例えば電流Ｉ１、Ｉ２
のラインを単純に接続しているだけである。
が接続されている。基準電流発生器５には可変抵抗ＶＲ
１が接続され、基準電流Ｉｒｅｆが可変する。電流切り
換え器３、４が出力する電流Ｉ１、Ｉ２の大きさは基準
電流Ｉｒｅｆによって制御されている。基準電流Ｉｒｅ
ｆが大きければ、電流Ｉ１、Ｉ２も大きくなり、逆に基
準電流Ｉｒｅｆが小さくなれば電流Ｉ１、Ｉ２は小さく
なる。この電流Ｉ１、Ｉ２は電流合成器６で合成され、
電流Ｉとなる。電流合成器６は、例えば電流Ｉ１、Ｉ２
のラインを単純に接続しているだけである。
【００２２】電流Ｉは積分器７に送られる。積分器７は
入力された電流Ｉを時間で積分して電圧Ｖに変換する。
積分器７はキャパシタＣと演算増幅器８から成る。２つ
の入力端子１、２から入力されたディジタル信号は基準
電流Ｉｒｅｆを制御することにより、従来のＤ／Ａ変換
器（図３）と同一の電圧Ｖが出力される。また、基準電
流Ｉｒｅｆを制御することにより出力電圧Ｖの増幅度を
可変する。
入力された電流Ｉを時間で積分して電圧Ｖに変換する。
積分器７はキャパシタＣと演算増幅器８から成る。２つ
の入力端子１、２から入力されたディジタル信号は基準
電流Ｉｒｅｆを制御することにより、従来のＤ／Ａ変換
器（図３）と同一の電圧Ｖが出力される。また、基準電
流Ｉｒｅｆを制御することにより出力電圧Ｖの増幅度を
可変する。
【００２３】従来のＤ／Ａ変換器（図３）では、３つの
演算増幅器２４、２５、２７が必要であるが、本実施形
態では、演算増幅器８は１つだけであるので低コストに
なる。別の言い方をすると、本実施形態では、従来のＤ
／Ａ変換器（図３）と比べて、１つの積分器２２又は２
３と１つの電圧加算器２６が省略されている。
演算増幅器２４、２５、２７が必要であるが、本実施形
態では、演算増幅器８は１つだけであるので低コストに
なる。別の言い方をすると、本実施形態では、従来のＤ
／Ａ変換器（図３）と比べて、１つの積分器２２又は２
３と１つの電圧加算器２６が省略されている。
【００２４】このように、部品の個数が少なくなり、低
コストとなる。また、集積化して集積回路とするとき、
従来のＤ／Ａ変換器（図３）では、２つのキャパシタＣ
１、Ｃ２があるため、キャパシタＣ１、Ｃ２のための端
子が４つ必要であるが、本実施形態ではキャパシタＣが
１つであるので、キャパシタＣのための端子が２つに減
少する。
コストとなる。また、集積化して集積回路とするとき、
従来のＤ／Ａ変換器（図３）では、２つのキャパシタＣ
１、Ｃ２があるため、キャパシタＣ１、Ｃ２のための端
子が４つ必要であるが、本実施形態ではキャパシタＣが
１つであるので、キャパシタＣのための端子が２つに減
少する。
【００２５】尚、本実施形態では入力端子１、２は２つ
だけであるが、入力端子数を３つ以上にしてもよい。こ
のとき、それぞれの入力端子に電流切り換え器を接続
し、それらの電流切り換え器に基準電流Ｉｒｅｆを入力
するようにし、各電流切り換え器が出力する電流を電流
合成器６で合成する。そして、積分器７でアナログの電
圧Ｖを出力する。これにより、簡単に入力端子数を増や
すことができる。
だけであるが、入力端子数を３つ以上にしてもよい。こ
のとき、それぞれの入力端子に電流切り換え器を接続
し、それらの電流切り換え器に基準電流Ｉｒｅｆを入力
するようにし、各電流切り換え器が出力する電流を電流
合成器６で合成する。そして、積分器７でアナログの電
圧Ｖを出力する。これにより、簡単に入力端子数を増や
すことができる。
【００２６】入力端子数が増えても、使用される積分器
７は１つだけなので、演算増幅器の個数やキャパシタに
必要な端子数に変化はない。一方、従来のＤ／Ａ変換器
（図３）では、各入力端子１、２に積分器２２、２３が
接続されているので、入力端子数が増えると、使用する
演算増幅器の数が増えてコストが高くなる。また、集積
化したときに、集積回路ではキャパシタ用の端子が益々
増えてしまう。
７は１つだけなので、演算増幅器の個数やキャパシタに
必要な端子数に変化はない。一方、従来のＤ／Ａ変換器
（図３）では、各入力端子１、２に積分器２２、２３が
接続されているので、入力端子数が増えると、使用する
演算増幅器の数が増えてコストが高くなる。また、集積
化したときに、集積回路ではキャパシタ用の端子が益々
増えてしまう。
【００２７】また、電流切り換え器３、４に入力される
ＡＤＭ方式又はデルタモジュレーション方式のディジタ
ル信号のサンプリング周期が互いに異なっていても、そ
れぞれの電流Ｉ１、Ｉ２を合成して積分器７で電圧Ｖに
変換しているので問題がない。そのため、サンプリング
周波数が異なる信号が入力できる。入力されるディジタ
ル信号が非同期であってもよい。更に、入力端子１、２
のいずれかにＡＤＭ方式の信号を入力し、他方にデルタ
モジュレーション方式の信号が入力される場合でも、電
流切り換え器３、４が入力される信号の方式に対応して
いれば、ディジタル信号をアナログ信号に合成して変換
する。
ＡＤＭ方式又はデルタモジュレーション方式のディジタ
ル信号のサンプリング周期が互いに異なっていても、そ
れぞれの電流Ｉ１、Ｉ２を合成して積分器７で電圧Ｖに
変換しているので問題がない。そのため、サンプリング
周波数が異なる信号が入力できる。入力されるディジタ
ル信号が非同期であってもよい。更に、入力端子１、２
のいずれかにＡＤＭ方式の信号を入力し、他方にデルタ
モジュレーション方式の信号が入力される場合でも、電
流切り換え器３、４が入力される信号の方式に対応して
いれば、ディジタル信号をアナログ信号に合成して変換
する。
【００２８】＜第２の実施形態＞本発明の第２の実施形
態を図２を用いて説明する。尚、図２において図１と同
一の部分については同一の符号を付し、説明を省略す
る。本実施形態は本発明のＤ／Ａ変換器を使用した、音
声リバーブ回路である。音声リバーブ回路は入力された
音声信号にエコーのような残響効果を付加するので、例
えばカラオケ装置等に用いられる。
態を図２を用いて説明する。尚、図２において図１と同
一の部分については同一の符号を付し、説明を省略す
る。本実施形態は本発明のＤ／Ａ変換器を使用した、音
声リバーブ回路である。音声リバーブ回路は入力された
音声信号にエコーのような残響効果を付加するので、例
えばカラオケ装置等に用いられる。
【００２９】アナログの音声信号Ｖｉｎが入力端子１５
より入力されると、ＡＤＭ方式のＡ／Ｄ変換器１０はＡ
ＤＭ方式の１ビットのディジタル信号に変換する。この
ディジタル信号はメモリ回路１１に入力される。メモリ
回路１１は遅延回路、遅延線のように動作して、入力さ
れたディジタル信号を遅らさせて接続点１２、１３より
分離して出力する。
より入力されると、ＡＤＭ方式のＡ／Ｄ変換器１０はＡ
ＤＭ方式の１ビットのディジタル信号に変換する。この
ディジタル信号はメモリ回路１１に入力される。メモリ
回路１１は遅延回路、遅延線のように動作して、入力さ
れたディジタル信号を遅らさせて接続点１２、１３より
分離して出力する。
【００３０】このとき、入力された信号は接続点１２、
１３に同時に出力されるのではなく、異なる遅延時間で
出力される。例えば、接続点１２から出力される信号の
遅延時間は接続点１３から出力される信号の遅延時間の
２／３倍とする。それぞれの信号は電流切り換え器３、
４でＡＤＭ方式に対応した電流Ｉ１、Ｉ２の切り換えが
行われる。
１３に同時に出力されるのではなく、異なる遅延時間で
出力される。例えば、接続点１２から出力される信号の
遅延時間は接続点１３から出力される信号の遅延時間の
２／３倍とする。それぞれの信号は電流切り換え器３、
４でＡＤＭ方式に対応した電流Ｉ１、Ｉ２の切り換えが
行われる。
【００３１】電流Ｉ１、Ｉ２は電流合成器６で合成して
電流Ｉとし、積分器７に入力する。積分器７は入力され
た電流Ｉをアナログ信号の電圧Ｖに変換して出力端子１
６から出力する。そして、この出力電圧Ｖを帰還用の可
変抵抗ＶＲ２を介して電圧加算器１４で入力信号Ｖｉｎ
と合成する。
電流Ｉとし、積分器７に入力する。積分器７は入力され
た電流Ｉをアナログ信号の電圧Ｖに変換して出力端子１
６から出力する。そして、この出力電圧Ｖを帰還用の可
変抵抗ＶＲ２を介して電圧加算器１４で入力信号Ｖｉｎ
と合成する。
【００３２】これにより、出力電圧Ｖは可変抵抗ＶＲ２
で減衰されて、電圧加算器１４で入力信号Ｖｉｎと重ね
合わされ、再び上記変換が行われる。ここで、可変抵抗
ＶＲ１はリバーブレベルとなっている。可変抵抗ＶＲ１
を可変し、例えば、基準電流Ｉｒｅｆを増やして、電流
切り換え器３、４の電流Ｉ１、Ｉ２を大きくすると、遅
延させた信号の電圧Ｖが大きくなり、残響効果が大きく
なる。
で減衰されて、電圧加算器１４で入力信号Ｖｉｎと重ね
合わされ、再び上記変換が行われる。ここで、可変抵抗
ＶＲ１はリバーブレベルとなっている。可変抵抗ＶＲ１
を可変し、例えば、基準電流Ｉｒｅｆを増やして、電流
切り換え器３、４の電流Ｉ１、Ｉ２を大きくすると、遅
延させた信号の電圧Ｖが大きくなり、残響効果が大きく
なる。
【００３３】一方、可変抵抗ＶＲ２で帰還する電圧Ｖの
減衰度が制御されている。減衰度が小さいと、入力電圧
Ｖｉｎと加算器１４で加算したときに占める電圧Ｖが増
え、メモリ回路１１で遅延される信号が増える。そのた
め、帰還する信号が増え、再び帰還する信号が増える。
これにより、残響時間が長くなる。逆に、可変抵抗ＶＲ
２で電圧Ｖの減衰度を大きくすると、当然、残響時間が
短くなる。
減衰度が制御されている。減衰度が小さいと、入力電圧
Ｖｉｎと加算器１４で加算したときに占める電圧Ｖが増
え、メモリ回路１１で遅延される信号が増える。そのた
め、帰還する信号が増え、再び帰還する信号が増える。
これにより、残響時間が長くなる。逆に、可変抵抗ＶＲ
２で電圧Ｖの減衰度を大きくすると、当然、残響時間が
短くなる。
【００３４】このように、適切な残響状態が設定できる
ので、本実施形態の音声リバーブ回路をカラオケ装置等
に組み込むことにより、豊かな残響効果が得られる。
尚、メモリ回路１１から出力される信号を３つ以上であ
っても、上記第１の実施形態で説明したようにＤ／Ａ変
換器（図１）に入力される信号数を増やして、アナログ
信号に変換することが可能である。
ので、本実施形態の音声リバーブ回路をカラオケ装置等
に組み込むことにより、豊かな残響効果が得られる。
尚、メモリ回路１１から出力される信号を３つ以上であ
っても、上記第１の実施形態で説明したようにＤ／Ａ変
換器（図１）に入力される信号数を増やして、アナログ
信号に変換することが可能である。
【００３５】また、カラオケ装置には、音声リバーブ回
路とは別にキーコントロールのためのピッチシフト装置
が備え付けられることもある。このピッチシフト装置
は、例えば、一旦、アナログ信号を所定のサンプリング
周期でＡＤＭ方式又はデルタモジュレーション方式のＡ
／Ｄ変換器でディジタル信号に変換してリングバッファ
に格納する。
路とは別にキーコントロールのためのピッチシフト装置
が備え付けられることもある。このピッチシフト装置
は、例えば、一旦、アナログ信号を所定のサンプリング
周期でＡＤＭ方式又はデルタモジュレーション方式のＡ
／Ｄ変換器でディジタル信号に変換してリングバッファ
に格納する。
【００３６】それを特定の周期で読み出し、ディジタル
／アナログ変換器でアナログ信号に変換する。読み出し
の周期を速くすることでピッチが上昇し、逆に読み込み
の周期が遅くすることでピッチが下降する。このように
して、キーコントロールが行われる。このようなピッチ
シフト装置では、まず、アナログの入力信号がＡ／Ｄ変
換器でディジタル信号に変換されるので、それを利用し
て、本実施形態の音声リバーブ回路をピッチシフト装置
に組み込んで集積化すると音声制御装置として効果的で
ある。
／アナログ変換器でアナログ信号に変換する。読み出し
の周期を速くすることでピッチが上昇し、逆に読み込み
の周期が遅くすることでピッチが下降する。このように
して、キーコントロールが行われる。このようなピッチ
シフト装置では、まず、アナログの入力信号がＡ／Ｄ変
換器でディジタル信号に変換されるので、それを利用し
て、本実施形態の音声リバーブ回路をピッチシフト装置
に組み込んで集積化すると音声制御装置として効果的で
ある。
【００３７】
＜請求項１の効果＞電流切り換え器が出力する電流を合
成器で合成し、その合成した電流を１つの積分器で電圧
に変換するので、従来のディジタル／アナログ変換器と
比較して、電圧加算器が不要となっている。更に、積分
器も１つだけになり、低コストになる。また、集積化し
て集積回路とする場合、積分器のキャパシタのために必
要な端子数が減少するので、集積化しやすい。
成器で合成し、その合成した電流を１つの積分器で電圧
に変換するので、従来のディジタル／アナログ変換器と
比較して、電圧加算器が不要となっている。更に、積分
器も１つだけになり、低コストになる。また、集積化し
て集積回路とする場合、積分器のキャパシタのために必
要な端子数が減少するので、集積化しやすい。
【００３８】＜請求項２の効果＞デルタモジュレーショ
ン方式のディジタル信号でも、アダプティブデルタモジ
ュレーション方式のディジタル信号でも、両方式の信号
が入力される場合でも、アナログ信号に変換することが
できる。また、入力される信号は同期していなくてもよ
いので、サンプリングの周期が異なる信号が入力されて
もディジタル／アナログ変換する。
ン方式のディジタル信号でも、アダプティブデルタモジ
ュレーション方式のディジタル信号でも、両方式の信号
が入力される場合でも、アナログ信号に変換することが
できる。また、入力される信号は同期していなくてもよ
いので、サンプリングの周期が異なる信号が入力されて
もディジタル／アナログ変換する。
【００３９】＜請求項３の効果＞基準電流発生器が出力
する基準電流は全ての電流切り換え器に送られ、その電
流切り換え器の出力する電流の大きさが制御されるの
で、その出力電流を合成し、積分器で変換されたアナロ
グ信号の電圧も制御される。このように、基準電流発生
器を適切に調節することで、簡単に出力電圧の増幅度を
変更することができる。
する基準電流は全ての電流切り換え器に送られ、その電
流切り換え器の出力する電流の大きさが制御されるの
で、その出力電流を合成し、積分器で変換されたアナロ
グ信号の電圧も制御される。このように、基準電流発生
器を適切に調節することで、簡単に出力電圧の増幅度を
変更することができる。
【００４０】＜請求項４の効果＞アナログ信号はディジ
タル／アナログ変換器でディジタル信号に変更される。
ディジタル信号は遅延手段で遅延時間がずらされて複数
出力され、ディジタル／アナログ変換器に入力される。
ディジタル／アナログ変換器はタイミングがずらされた
複数の信号を合成してアナログ信号に変換して出力す
る。これにより、音声信号に残響効果が付加されるよう
になる。
タル／アナログ変換器でディジタル信号に変更される。
ディジタル信号は遅延手段で遅延時間がずらされて複数
出力され、ディジタル／アナログ変換器に入力される。
ディジタル／アナログ変換器はタイミングがずらされた
複数の信号を合成してアナログ信号に変換して出力す
る。これにより、音声信号に残響効果が付加されるよう
になる。
【図１】 本発明の第１の実施形態のＤ／Ａ変換器のブ
ロック図。
ロック図。
【図２】 本発明の第２の実施形態の音声リバーブ回路
のブロック図。
のブロック図。
【図３】 従来のＤ／Ａ変換器のブロック図。
３ 電流切り換え器 ４ 電流切り換え器 ５ 基準電流発生器 ６ 電流合成器 ７ 積分器 ８ 演算増幅器 １０ ＡＤＭ方式のＡ／Ｄ変換器 １１ メモリ回路 １４ 電圧加算器 Ｃ キャパシタ ＶＲ１ 可変抵抗 ＶＲ２ 可変抵抗
Claims (4)
- 【請求項１】 デルタモジュレーション方式のディジタ
ル信号が複数の伝送線より入力され、前記信号をそれぞ
れディジタル／アナログ変換して、それらを加算した電
圧を出力するディジタル／アナログ変換器において、 前記各伝送線に前記ディジタル信号に応じて電流の方向
を切り換える電流切り換え器を接続し、前記電流切り換
え器の出力する電流を合成器で合成し、その合成された
電流を積分器で電圧に変換して出力することを特徴とす
るディジタル／アナログ変換器。 - 【請求項２】 前記ディジタル信号の少なくとも１つは
アダプティブデルタモジュレーション方式のディジタル
信号であり、その信号の伝送線に接続された電流切り換
え器はアダプティブデルタモジュレーション方式のディ
ジタル信号に基づき、出力する電流の方向と大きさを制
御することを特徴とする請求項１に記載のディジタル／
アナログ変換器。 - 【請求項３】 全ての前記電流切り換え器は１つの基準
電流発生器に接続されており、前記基準電流発生器が出
力する基準電流によって前記電流切り換え器の出力する
電流を制御することを特徴とする請求項１又は請求項２
に記載のディジタル／アナログ変換器。 - 【請求項４】 アナログ信号をアダプティブデルタモジ
ュレーション方式又はデルタモジュレーション方式のア
ナログ／ディジタル変換器でディジタル信号に変換して
遅延手段に入力し、前記遅延手段から異なる遅延時間で
複数出力されたディジタル信号を請求項１又は請求項２
に記載のディジタル／アナログ変換器に入力してアナロ
グ信号に変換するようにしたことを特徴とする音声制御
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8078656A JPH09270708A (ja) | 1996-04-01 | 1996-04-01 | ディジタル／アナログ変換器及び音声制御装置 |
| US08/831,312 US5889484A (en) | 1996-04-01 | 1997-04-01 | Digital-to-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8078656A JPH09270708A (ja) | 1996-04-01 | 1996-04-01 | ディジタル／アナログ変換器及び音声制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09270708A true JPH09270708A (ja) | 1997-10-14 |
Family
ID=13667913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8078656A Pending JPH09270708A (ja) | 1996-04-01 | 1996-04-01 | ディジタル／アナログ変換器及び音声制御装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5889484A (ja) |
| JP (1) | JPH09270708A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180010602A (ko) * | 2016-07-21 | 2018-01-31 | 포항공과대학교 산학협력단 | 스마트폰용 센서 데이터 획득장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7167557B2 (en) * | 2001-01-19 | 2007-01-23 | Intersil Americas Inc. | Subscriber line interface circuit (SLIC) including a transient output current limit circuit and related method |
| US7903011B2 (en) * | 2006-09-13 | 2011-03-08 | Honeywell International Inc. | Differential current-mode translator in a sigma-delta digital-to-analog converter |
| US7956782B2 (en) * | 2009-06-11 | 2011-06-07 | Honeywell International Inc. | Current-mode sigma-delta digital-to-analog converter |
| US8493251B2 (en) * | 2011-07-28 | 2013-07-23 | Fujitsu Semiconductor Limited | Self-calibrated DAC with reduced glitch mapping |
| RU2622623C1 (ru) * | 2015-12-24 | 2017-06-16 | Общество с ограниченной ответственностью "ЭТАЛОН САУНД" | Способ цифроаналогового преобразования |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04208716A (ja) * | 1990-11-30 | 1992-07-30 | Yokogawa Hewlett Packard Ltd | ディジタル―アナログ変換回路 |
| JPH066229A (ja) * | 1992-06-23 | 1994-01-14 | Mitsubishi Electric Corp | Ｄ／ａ変換器 |
| US5243347A (en) * | 1992-09-28 | 1993-09-07 | Motorola, Inc. | Monotonic current/resistor digital-to-analog converter and method of operation |
-
1996
- 1996-04-01 JP JP8078656A patent/JPH09270708A/ja active Pending
-
1997
- 1997-04-01 US US08/831,312 patent/US5889484A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180010602A (ko) * | 2016-07-21 | 2018-01-31 | 포항공과대학교 산학협력단 | 스마트폰용 센서 데이터 획득장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5889484A (en) | 1999-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040302 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040428 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |