JP2842426B2 - アクティブマトリクス型液晶表示装置およびその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置およびその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クス型液晶表示装置およびその製造方法に関し、特に薄
膜トランジスタをスイッチング素子としたアクティブマ
トリクス型液晶表示装置およびその製造方法に関する。
クス型液晶表示装置およびその製造方法に関し、特に薄
膜トランジスタをスイッチング素子としたアクティブマ
トリクス型液晶表示装置およびその製造方法に関する。
【０００２】
【従来の技術】非結晶シリコンや多結晶シリコン、Ｃｄ
Ｓｅ等の半導体膜を用いた薄膜トランジスタは、アクテ
ィブマトリクス駆動型表示装置のスイッチング素子とし
て注目されている。
Ｓｅ等の半導体膜を用いた薄膜トランジスタは、アクテ
ィブマトリクス駆動型表示装置のスイッチング素子とし
て注目されている。
【０００３】図９，図１０は従来の薄膜トランジスタを
スイッチング素子としたアクティブマトリクス基板回路
の一部を製造工程順に示している。なお、それぞれの図
の（ａ）は平面図を、同じく（ｂ）は、（ａ）における
線分Ａ−Ａ′の断面図を示している。
スイッチング素子としたアクティブマトリクス基板回路
の一部を製造工程順に示している。なお、それぞれの図
の（ａ）は平面図を、同じく（ｂ）は、（ａ）における
線分Ａ−Ａ′の断面図を示している。
【０００４】図９は第１の工程を示してあり、絶縁基板
１０１上にスパッタリングによって成膜された酸化イン
ジウム錫（以下ＩＴＯ）等の透明導電膜１０３を、フォ
トリソグラフィ工程とウエットまたはドライエッチング
により、ドレイン電極１、ドレイン電極に接続されたド
レインバスライン２、ソース電極３、ソース電極に接続
された画素電極４の形状にパターニングする。１０５は
パターニングのためのフォトレジストである。
１０１上にスパッタリングによって成膜された酸化イン
ジウム錫（以下ＩＴＯ）等の透明導電膜１０３を、フォ
トリソグラフィ工程とウエットまたはドライエッチング
により、ドレイン電極１、ドレイン電極に接続されたド
レインバスライン２、ソース電極３、ソース電極に接続
された画素電極４の形状にパターニングする。１０５は
パターニングのためのフォトレジストである。
【０００５】図１０は第２の工程を示してあり、第１の
工程を終了した基板上にプラズマＣＶＤ法（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって
成膜された非結晶シリコン（以下ａ−Ｓｉ）等の半導体
膜１０６、窒化シリコン（以下ＳｉＮ）等の絶縁膜１０
７およびスパッタリングによって成膜されたクロム（以
下Ｃｒ）等の低抵抗金属膜１０４′を、フォトリソグラ
フィ工程とウェットおよびドライエッチングにより、ゲ
ート電極６、ゲート電極に接続されたゲートバスライン
７の形状およびゲート電極およびゲートバスラインと同
形状のアイランド８の形状にパターニングする。なお、
この種のアクティブマトリクス型液晶表示装置に関する
ものとしては、例えば特許第２５０１４１１号を挙げる
ことができる。
工程を終了した基板上にプラズマＣＶＤ法（Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）によって
成膜された非結晶シリコン（以下ａ−Ｓｉ）等の半導体
膜１０６、窒化シリコン（以下ＳｉＮ）等の絶縁膜１０
７およびスパッタリングによって成膜されたクロム（以
下Ｃｒ）等の低抵抗金属膜１０４′を、フォトリソグラ
フィ工程とウェットおよびドライエッチングにより、ゲ
ート電極６、ゲート電極に接続されたゲートバスライン
７の形状およびゲート電極およびゲートバスラインと同
形状のアイランド８の形状にパターニングする。なお、
この種のアクティブマトリクス型液晶表示装置に関する
ものとしては、例えば特許第２５０１４１１号を挙げる
ことができる。
【０００６】
【発明が解決しようとする課題】問題点は、図９，１０
（特許２５０１４１１）の公知例の場合、大画面化およ
び高精細化が不可能なことである。その理由は前記公知
例では画素電極とドレインバスライン形成のフォトリソ
グラフィを１回で行うため、ドレインバスラインを金属
膜より数十倍抵抗の高いＩＴＯ（ＩＴＯ／Ｃｒで約２０
倍の体積抵抗）のような透明導電膜で形成しなければな
らないためである。
（特許２５０１４１１）の公知例の場合、大画面化およ
び高精細化が不可能なことである。その理由は前記公知
例では画素電極とドレインバスライン形成のフォトリソ
グラフィを１回で行うため、ドレインバスラインを金属
膜より数十倍抵抗の高いＩＴＯ（ＩＴＯ／Ｃｒで約２０
倍の体積抵抗）のような透明導電膜で形成しなければな
らないためである。
【０００７】これはドレインバスラインの上または下に
低抵抗金属膜での裏打ちをすることにより改善できる
が、バスラインの裏打ちを行うためには１回以上のフォ
トリソグラフィ工程が必要となる。フォトリソグラフィ
の回数が増加すると、単に間接部材使用量の増加、装置
使用工数の増加だけではなく、歩留まりの低下も起こ
り、コストが大幅に引き上げられる。そのため、フォト
リソグララフィ回数の増加無しに配線抵抗を低下する必
要がある。
低抵抗金属膜での裏打ちをすることにより改善できる
が、バスラインの裏打ちを行うためには１回以上のフォ
トリソグラフィ工程が必要となる。フォトリソグラフィ
の回数が増加すると、単に間接部材使用量の増加、装置
使用工数の増加だけではなく、歩留まりの低下も起こ
り、コストが大幅に引き上げられる。そのため、フォト
リソグララフィ回数の増加無しに配線抵抗を低下する必
要がある。
【０００８】本発明の目的は、薄膜トランジスタをスイ
ッチング素子としたアクティブマトリクス型表示装置の
製造において、フォトリソグララフィの工程数の増加無
しに配線抵抗を低下させることができる構造と製造方法
を提供することである。
ッチング素子としたアクティブマトリクス型表示装置の
製造において、フォトリソグララフィの工程数の増加無
しに配線抵抗を低下させることができる構造と製造方法
を提供することである。
【０００９】
【課題を解決するための手段】本発明のアクティブマト
リクス型液晶表示装置は薄膜トランジスタをスイッチン
グ素子としたアクティブマトリクス型液晶表示装置にお
いて、下層から透明導電膜（図１の１０３）と低抵抗金
属膜（図２の１０４）で形成されたドレイン電極（図１
の１）と前記ドレイン電極に接続されたドレインバスラ
イン（図１の２）とソース電極（図１の３）および前記
ソース電極に接続され多数の孔（図２の５）を有し低抵
抗金属膜のみ除去された画素電極（図２の４）を持ち、
その上にアイランド（図３の８）として、ゲート電極お
よび前記ゲート電極に接続されたゲートバスラインと同
一形状の半導体層（図３の１０６）および絶縁膜（図３
の１０７）をもち、その上に低抵抗金属（図３の１０
４′）で形成された、ゲート電極（図３の６）および前
記ゲート電極に接続されたゲートバスライン（図３の
７）を有するものである。
リクス型液晶表示装置は薄膜トランジスタをスイッチン
グ素子としたアクティブマトリクス型液晶表示装置にお
いて、下層から透明導電膜（図１の１０３）と低抵抗金
属膜（図２の１０４）で形成されたドレイン電極（図１
の１）と前記ドレイン電極に接続されたドレインバスラ
イン（図１の２）とソース電極（図１の３）および前記
ソース電極に接続され多数の孔（図２の５）を有し低抵
抗金属膜のみ除去された画素電極（図２の４）を持ち、
その上にアイランド（図３の８）として、ゲート電極お
よび前記ゲート電極に接続されたゲートバスラインと同
一形状の半導体層（図３の１０６）および絶縁膜（図３
の１０７）をもち、その上に低抵抗金属（図３の１０
４′）で形成された、ゲート電極（図３の６）および前
記ゲート電極に接続されたゲートバスライン（図３の
７）を有するものである。
【００１０】また、本発明のアクティブマトリクス型液
晶表示装置の製造方法は、絶縁基板（図１の１０１）上
に透明絶縁膜（図１の１０２）、透明導電膜（図１の１
０３）、低抵抗金属膜（図１の１０４）の順に成膜し、
パターニングによりドレイン電極（図１の１）、前記ド
レイン電極に接続されたドレインバスライン（図１の
２）、ソース電極（図１の３）および前記ソース電極に
接続され多数の孔（図１の５）を有する画素電極（図１
の４）を形成し、サイドエッチングにより画素電極（図
２の４）上の低抵抗金属膜のみを除去する工程と、前記
基板上にホスフィン（以下ＰＨ3 ）プラズマ処理および
半導体膜（図３の１０６）、絶縁膜（図３の１０７）、
低抵抗金属膜（図３の１０４′）の成膜を行い、パター
ニングによりゲート電極（図３の６）および前記ゲート
電極に接続されたゲートバスライン（図３の７）を形成
後、前記ゲート電極およびゲートバスラインと同形状の
アイランド（図３の８）を形成する工程とを有すること
を特徴とする。
晶表示装置の製造方法は、絶縁基板（図１の１０１）上
に透明絶縁膜（図１の１０２）、透明導電膜（図１の１
０３）、低抵抗金属膜（図１の１０４）の順に成膜し、
パターニングによりドレイン電極（図１の１）、前記ド
レイン電極に接続されたドレインバスライン（図１の
２）、ソース電極（図１の３）および前記ソース電極に
接続され多数の孔（図１の５）を有する画素電極（図１
の４）を形成し、サイドエッチングにより画素電極（図
２の４）上の低抵抗金属膜のみを除去する工程と、前記
基板上にホスフィン（以下ＰＨ3 ）プラズマ処理および
半導体膜（図３の１０６）、絶縁膜（図３の１０７）、
低抵抗金属膜（図３の１０４′）の成膜を行い、パター
ニングによりゲート電極（図３の６）および前記ゲート
電極に接続されたゲートバスライン（図３の７）を形成
後、前記ゲート電極およびゲートバスラインと同形状の
アイランド（図３の８）を形成する工程とを有すること
を特徴とする。
【００１１】また、本発明の他のアクティブマトリクス
型液晶表示装置は、薄膜トランジスタをスイッチング素
子としたアクティブマトリクス型液晶表示装置におい
て、低抵抗金属膜（図４の１０４′）で形成されたゲー
ト電極（図４の６）および前記ゲート電極と接続された
ゲートバスライン（図４の７）をもち、その上にアイラ
ンド（図５の８）として、少なくとも前記ゲート電極お
よび前記ゲートバスラインとドレインバスラインの交差
予定箇所を覆う形状の絶縁膜（図５の１０７）と半導体
膜（図５の１０６）およびコンタクト層（図５の１０
８）をもち、その上に下層から透明導電膜（図６の１０
３）と低抵抗金属膜（図６の１０４）で形成されたドレ
イン電極（図６の１）と前記ドレイン電極に接続された
ドレインバスライン（図６の２）とソース電極（図６の
３）および前記ソース電極に接続され多数の孔（図７の
５）を有し低抵抗金属膜のみを除去された画素電極（図
７の４）を有するものである。
型液晶表示装置は、薄膜トランジスタをスイッチング素
子としたアクティブマトリクス型液晶表示装置におい
て、低抵抗金属膜（図４の１０４′）で形成されたゲー
ト電極（図４の６）および前記ゲート電極と接続された
ゲートバスライン（図４の７）をもち、その上にアイラ
ンド（図５の８）として、少なくとも前記ゲート電極お
よび前記ゲートバスラインとドレインバスラインの交差
予定箇所を覆う形状の絶縁膜（図５の１０７）と半導体
膜（図５の１０６）およびコンタクト層（図５の１０
８）をもち、その上に下層から透明導電膜（図６の１０
３）と低抵抗金属膜（図６の１０４）で形成されたドレ
イン電極（図６の１）と前記ドレイン電極に接続された
ドレインバスライン（図６の２）とソース電極（図６の
３）および前記ソース電極に接続され多数の孔（図７の
５）を有し低抵抗金属膜のみを除去された画素電極（図
７の４）を有するものである。
【００１２】また、本発明の他のアクティブマトリクス
型液晶表示装置の製造方法は、絶縁基板上（図４の１０
１）に低抵抗金属膜（図４の１０４′）を成膜し、パタ
ーニングによりゲート電極（図４の６）および前記ゲー
ト電極に接続されたゲートバスライン（図４の２）を形
成する工程と、前記基板上に絶縁膜（図５の１０７）、
半導体膜（図５の１０６）、コンタクト層（図５の１０
８）を成膜し、パターニングにより少なくとも前記ゲー
ト電極およびゲートバスラインとドレインバスラインの
交差予定箇所を覆う形状のアイランド（図５の８）を形
成する工程と、前記基板上に透明導電膜（図６の１０
３）、低抵抗金属膜（図６の１０４）を成膜し、パター
ニングによりドレイン電極（図６の１）、前記ドレイン
電極に接続されたドレインバスライン（図６の２）、ソ
ース電極（図６の３）および前記ソース電極に接続され
多数の孔（図６の５）を有する画素電極（図６の４）を
形成し、サイドエッチングにより画素電極（図７の４）
上の低抵抗金属膜のみを除去し、チャネル部のコンタク
ト層を除去する工程とを有することを特徴とする。
型液晶表示装置の製造方法は、絶縁基板上（図４の１０
１）に低抵抗金属膜（図４の１０４′）を成膜し、パタ
ーニングによりゲート電極（図４の６）および前記ゲー
ト電極に接続されたゲートバスライン（図４の２）を形
成する工程と、前記基板上に絶縁膜（図５の１０７）、
半導体膜（図５の１０６）、コンタクト層（図５の１０
８）を成膜し、パターニングにより少なくとも前記ゲー
ト電極およびゲートバスラインとドレインバスラインの
交差予定箇所を覆う形状のアイランド（図５の８）を形
成する工程と、前記基板上に透明導電膜（図６の１０
３）、低抵抗金属膜（図６の１０４）を成膜し、パター
ニングによりドレイン電極（図６の１）、前記ドレイン
電極に接続されたドレインバスライン（図６の２）、ソ
ース電極（図６の３）および前記ソース電極に接続され
多数の孔（図６の５）を有する画素電極（図６の４）を
形成し、サイドエッチングにより画素電極（図７の４）
上の低抵抗金属膜のみを除去し、チャネル部のコンタク
ト層を除去する工程とを有することを特徴とする。
【００１３】ドレインバスラインおよび画素電極を形成
する際、下層から透明導電膜、低抵抗金属膜の２層構造
にし、画素電極に多数の孔を配列しておき、その部分か
らサイドエッチングにより画素電極上の低抵抗金属のみ
を除去することにより、低抵抗ドレインバスラインと透
明画素電極を１回のフォトリソグラフィ工程で形成可能
とする。このことにより、フォトリソグラフィ回数の増
加無しに配線抵抗を低下することが可能となり、大画面
の液晶表示装置にも対応可能となる。
する際、下層から透明導電膜、低抵抗金属膜の２層構造
にし、画素電極に多数の孔を配列しておき、その部分か
らサイドエッチングにより画素電極上の低抵抗金属のみ
を除去することにより、低抵抗ドレインバスラインと透
明画素電極を１回のフォトリソグラフィ工程で形成可能
とする。このことにより、フォトリソグラフィ回数の増
加無しに配線抵抗を低下することが可能となり、大画面
の液晶表示装置にも対応可能となる。
【００１４】
【発明の実施の形態】本発明の第１の実施の形態につい
て図１〜図３を参照にして説明する。本発明の第１の実
施形態による液晶表示装置は、薄膜トランジスタをスイ
ッチング素子とするものであって、透明絶縁膜１０２を
成膜した絶縁基板１０１上に下層から透明導電膜１０３
と低抵抗金属膜１０４で形成されたドレイン電極１とこ
のドレイン電極に接続されたドレインバスライン２とソ
ース電極３およびソース電極に接続され多数の孔５を有
し低抵抗金属膜のみ除去された画素電極４を持ち、その
上にアイランド８として、ゲート電極およひゲート電極
に接続されたゲートバスラインと同一形状の半導体層１
０６および絶縁膜１０７をもち、その上に低抵抗金属１
０４′で形成されたゲート電極６およびゲート電極に接
続されたゲートバスライン７を有している。
て図１〜図３を参照にして説明する。本発明の第１の実
施形態による液晶表示装置は、薄膜トランジスタをスイ
ッチング素子とするものであって、透明絶縁膜１０２を
成膜した絶縁基板１０１上に下層から透明導電膜１０３
と低抵抗金属膜１０４で形成されたドレイン電極１とこ
のドレイン電極に接続されたドレインバスライン２とソ
ース電極３およびソース電極に接続され多数の孔５を有
し低抵抗金属膜のみ除去された画素電極４を持ち、その
上にアイランド８として、ゲート電極およひゲート電極
に接続されたゲートバスラインと同一形状の半導体層１
０６および絶縁膜１０７をもち、その上に低抵抗金属１
０４′で形成されたゲート電極６およびゲート電極に接
続されたゲートバスライン７を有している。
【００１５】また、本発明による第１の液晶表示装置の
製造方法は、（１）絶縁基板１０１上に透明絶縁膜１０
２、透明導電膜１０３、低抵抗金属膜１０４の順に成膜
し、パターニングによりドレイン電極１、ドレイン電極
に接続されたドレインバスライン２、ソース電極３およ
びソース電極に接続され多数の孔５を有する画素電極４
を形成し、サイドエッチングにより画素電極上の低抵抗
金属膜のみを除去する工程と、（２）基板上ＰＨ3 プラ
ズマ処理および半導体膜１０６、絶縁膜１０７、低抵抗
金属膜１０４′の成膜を行い、パターニングによりゲー
ト電極６およびゲート電極に接続されたゲートバスライ
ン７を形成後、ゲート電極およびゲートバスラインと同
形状のアイランド８を形成する工程とでなっている。
製造方法は、（１）絶縁基板１０１上に透明絶縁膜１０
２、透明導電膜１０３、低抵抗金属膜１０４の順に成膜
し、パターニングによりドレイン電極１、ドレイン電極
に接続されたドレインバスライン２、ソース電極３およ
びソース電極に接続され多数の孔５を有する画素電極４
を形成し、サイドエッチングにより画素電極上の低抵抗
金属膜のみを除去する工程と、（２）基板上ＰＨ3 プラ
ズマ処理および半導体膜１０６、絶縁膜１０７、低抵抗
金属膜１０４′の成膜を行い、パターニングによりゲー
ト電極６およびゲート電極に接続されたゲートバスライ
ン７を形成後、ゲート電極およびゲートバスラインと同
形状のアイランド８を形成する工程とでなっている。
【００１６】本発明の第２の実施の形態について図４〜
図７を参照にして説明する。本発明による第２の液晶表
示装置は、薄膜トランジスタをスイッチング素子とする
ものであって、低抵抗金属膜１０４′で形成されたゲー
ト電極６およびゲート電極と接続されたゲートバスライ
ン７をもち、その上にアイランド８として、少なくとも
ゲート電極およびゲートバスラインとドレインバスライ
ンの交差予定箇所を覆う形状の絶縁膜１０７と半導体膜
１０６およびコンタクト層１０８をもち、その上に下層
から透明導電膜１０３と低抵抗金属膜１０４で形成され
たドレイン電極１とドレイン電極に接続されたドレイン
バスライン２とソース電極３およびソース電極に接続さ
れ多数の孔５を有し低抵抗金属膜のみを除去された画素
電極４を有している。
図７を参照にして説明する。本発明による第２の液晶表
示装置は、薄膜トランジスタをスイッチング素子とする
ものであって、低抵抗金属膜１０４′で形成されたゲー
ト電極６およびゲート電極と接続されたゲートバスライ
ン７をもち、その上にアイランド８として、少なくとも
ゲート電極およびゲートバスラインとドレインバスライ
ンの交差予定箇所を覆う形状の絶縁膜１０７と半導体膜
１０６およびコンタクト層１０８をもち、その上に下層
から透明導電膜１０３と低抵抗金属膜１０４で形成され
たドレイン電極１とドレイン電極に接続されたドレイン
バスライン２とソース電極３およびソース電極に接続さ
れ多数の孔５を有し低抵抗金属膜のみを除去された画素
電極４を有している。
【００１７】また、本発明による第２液晶表示装置の製
造方法は、（１）絶縁基板１０１上に低抵抗金属膜１０
４′を成膜し、パターニングによりゲート電極６および
ゲート電極に接続されたゲートバスライン２を形成する
工程と、（２）前記基板上に絶縁膜１０７、半導体膜１
０６、コンタクト層１０８を成膜し、パターニングによ
り少なくともゲート電極およびゲートバスラインとドレ
インバスラインの交差予定箇所を覆う形状のアイランド
８を形成する工程と、（３）前記基板上に透明導電膜１
０３、低抵抗金属膜１０４を成膜し、パターニングによ
りドレイン電極１、ドレイン電極に接続されたドレイン
バスライン２、ソース電極３およびソース電極に接続さ
れ多数の孔５を有する画素電極４を形成し、サイドエッ
チングにより画素電極４上の低抵抗金属膜のみを除去
し、チャネル部のコンタクト層を除去する工程とでなっ
ている。
造方法は、（１）絶縁基板１０１上に低抵抗金属膜１０
４′を成膜し、パターニングによりゲート電極６および
ゲート電極に接続されたゲートバスライン２を形成する
工程と、（２）前記基板上に絶縁膜１０７、半導体膜１
０６、コンタクト層１０８を成膜し、パターニングによ
り少なくともゲート電極およびゲートバスラインとドレ
インバスラインの交差予定箇所を覆う形状のアイランド
８を形成する工程と、（３）前記基板上に透明導電膜１
０３、低抵抗金属膜１０４を成膜し、パターニングによ
りドレイン電極１、ドレイン電極に接続されたドレイン
バスライン２、ソース電極３およびソース電極に接続さ
れ多数の孔５を有する画素電極４を形成し、サイドエッ
チングにより画素電極４上の低抵抗金属膜のみを除去
し、チャネル部のコンタクト層を除去する工程とでなっ
ている。
【００１８】次に第１の実施の形態の具体化した第１の
実施例を図１〜図３により説明する。図１〜図３は本発
明を適用した、薄膜トランジスタをスイッチング素子と
したアクティブマトリクス基板回路の一部を製造工程順
に示している。なお、それぞれの図の（ａ）は平面図
を、同じく（ｂ）は、（ａ）における線分Ａ−Ａ′の断
面図を示している。
実施例を図１〜図３により説明する。図１〜図３は本発
明を適用した、薄膜トランジスタをスイッチング素子と
したアクティブマトリクス基板回路の一部を製造工程順
に示している。なお、それぞれの図の（ａ）は平面図
を、同じく（ｂ）は、（ａ）における線分Ａ−Ａ′の断
面図を示している。
【００１９】図１は第１の工程を示してあり、ガラス基
板等の絶縁基板１０１に、スパッタリングによって酸化
シリコン（ＳｉＯ2 ）等の透明絶縁膜１０２（１００ｎ
ｍ）、ＩＴＯ等の透明導電膜１０３（５０ｎｍ）、Ｃｒ
等の低抵抗金属膜１０４（１５０ｎｍ）の順に成膜し、
フォトレジスト１０５を用いたフォトリソグラフィ工程
とＣｒドライエッチングおよびＩＴＯドライエッチング
によりドレイン電極１、ドレイン電極に接続されたドレ
インバスライン２、ソース電極３およびソース電極に接
続され３μｍおきに配置された１μｍ□の多数の孔５を
有する画素電極４を形成する。この多数の孔の間隔と口
径は、次に実施するサイドエッチング時に、画素電極上
のＣｒは除去し、ドレインバスライン上のＣｒはサイド
エッチングによりその配線抵抗に影響がでない程度とな
っている。次に図２の様にＣｒウエットエッチングによ
り１．５μｍのサイドエッチングを行い画素電極上のＣ
ｒのみの除去を行う。この時、画素電極上のフォトレジ
スト１０５はリフトオフされ除去される。また、ドレイ
ン電極等上のＣｒも１．５μｍの後退があるが問題はな
い。
板等の絶縁基板１０１に、スパッタリングによって酸化
シリコン（ＳｉＯ2 ）等の透明絶縁膜１０２（１００ｎ
ｍ）、ＩＴＯ等の透明導電膜１０３（５０ｎｍ）、Ｃｒ
等の低抵抗金属膜１０４（１５０ｎｍ）の順に成膜し、
フォトレジスト１０５を用いたフォトリソグラフィ工程
とＣｒドライエッチングおよびＩＴＯドライエッチング
によりドレイン電極１、ドレイン電極に接続されたドレ
インバスライン２、ソース電極３およびソース電極に接
続され３μｍおきに配置された１μｍ□の多数の孔５を
有する画素電極４を形成する。この多数の孔の間隔と口
径は、次に実施するサイドエッチング時に、画素電極上
のＣｒは除去し、ドレインバスライン上のＣｒはサイド
エッチングによりその配線抵抗に影響がでない程度とな
っている。次に図２の様にＣｒウエットエッチングによ
り１．５μｍのサイドエッチングを行い画素電極上のＣ
ｒのみの除去を行う。この時、画素電極上のフォトレジ
スト１０５はリフトオフされ除去される。また、ドレイ
ン電極等上のＣｒも１．５μｍの後退があるが問題はな
い。
【００２０】図３は第２の工程を示してあり、第１の工
程を終了した基板上にＰＨ3 プラズマ処理を実施後、プ
ラズマＣＶＤ法によりａ−Ｓｉ等の半導体膜１０６（５
０ｎｍ）、ＳｉＮ等の絶縁膜１０７（３００ｎｍ）、ス
パッタリングによりＣｒ等の低抵抗金属膜１０４′（１
５０ｎｍ）の成膜を行い、フォトリソグラフィ工程とＣ
ｒウェットエッチングによりゲート電極６およびゲート
電極に接続されたゲートバスライン７を形成後、ＳｉＮ
／ａ−Ｓｉドライエッチによりゲート電極およびゲート
バスラインと同形状のアイランド８を形成する。
程を終了した基板上にＰＨ3 プラズマ処理を実施後、プ
ラズマＣＶＤ法によりａ−Ｓｉ等の半導体膜１０６（５
０ｎｍ）、ＳｉＮ等の絶縁膜１０７（３００ｎｍ）、ス
パッタリングによりＣｒ等の低抵抗金属膜１０４′（１
５０ｎｍ）の成膜を行い、フォトリソグラフィ工程とＣ
ｒウェットエッチングによりゲート電極６およびゲート
電極に接続されたゲートバスライン７を形成後、ＳｉＮ
／ａ−Ｓｉドライエッチによりゲート電極およびゲート
バスラインと同形状のアイランド８を形成する。
【００２１】つまり本発明の第１の実施例を適用した場
合、２回のフォトリソグラフィ工程で、低抵抗配線の順
スタガー型薄膜トランジスタをスイッチング素子とした
アクティブマトリクス基板回路の製造が可能となる。
合、２回のフォトリソグラフィ工程で、低抵抗配線の順
スタガー型薄膜トランジスタをスイッチング素子とした
アクティブマトリクス基板回路の製造が可能となる。
【００２２】また、図８（ａ）に示したように第１の実
施例の基板完成後にＳｉＮ等の絶縁膜１０７′（２００
ｎｍ）によって形成されたパッシベーションを、図８
（ｂ）に示したように第１の実施例の基板作成前にＣｒ
等の低抵抗金属１０４′′（１５０ｎｍ）によって形成
されたブラックマトリクスを、また図８（ｃ）に示した
ようにその両方を追加することも可能である。
施例の基板完成後にＳｉＮ等の絶縁膜１０７′（２００
ｎｍ）によって形成されたパッシベーションを、図８
（ｂ）に示したように第１の実施例の基板作成前にＣｒ
等の低抵抗金属１０４′′（１５０ｎｍ）によって形成
されたブラックマトリクスを、また図８（ｃ）に示した
ようにその両方を追加することも可能である。
【００２３】次に第２の実施の形態を具体化した第２の
実施例を図４〜図７により説明する。図４〜図７は本発
明を適用した、薄膜トランジスタをスイッチング素子と
したアクティブマトリクス基板回路の一部を製造工程順
に示している。なお、それぞれの図の（ａ）は平面図
を、同じく（ｂ）は、（ａ）における線分Ａ−Ａ′の断
面図を示している。
実施例を図４〜図７により説明する。図４〜図７は本発
明を適用した、薄膜トランジスタをスイッチング素子と
したアクティブマトリクス基板回路の一部を製造工程順
に示している。なお、それぞれの図の（ａ）は平面図
を、同じく（ｂ）は、（ａ）における線分Ａ−Ａ′の断
面図を示している。
【００２４】図４は第１の工程を示してあり、ガラス基
板等の絶縁基板１０１上にスパッタリングによりＣｒ等
の低抵抗金属膜１０４′（１５０ｎｍ）を成膜し、フォ
トレジスト１０５を用いたフォトリソグラフィ工程とＣ
ｒウェットエッチングによりゲート電極６およびゲート
電極に接続されたゲートバスライン７を形成する。
板等の絶縁基板１０１上にスパッタリングによりＣｒ等
の低抵抗金属膜１０４′（１５０ｎｍ）を成膜し、フォ
トレジスト１０５を用いたフォトリソグラフィ工程とＣ
ｒウェットエッチングによりゲート電極６およびゲート
電極に接続されたゲートバスライン７を形成する。
【００２５】図５は第２の工程を示してあり、前記基板
上にプラズマＣＶＤ法によりＳｉＮ等の絶縁膜１０７
（３００ｎｍ）、ａ−Ｓｉ等の半導体膜１０６（３００
ｎｍ）、ｎ+ 型非結晶シリコン（以下ｎ+ ａ−Ｓｉ）等
のコンタクト層１０８（５０ｎｍ）を成膜し、フォトリ
ソグラフィ工程とｎ+ ａ−Ｓｉ／ａ−Ｓｉ／ＳｉＮドラ
イエッチングにより少なくともゲート電極およびゲート
バスラインとドレインバスラインの交差予定箇所を覆う
形状のアイランド８を形成する。
上にプラズマＣＶＤ法によりＳｉＮ等の絶縁膜１０７
（３００ｎｍ）、ａ−Ｓｉ等の半導体膜１０６（３００
ｎｍ）、ｎ+ 型非結晶シリコン（以下ｎ+ ａ−Ｓｉ）等
のコンタクト層１０８（５０ｎｍ）を成膜し、フォトリ
ソグラフィ工程とｎ+ ａ−Ｓｉ／ａ−Ｓｉ／ＳｉＮドラ
イエッチングにより少なくともゲート電極およびゲート
バスラインとドレインバスラインの交差予定箇所を覆う
形状のアイランド８を形成する。
【００２６】図６は第３の工程を示してあり、前記基板
上にスパッタリングによりＩＴＯ等の透明導電膜１０３
（５０ｎｍ）、Ｃｒ等の低抵抗金属膜１０４（１５０ｎ
ｍ）を成膜し、フォトリソグラフィ工程とＣｒドライエ
ッチングおよびＩＴＯドライエッチングによりドレイン
電極１、ドレイン電極に接続されたドレインバスライン
２、ソース電極３およびソース電極に接続され３μｍお
きに配置された１μｍ□の多数の孔５を有する画素電極
４を形成する。次に図７の様にＣｒウェットエッチング
により１．５μｍのサイドエッチングを行い画素電極上
のＣｒのみを除去し、ｎ+ ａ−Ｓｉドライエッチングに
よりチャネル部のコンタクト層１０８を除去する。
上にスパッタリングによりＩＴＯ等の透明導電膜１０３
（５０ｎｍ）、Ｃｒ等の低抵抗金属膜１０４（１５０ｎ
ｍ）を成膜し、フォトリソグラフィ工程とＣｒドライエ
ッチングおよびＩＴＯドライエッチングによりドレイン
電極１、ドレイン電極に接続されたドレインバスライン
２、ソース電極３およびソース電極に接続され３μｍお
きに配置された１μｍ□の多数の孔５を有する画素電極
４を形成する。次に図７の様にＣｒウェットエッチング
により１．５μｍのサイドエッチングを行い画素電極上
のＣｒのみを除去し、ｎ+ ａ−Ｓｉドライエッチングに
よりチャネル部のコンタクト層１０８を除去する。
【００２７】つまり本発明の第２の実施例を適用した場
合、３回のフォトリソグラフィ工程で、低抵抗配線の逆
スタガー型薄膜トランジスタをスイッチング素子とした
アクティブマトリクス基板回路の製造が可能となる。ま
た、第１の実施例と同様にパッシベーション、ブラック
マトリクスの追加も可能である。
合、３回のフォトリソグラフィ工程で、低抵抗配線の逆
スタガー型薄膜トランジスタをスイッチング素子とした
アクティブマトリクス基板回路の製造が可能となる。ま
た、第１の実施例と同様にパッシベーション、ブラック
マトリクスの追加も可能である。
【００２８】
【発明の効果】第１の効果は、低抵抗ドレインバスライ
ンと透明画素電極を１回のフォトリソグラフィ工程で形
成可能なことである。このことにより、フォトリソグラ
フィ回数の増加無しに配線抵抗を低下することが可能と
なり、大画面の液晶表示装置にも対応可能となる。
ンと透明画素電極を１回のフォトリソグラフィ工程で形
成可能なことである。このことにより、フォトリソグラ
フィ回数の増加無しに配線抵抗を低下することが可能と
なり、大画面の液晶表示装置にも対応可能となる。
【００２９】その理由は、ドレインバスラインおよび画
素電極を形成する際、下層から透明導電膜、低抵抗金属
膜の２層構造にし、画素電極にあいた孔からのサイドエ
ッチングにより画素電極上の低抵抗金属膜のみを除去す
るためである。
素電極を形成する際、下層から透明導電膜、低抵抗金属
膜の２層構造にし、画素電極にあいた孔からのサイドエ
ッチングにより画素電極上の低抵抗金属膜のみを除去す
るためである。
【図１】（ａ），（ｂ）は本発明の第１の実施例の製造
工程の平面図とＡ−Ａ′線に沿った断面図である。
工程の平面図とＡ−Ａ′線に沿った断面図である。
【図２】（ａ），（ｂ）は本発明の第１の実施例の図１
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
【図３】（ａ），（ｂ）は本発明の第１の実施例の図２
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
【図４】（ａ），（ｂ）は本発明の第２の実施例の製造
工程の平面図とＡ−Ａ′線に沿った断面図である。
工程の平面図とＡ−Ａ′線に沿った断面図である。
【図５】（ａ），（ｂ）は本発明の第２の実施例の図４
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
【図６】（ａ），（ｂ）は本発明の第２の実施例の図５
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
【図７】（ａ），（ｂ）は本発明の第２の実施例の図６
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
に続く製造工程の平面図とＡ−Ａ′線に沿った断面図で
ある。
【図８】（ａ）〜（ｃ）は本発明の第１の実施例の応用
例を示す断面図である。
例を示す断面図である。
【図９】（ａ），（ｂ）は従来技術の製造工程の平面図
とＡ−Ａ′線に沿った断面図である。
とＡ−Ａ′線に沿った断面図である。
【図１０】（ａ），（ｂ）は従来技術の図９に続く製造
工程の平面図とＡ−Ａ′線に沿った断面図である。
工程の平面図とＡ−Ａ′線に沿った断面図である。
１ ドレイン電極 ２ ドレインバスライン ３ ソース電極 ４ 画素電極 ５ 孔 ６ ゲート電極 ７ ゲートバスライン ８ アイランド １０１ 絶縁基板 １０２ 透明絶縁膜 １０３ 透明導電膜 １０４ 低抵抗金属膜（ソース・ドレイン） １０４′ 低抵抗金属膜（ゲート） １０５ フォトレジスト １０６ 半導体膜 １０７ 絶縁膜（ゲート絶縁膜） １０７′ 絶縁膜（パッシベーション） １０８ コンタクト層
Claims (4)
- 【請求項１】 薄膜トランジスタをスイッチング素子と
したアクティブマトリクス型液晶表示装置において、下
層から透明導電膜と低抵抗金属膜で形成されたドレイン
電極と前記ドレイン電極に接続されたドレインバスライ
ンとソース電極および前記ソース電極に接続され多数の
孔を有し低抵抗金属のみ除去された画素電極を持ち、そ
の上にアイランドとして、ゲート電極および前記ゲート
電極に接続されたゲートバスラインと同一形状の半導体
層および絶縁膜をもち、その上に低抵抗金属で形成され
た、ゲート電極および前記ゲート電極に接続されたゲー
トバスラインを有することを特徴とするアクティブマト
リクス型液晶表示装置。 - 【請求項２】 絶縁基板上に透明導電膜、低抵抗金属膜
の順に成膜し、パターニングによりドレイン電極、前記
ドレイン電極に接続されたドレインバスライン、ソース
電極および前記ソース電極に接続され多数の孔を有する
画素電極を形成し、サイドエッチングにより画素電極上
の低抵抗金属膜のみを除去する工程と、前記基板上にホ
スフィン（ＰＨ3 ）プラズマ処理および半導体膜、絶縁
膜、低抵抗金属膜の成膜を行い、パターニングによりゲ
ート電極および前記ゲート電極に接続されたゲートバス
ラインを形成後、前記ゲート電極およびゲートバスライ
ンと同形状のアイランドを形成する工程とを具備して成
ることを特徴とするアクティブマトリクス型液晶表示装
置の製造方法。 - 【請求項３】 薄膜トランジスタをスイッチング素子と
したアクティブマトリクス型液晶表示装置において、低
抵抗金属膜で形成されたゲート電極および前記ゲート電
極と接続されたゲートバスラインをもち、その上にアイ
ランドとして、少なくとも前記ゲート電極および前記ゲ
ートバスラインとドレインバスラインの交差予定箇所を
覆う形状の絶縁膜と半導体膜およびコンタクト層をも
ち、その上に下層から透明導電膜と低抵抗金属膜で形成
されたドレイン電極と前記ドレイン電極に接続されたド
レインバスラインとソース電極および前記ソース電極に
接続され多数の孔を有し低抵抗金属膜のみを除去された
画素電極を有することを特徴とするアクティブマトリク
ス型液晶表示装置。 - 【請求項４】 絶縁基板上に低抵抗金属膜を成膜し、パ
ターニングによりゲート電極および前記ゲート電極に接
続されたゲートバスラインを形成する工程と、前記基板
上に絶縁膜、半導体膜、コンタクト層を成膜し、パター
ニングにより少なくとも前記ゲート電極およびゲートバ
スラインとドレインバスラインの交差予定箇所を覆う形
状のアイランドを形成する工程と、前記基板上に透明導
電膜、低抵抗金属膜を成膜し、パターニングによりドレ
イン電極、前記ドレイン電極に接続されたドレインバス
ライン、ソース電極および前記ソース電極に接続され多
数の孔を有する画素電極を形成し、サイドエッチングに
より画素電極上の低抵抗金属膜のみを除去し、チャネル
部のコンタクト層を除去する工程とを具備して成ること
を特徴とするアクティブマトリクス型液晶表示装置の製
造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014226A JP2842426B2 (ja) | 1997-01-28 | 1997-01-28 | アクティブマトリクス型液晶表示装置およびその製造方法 |
| TW087101138A TW486592B (en) | 1997-01-28 | 1998-01-26 | Active matrix LCD and method of producing the same |
| US09/013,901 US6100950A (en) | 1997-01-28 | 1998-01-27 | Active matrix LCD with thin film transistor switches and method of producing the same |
| KR1019980002500A KR100264757B1 (ko) | 1997-01-28 | 1998-01-30 | 액티브 매트릭스 lcd 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014226A JP2842426B2 (ja) | 1997-01-28 | 1997-01-28 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10206892A JPH10206892A (ja) | 1998-08-07 |
| JP2842426B2 true JP2842426B2 (ja) | 1999-01-06 |
Family
ID=11855161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014226A Expired - Fee Related JP2842426B2 (ja) | 1997-01-28 | 1997-01-28 | アクティブマトリクス型液晶表示装置およびその製造方法 |
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| JP (1) | JP2842426B2 (ja) |
| KR (1) | KR100264757B1 (ja) |
| TW (1) | TW486592B (ja) |
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| GB9821311D0 (en) * | 1998-10-02 | 1998-11-25 | Koninkl Philips Electronics Nv | Reflective liquid crystal display device |
| US6287899B1 (en) * | 1998-12-31 | 2001-09-11 | Samsung Electronics Co., Ltd. | Thin film transistor array panels for a liquid crystal display and a method for manufacturing the same |
| US6853360B1 (en) * | 1999-05-04 | 2005-02-08 | Homer L. Webb | Electrode structure for liquid crystal display |
| JP3617458B2 (ja) | 2000-02-18 | 2005-02-02 | セイコーエプソン株式会社 | 表示装置用基板、液晶装置及び電子機器 |
| JP2002057343A (ja) * | 2000-08-10 | 2002-02-22 | Nec Kagoshima Ltd | 薄膜トランジスタの製造方法 |
| GB0102167D0 (en) * | 2001-01-27 | 2001-03-14 | Koninl Philips Electronics Nv | Pixellated devices such as active matrix liquid crystal displys and methods of manufacturing such |
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| JP5515266B2 (ja) * | 2008-09-30 | 2014-06-11 | 大日本印刷株式会社 | ディスプレイ用薄膜トランジスタ基板及びその製造方法 |
| CN102308253B (zh) * | 2009-02-16 | 2014-12-17 | 夏普株式会社 | Tft阵列基板和液晶显示面板 |
| JP5848918B2 (ja) * | 2010-09-03 | 2016-01-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR101899481B1 (ko) | 2011-12-23 | 2018-09-18 | 삼성전자주식회사 | 전자 장치의 배선 형성 방법 |
| TWI533066B (zh) * | 2014-09-15 | 2016-05-11 | 群創光電股份有限公司 | 畫素結構及液晶顯示器 |
| CN104330928A (zh) * | 2014-10-28 | 2015-02-04 | 深圳市华星光电技术有限公司 | 像素电极层、阵列基板及显示面板 |
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|---|---|---|---|---|
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- 1997-01-28 JP JP9014226A patent/JP2842426B2/ja not_active Expired - Fee Related
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