JP3047859B2 - アクティブマトリクス型液晶表示装置およびその製造方法 - Google Patents
アクティブマトリクス型液晶表示装置およびその製造方法Info
- Publication number
- JP3047859B2 JP3047859B2 JP14244897A JP14244897A JP3047859B2 JP 3047859 B2 JP3047859 B2 JP 3047859B2 JP 14244897 A JP14244897 A JP 14244897A JP 14244897 A JP14244897 A JP 14244897A JP 3047859 B2 JP3047859 B2 JP 3047859B2
- Authority
- JP
- Japan
- Prior art keywords
- bus line
- film
- drain
- electrode
- low
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタをス
イッチング素子としたアクティブマトリクス型液晶表示
装置およびその製造方法に関する。
イッチング素子としたアクティブマトリクス型液晶表示
装置およびその製造方法に関する。
【０００２】
【従来の技術】非結晶シリコンや多結晶シリコン、Ｃｄ
Ｓｅ等の半導体膜を用いた薄膜トランジスタは、アクテ
ィブマトリクス駆動型表示装置のスイッチング素子とし
て注目されている。図４及び図５は従来例１として、特
開平６−１６０９０６号公報にて提案された薄膜トラン
ジスタをスイッチング素子としたアクティブマトリクス
型液晶表示装置（以下、ＬＣＤ装置という）を製造工軽
順に示した図である。なお、各図の（ａ）は平面図を、
（ｂ）は、（ａ）におけるＡ−Ａ線に沿う断面図を示し
ている。図４は第１の工程を示しており、絶縁基板１０
１の透明絶縁膜１０２上にスパッタリングにて酸化イン
ジウム錫（以下、ＩＴＯ）等の透明導電膜１０３を成膜
し、フォトレジスト１０５を利用したフォトリソグラフ
ィ工程とウェットまたはドライエッチングにより、ドレ
イン電極１と、このドレイン電極１に接続されたドレイ
ンバスライン２と、ソース電極３と、このソース電極３
に接続された画素電極４を形成する。
Ｓｅ等の半導体膜を用いた薄膜トランジスタは、アクテ
ィブマトリクス駆動型表示装置のスイッチング素子とし
て注目されている。図４及び図５は従来例１として、特
開平６−１６０９０６号公報にて提案された薄膜トラン
ジスタをスイッチング素子としたアクティブマトリクス
型液晶表示装置（以下、ＬＣＤ装置という）を製造工軽
順に示した図である。なお、各図の（ａ）は平面図を、
（ｂ）は、（ａ）におけるＡ−Ａ線に沿う断面図を示し
ている。図４は第１の工程を示しており、絶縁基板１０
１の透明絶縁膜１０２上にスパッタリングにて酸化イン
ジウム錫（以下、ＩＴＯ）等の透明導電膜１０３を成膜
し、フォトレジスト１０５を利用したフォトリソグラフ
ィ工程とウェットまたはドライエッチングにより、ドレ
イン電極１と、このドレイン電極１に接続されたドレイ
ンバスライン２と、ソース電極３と、このソース電極３
に接続された画素電極４を形成する。
【０００３】次いで、図５に第２の工程を示すように、
前記基板上にプラズマＣＶＤ（Chemical Vapor Deposit
ion ）法にて非結晶（アモルファス）シリコン（以下、
ａ−Ｓｉ）等の半導体膜１０６、窒化シリコン（Ｓｉ
Ｎ）等の絶縁膜１０７およびスパッタリングにてクロム
（Ｃｒ）等の低抵抗金属膜１０４’を成膜し、フォトレ
ジスト１０５を用いたフォトリソグラフイ工程とウェッ
トエツチおよびドライエツチにより、ゲート電極５と、
このゲート電極５に接続されたゲートバスライン６を形
成し、さらに前記ゲート電極及びゲートバスラインと同
形状のアイランド７を形成する。そして、この後に、説
明は省略するが、ボンディングパッド部の開口やパッシ
ベーションの形成のために、２回のフォトリソグラフイ
工程が行われる。
前記基板上にプラズマＣＶＤ（Chemical Vapor Deposit
ion ）法にて非結晶（アモルファス）シリコン（以下、
ａ−Ｓｉ）等の半導体膜１０６、窒化シリコン（Ｓｉ
Ｎ）等の絶縁膜１０７およびスパッタリングにてクロム
（Ｃｒ）等の低抵抗金属膜１０４’を成膜し、フォトレ
ジスト１０５を用いたフォトリソグラフイ工程とウェッ
トエツチおよびドライエツチにより、ゲート電極５と、
このゲート電極５に接続されたゲートバスライン６を形
成し、さらに前記ゲート電極及びゲートバスラインと同
形状のアイランド７を形成する。そして、この後に、説
明は省略するが、ボンディングパッド部の開口やパッシ
ベーションの形成のために、２回のフォトリソグラフイ
工程が行われる。
【０００４】この従来例１では、ドレインバスライン２
と画素電極４を１回のフォトリソグラフイ工程で同時に
形成しているため、ドレインバスライン２を画素電極４
と同じ材料、すなわちＣｒ等の金属膜より数十倍抵抗の
高いＩＴＯ（ＩＴＯ／Ｃｒでは約２０倍の比抵抗）の様
な透明導電膜で形成しなければならない。そのため、ド
レインバスラインの抵抗が増大され、装置の高速動作が
困難になるとともに、ドレインバスラインのライン幅を
拡大する等の対策が必要となり、結果としてＬＣＤ装置
の大画面化および高精細化が困難になる。これに対処す
るためには、ドレインバスライン上にのみ低抵抗な導電
膜を形成すればよいが、これではこの低抵抗な導電膜を
選択的に形成するためのフォトリソグラフィ工程が増加
され、高コスト化をまねくことになる。
と画素電極４を１回のフォトリソグラフイ工程で同時に
形成しているため、ドレインバスライン２を画素電極４
と同じ材料、すなわちＣｒ等の金属膜より数十倍抵抗の
高いＩＴＯ（ＩＴＯ／Ｃｒでは約２０倍の比抵抗）の様
な透明導電膜で形成しなければならない。そのため、ド
レインバスラインの抵抗が増大され、装置の高速動作が
困難になるとともに、ドレインバスラインのライン幅を
拡大する等の対策が必要となり、結果としてＬＣＤ装置
の大画面化および高精細化が困難になる。これに対処す
るためには、ドレインバスライン上にのみ低抵抗な導電
膜を形成すればよいが、これではこの低抵抗な導電膜を
選択的に形成するためのフォトリソグラフィ工程が増加
され、高コスト化をまねくことになる。
【０００５】このような問題点を解消するために、特願
昭６２−１８５９２４号号公報では、フォトリソグラフ
ィ工程数の増加なしに、ドレインバスラインを低抵抗化
したＬＣＤ装置が提案されている。図６ないし図８はこ
の従来例２のＬＣＤ装置の製造方法を製造工程順に示し
ている。なお、各図の（ａ）は平面図を、（ｂ）は、
（ａ）におけるＡ−Ａ線の断面図を示している。図６は
第１の工程を示しており、絶縁基板１０１上の透明絶縁
膜１０２上にスパッタリングにてＩＴＯ等の透明導電膜
１０３、Ｃｒ等の低抵抗金属膜１０４、プラズマＣＶＤ
法にてｎ型非結晶シリコン（以下、ｎ+ ａ−Ｓｉ）等の
ｎ型半導体膜１０６’を成膜し、フォトレジスト１０５
を利用したフォトリソグラフイ工程とウェットまたはド
ライエッチングにより、ドレイン電極１と、このドレイ
ン電極１に接続されたドレインバスライン２と、ソース
電極３と、このソース電極３に接続された画素電極４を
形成する。
昭６２−１８５９２４号号公報では、フォトリソグラフ
ィ工程数の増加なしに、ドレインバスラインを低抵抗化
したＬＣＤ装置が提案されている。図６ないし図８はこ
の従来例２のＬＣＤ装置の製造方法を製造工程順に示し
ている。なお、各図の（ａ）は平面図を、（ｂ）は、
（ａ）におけるＡ−Ａ線の断面図を示している。図６は
第１の工程を示しており、絶縁基板１０１上の透明絶縁
膜１０２上にスパッタリングにてＩＴＯ等の透明導電膜
１０３、Ｃｒ等の低抵抗金属膜１０４、プラズマＣＶＤ
法にてｎ型非結晶シリコン（以下、ｎ+ ａ−Ｓｉ）等の
ｎ型半導体膜１０６’を成膜し、フォトレジスト１０５
を利用したフォトリソグラフイ工程とウェットまたはド
ライエッチングにより、ドレイン電極１と、このドレイ
ン電極１に接続されたドレインバスライン２と、ソース
電極３と、このソース電極３に接続された画素電極４を
形成する。
【０００６】次いで、図７に示すように、前記基板上に
プラズマＣＶＤ法にてａ−Ｓｉ等の半導体膜１０６およ
びＳｉＮ等の絶縁膜１０７を形成し、スパッタリングに
てＣｒ等の低抵抗金属膜１０４’を形成し、フォトレジ
スト１０５を利用したフォトリソグラフイ工経とウェッ
トおよびドライエッチングにより、ゲート電極５と、前
記ゲート電極５に接続されたゲートバスライン６と、こ
のゲートバスライン６と接続されていないドレインバス
ラインカバー２’を形成し、さらに前記ゲート電極とゲ
ートバスライン及びドレインバスラインカバー２’と同
形状のアイランド７を形成する。そして、図８に示すよ
うに、前記形成に際して用いた図外のフォトレジストを
剥離する前にドライおよびウェットエツチングにより画
素電極４上の前記ｎ型半導体膜１０６’および低抵抗金
属膜１０４を除去する。
プラズマＣＶＤ法にてａ−Ｓｉ等の半導体膜１０６およ
びＳｉＮ等の絶縁膜１０７を形成し、スパッタリングに
てＣｒ等の低抵抗金属膜１０４’を形成し、フォトレジ
スト１０５を利用したフォトリソグラフイ工経とウェッ
トおよびドライエッチングにより、ゲート電極５と、前
記ゲート電極５に接続されたゲートバスライン６と、こ
のゲートバスライン６と接続されていないドレインバス
ラインカバー２’を形成し、さらに前記ゲート電極とゲ
ートバスライン及びドレインバスラインカバー２’と同
形状のアイランド７を形成する。そして、図８に示すよ
うに、前記形成に際して用いた図外のフォトレジストを
剥離する前にドライおよびウェットエツチングにより画
素電極４上の前記ｎ型半導体膜１０６’および低抵抗金
属膜１０４を除去する。
【０００７】
【発明が解決しようとする課題】しかしながら、この改
善されたＬＣＤ装置では、ＩＴＯからなる透明導電膜上
に低抵抗金属膜を積層しているために低抵抗化を進める
ことは可能であるが、ドレインバスラインカバーがゲー
トバスラインとの交差部分において切断された状態で形
成されているため、ドレインバスラインの抵抗を充分に
低抵抗化するこことは困難であり、結果として従来例１
の場合と同様にＬＣＤ装置の大画面化および高精細化を
進める上での問題が生じる。また、従来例２の場合、ソ
ース・ドレイン層、ゲート層とも、パーティクル発生量
の多いプラズマＣＶＤ工程を必要としているため、プラ
ズマＣＶＤ装置中でのパーティクルに起因する不良の発
生が多く、品質に問題が生じ易い。
善されたＬＣＤ装置では、ＩＴＯからなる透明導電膜上
に低抵抗金属膜を積層しているために低抵抗化を進める
ことは可能であるが、ドレインバスラインカバーがゲー
トバスラインとの交差部分において切断された状態で形
成されているため、ドレインバスラインの抵抗を充分に
低抵抗化するこことは困難であり、結果として従来例１
の場合と同様にＬＣＤ装置の大画面化および高精細化を
進める上での問題が生じる。また、従来例２の場合、ソ
ース・ドレイン層、ゲート層とも、パーティクル発生量
の多いプラズマＣＶＤ工程を必要としているため、プラ
ズマＣＶＤ装置中でのパーティクルに起因する不良の発
生が多く、品質に問題が生じ易い。
【０００８】本発明の目的は、フォトリソグラフイの工
程数を増加すること無しに配線抵抗が低下されたＬＣＤ
装置とその製造方法を提供することにある。
程数を増加すること無しに配線抵抗が低下されたＬＣＤ
装置とその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、アクティブマ
トリクス型ＬＣＤ装置のスイッチング素子としての薄膜
トランジスタの一部を構成するドレイン電極と一体に形
成されるドレインバスライン上に、ゲート電極及びゲー
トバスラインと一体に形成された低抵抗金属膜を有する
ドレインバスラインカバーが形成され、このドレインバ
スラインカバーはその一端部においてのみ前記ドレイン
バスラインと交差する方向に形成されている前記ゲート
バスラインに接続されていることを特徴とする。また、
前記薄膜トランジスタの一部を構成する前記ドレイン電
極及びドレインバスラインと、前記ドレイン電極に対向
配置されるソース電極は、透明導電膜と第１の低抵抗金
属膜の積層膜で形成され、前記ソース電極と一体に形成
される画素電極は前記透明導電膜でのみ形成され、前記
ゲート電極、ドレインバスラインカバー及びゲートバス
ラインは、半導体層と絶縁膜と第２の低抵抗金属膜の積
層膜で形成されることが好ましい。
トリクス型ＬＣＤ装置のスイッチング素子としての薄膜
トランジスタの一部を構成するドレイン電極と一体に形
成されるドレインバスライン上に、ゲート電極及びゲー
トバスラインと一体に形成された低抵抗金属膜を有する
ドレインバスラインカバーが形成され、このドレインバ
スラインカバーはその一端部においてのみ前記ドレイン
バスラインと交差する方向に形成されている前記ゲート
バスラインに接続されていることを特徴とする。また、
前記薄膜トランジスタの一部を構成する前記ドレイン電
極及びドレインバスラインと、前記ドレイン電極に対向
配置されるソース電極は、透明導電膜と第１の低抵抗金
属膜の積層膜で形成され、前記ソース電極と一体に形成
される画素電極は前記透明導電膜でのみ形成され、前記
ゲート電極、ドレインバスラインカバー及びゲートバス
ラインは、半導体層と絶縁膜と第２の低抵抗金属膜の積
層膜で形成されることが好ましい。
【００１０】また、本発明の製造方法は、絶縁基板上に
透明導電膜と第１の低抵抗金属膜を順次成膜する工程
と、前記透明導電膜と第１の低抵抗金属膜をパターンニ
ングしてドレイン電極と、このドレイン電極に接続され
たドレインバスラインと、ソース電極と、このソース電
極に接続された画素電極を形成する工程と、前記基板表
面上にＰＨ3 プラズマ処理およびプラズマＣＶＤ法によ
り半導体膜、絶縁膜、第２の低抵抗金属膜を順次成膜す
る工程と、前記半導体膜、絶縁膜、第２の低抵抗金属膜
を選択的にパターニングしてゲート電極と、このゲート
電極に接続されたゲートバスラインと、このゲートバス
ラインに対して一端部においてのみ接続されたドレイン
バスラインカバーを形成する工程と、前記画素電極上の
前記第１の低抵抗金属膜を除去する工程とを備えること
を特徴とする。
透明導電膜と第１の低抵抗金属膜を順次成膜する工程
と、前記透明導電膜と第１の低抵抗金属膜をパターンニ
ングしてドレイン電極と、このドレイン電極に接続され
たドレインバスラインと、ソース電極と、このソース電
極に接続された画素電極を形成する工程と、前記基板表
面上にＰＨ3 プラズマ処理およびプラズマＣＶＤ法によ
り半導体膜、絶縁膜、第２の低抵抗金属膜を順次成膜す
る工程と、前記半導体膜、絶縁膜、第２の低抵抗金属膜
を選択的にパターニングしてゲート電極と、このゲート
電極に接続されたゲートバスラインと、このゲートバス
ラインに対して一端部においてのみ接続されたドレイン
バスラインカバーを形成する工程と、前記画素電極上の
前記第１の低抵抗金属膜を除去する工程とを備えること
を特徴とする。
【００１１】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１ないし図３は本発明のＬＣＤ装
置の一実施例を工程順に示す図であり、各図（ａ）は平
面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。
図１は第１の工程を示しており、ガラス基板等の絶縁基
板１０１に、スパッタリングにて酸化シリコン（ＳｉＯ
2 ）等の透明絶縁膜１０２を１０００Åの厚さに形成
し、その上に、ＩＴＯ等の透明導電膜１０３を４００Å
の厚さに、さらにその上に、Ｃｒ等の低低抗金属膜１０
４を１４００Åの厚さに順次成膜する。そして、フォト
レジスト１０５を用いたフォトリソグラフイ工程とＣｒ
ドライエツチングおよびＩＴＯドライエツチングによ
り、前記透明導電膜１０３と低抵抗金属膜１０４の積層
構造のドレイン電極１と、このドレイン電極１に接続さ
れたドレインバスライン２と、ソース電極３と、このソ
ース電極３に接続された画素電極４を形成する。
参照して説明する。図１ないし図３は本発明のＬＣＤ装
置の一実施例を工程順に示す図であり、各図（ａ）は平
面図、（ｂ）は（ａ）のＡ−Ａ線に沿う断面図である。
図１は第１の工程を示しており、ガラス基板等の絶縁基
板１０１に、スパッタリングにて酸化シリコン（ＳｉＯ
2 ）等の透明絶縁膜１０２を１０００Åの厚さに形成
し、その上に、ＩＴＯ等の透明導電膜１０３を４００Å
の厚さに、さらにその上に、Ｃｒ等の低低抗金属膜１０
４を１４００Åの厚さに順次成膜する。そして、フォト
レジスト１０５を用いたフォトリソグラフイ工程とＣｒ
ドライエツチングおよびＩＴＯドライエツチングによ
り、前記透明導電膜１０３と低抵抗金属膜１０４の積層
構造のドレイン電極１と、このドレイン電極１に接続さ
れたドレインバスライン２と、ソース電極３と、このソ
ース電極３に接続された画素電極４を形成する。
【００１２】次いで、図２に示すように、前記第１の工
程を終了した基板上にＰＨ3 プラズマ処理を実施後、プ
ラズマＣＶＤ法によりａ−Ｓｉ等の半導体膜１０６を５
００Åの厚さに、同様にＳｉＮ等の絶縁膜１０７を３０
００Åの厚さに成膜し、さらにスパッタリングによりＣ
ｒ等の低抵抗金属膜１０４’を１４００Åの厚さに成膜
する。そして、フォトレジスト１０５を利用したフォト
リソグラフィ工程とＣｒウェットエツチングにより、ゲ
ート電極５と、このゲート電極５に接続されたゲートバ
スライン６と、ドレインバスライン２を覆って１本のゲ
ートバスラインにのみ接続されたドレインバスラインカ
バー２’を形成する。
程を終了した基板上にＰＨ3 プラズマ処理を実施後、プ
ラズマＣＶＤ法によりａ−Ｓｉ等の半導体膜１０６を５
００Åの厚さに、同様にＳｉＮ等の絶縁膜１０７を３０
００Åの厚さに成膜し、さらにスパッタリングによりＣ
ｒ等の低抵抗金属膜１０４’を１４００Åの厚さに成膜
する。そして、フォトレジスト１０５を利用したフォト
リソグラフィ工程とＣｒウェットエツチングにより、ゲ
ート電極５と、このゲート電極５に接続されたゲートバ
スライン６と、ドレインバスライン２を覆って１本のゲ
ートバスラインにのみ接続されたドレインバスラインカ
バー２’を形成する。
【００１３】しかる後、図３に示すように、ＳｉＮ／ａ
−Ｓｉドライエツチングにより前記ゲート電極５、ゲー
トバスライン６およびドレインバスラインカバー２’と
同形状のアイランド７を形成する。さらに、Ｃｒウェッ
トエツチングにより画素電極４上の前記低抵抗金属膜１
０４のみを除去する。これにより、２回のフォトリソグ
ラフィ工程で、低抵抗配線の順スタガ型薄膜トランジス
タをスイッチング素子としたアクティブマトリクス基板
を備えるＬＣＤ装置の製造が可能となる。そして、この
形成された基板では、ドレインバスラインカバー２’が
１本のゲートバスライン６に対してのみ接続されている
ため、ドレインバスラインカバー２’によって隣接する
ゲートバスライン６が相互に短絡されることがない一方
で、ドレインバスラインカバー２’の一端部におけるゲ
ートバスライン６との間の間隙を設ける必要がなくな
り、その分ドレインバスライン２を低抵抗化することが
可能となる。
−Ｓｉドライエツチングにより前記ゲート電極５、ゲー
トバスライン６およびドレインバスラインカバー２’と
同形状のアイランド７を形成する。さらに、Ｃｒウェッ
トエツチングにより画素電極４上の前記低抵抗金属膜１
０４のみを除去する。これにより、２回のフォトリソグ
ラフィ工程で、低抵抗配線の順スタガ型薄膜トランジス
タをスイッチング素子としたアクティブマトリクス基板
を備えるＬＣＤ装置の製造が可能となる。そして、この
形成された基板では、ドレインバスラインカバー２’が
１本のゲートバスライン６に対してのみ接続されている
ため、ドレインバスラインカバー２’によって隣接する
ゲートバスライン６が相互に短絡されることがない一方
で、ドレインバスラインカバー２’の一端部におけるゲ
ートバスライン６との間の間隙を設ける必要がなくな
り、その分ドレインバスライン２を低抵抗化することが
可能となる。
【００１４】因みに、画素ピッチ２６０μｍ、ドレイン
バスライン幅８μｍのアクティブマトリクス回路の、画
素単位のドレイン配線抵抗を比較してみると、従来例１
のように全てＩＴＯ配線の場合は約４９０Ω、従来例２
のようにドレインバスラインカバーがゲートバスライン
から分離されている場合は約１６０Ωであるのに対し、
前記実施形態のようにドレインバスラインカバー２’が
１本のゲートバスライン６のみと接続されている場合は
約１０５Ωとなる。このように本実施形態では、従来構
造に比較して、従来例１の約１／５、また従来例２の２
／３の配線抵抗に低減できる。なお、この例では、シー
ト抵抗はＣｒは１４００Åで１．５Ω／□、ＩＴＯは４
００Åで１５０Ω／□、ゲートバスライン６とドレイン
バスラインカバー２’の隙間は、液晶用露光機の最小露
光精度である３μｍとして算出した。
バスライン幅８μｍのアクティブマトリクス回路の、画
素単位のドレイン配線抵抗を比較してみると、従来例１
のように全てＩＴＯ配線の場合は約４９０Ω、従来例２
のようにドレインバスラインカバーがゲートバスライン
から分離されている場合は約１６０Ωであるのに対し、
前記実施形態のようにドレインバスラインカバー２’が
１本のゲートバスライン６のみと接続されている場合は
約１０５Ωとなる。このように本実施形態では、従来構
造に比較して、従来例１の約１／５、また従来例２の２
／３の配線抵抗に低減できる。なお、この例では、シー
ト抵抗はＣｒは１４００Åで１．５Ω／□、ＩＴＯは４
００Åで１５０Ω／□、ゲートバスライン６とドレイン
バスラインカバー２’の隙間は、液晶用露光機の最小露
光精度である３μｍとして算出した。
【００１５】また、前記実施形態では、ＰＨ3 プラズマ
処理を実施後に、プラズマＣＶＤ法により半導体膜１０
６及び絶縁膜１０７を形成し、さらにスパッタリングに
より低抵抗金属膜１０４’を形成しているため、プラズ
マＣＶＤにおけるバーティクル発生量が抑制され、パー
ティクル起因の不良の発生を抑制することが可能とな
る。
処理を実施後に、プラズマＣＶＤ法により半導体膜１０
６及び絶縁膜１０７を形成し、さらにスパッタリングに
より低抵抗金属膜１０４’を形成しているため、プラズ
マＣＶＤにおけるバーティクル発生量が抑制され、パー
ティクル起因の不良の発生を抑制することが可能とな
る。
【００１６】
【発明の効果】以上説明したように本発明は、ドレイン
バスライン上に形成されるドレインバスラインカバー
が、ゲート電極及びゲートバスラインと一体の第２の低
抵抗金属膜を有する構成とされ、かつその一端部におい
てのみドレインバスラインと交差する方向に形成されて
いる前記ゲートバスラインに接続されていることによ
り、ドレインバスラインカバーがゲートバスラインと交
差する箇所では一端部のみが切断されることになり、他
端部におけるドレインバスラインカバーの長さ方向の切
断箇所を無くすことができ、その低抵抗化を図ることが
できる。これにより、フォトグラフィ回数を増加するこ
と無しに配線抵抗を低下することが可能となり、大画面
の液晶表示装置にも対応可能となる。また、半導体膜、
絶縁膜、第２の低抵抗金属膜を形成する際に、ホスフィ
ンプラズマ処理を行っているので、プラズマＣＶＤにお
けるパーティクルの発生を抑制でき、パーティクル起因
の不良の発生を抑制した高品質のＬＣＤ装置を製造する
ことが可能となる。
バスライン上に形成されるドレインバスラインカバー
が、ゲート電極及びゲートバスラインと一体の第２の低
抵抗金属膜を有する構成とされ、かつその一端部におい
てのみドレインバスラインと交差する方向に形成されて
いる前記ゲートバスラインに接続されていることによ
り、ドレインバスラインカバーがゲートバスラインと交
差する箇所では一端部のみが切断されることになり、他
端部におけるドレインバスラインカバーの長さ方向の切
断箇所を無くすことができ、その低抵抗化を図ることが
できる。これにより、フォトグラフィ回数を増加するこ
と無しに配線抵抗を低下することが可能となり、大画面
の液晶表示装置にも対応可能となる。また、半導体膜、
絶縁膜、第２の低抵抗金属膜を形成する際に、ホスフィ
ンプラズマ処理を行っているので、プラズマＣＶＤにお
けるパーティクルの発生を抑制でき、パーティクル起因
の不良の発生を抑制した高品質のＬＣＤ装置を製造する
ことが可能となる。
【図１】本発明の実施形態における第１の工程を示す平
面図とそのＡ−Ａ線断面図である。
面図とそのＡ−Ａ線断面図である。
【図２】本発明の実施形態における第２の工程を示す平
面図とそのＡ−Ａ線断面図である。
面図とそのＡ−Ａ線断面図である。
【図３】本発明の実施形態における第３の工程を示す平
面図とそのＡ−Ａ線断面図である。
面図とそのＡ−Ａ線断面図である。
【図４】従来例１における第１の工程を示す平面図とそ
のＡ−Ａ線断面図である。
のＡ−Ａ線断面図である。
【図５】従来例１における第２の工程を示す平面図とそ
のＡ−Ａ線断面図である。
のＡ−Ａ線断面図である。
【図６】従来例２における第１の工程を示す平面図とそ
のＡ−Ａ線断面図である。
のＡ−Ａ線断面図である。
【図７】従来例２における第２の工程を示す平面図とそ
のＡ−Ａ線断面図である。
のＡ−Ａ線断面図である。
【図８】従来例２における第３の工程を示す平面図とそ
のＡ−Ａ線断面図である。
のＡ−Ａ線断面図である。
１ ドレイン電極 ２ ドレインバスライン ２’ドレインバスラインカバー ３ ソース電極 ４ 画素電極 ５ ゲート電極 ６ ゲートバスライン ７ アイランド １０１ 絶縁基板 １０２ 透明絶縁膜 １０３ 透明導電膜 １０４ 低抵抗金属膜 １０４’低抵抗金属膜 １０５ フォトレジスト １０６ 半導体膜 １０６’半導体膜 １０７ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G02F 1/1362 G02F 1/1343 G02F 1/13 101 H01L 29/78
Claims (3)
- 【請求項１】 薄膜トランジスタをスイッチング素子と
したアクティブマトリクス型液晶表示装置において、前
記薄膜トランジスタの一部を構成するドレイン電極と一
体に形成されるドレインバスライン上に、ゲート電極及
びゲートバスラインと一体に形成される低抵抗金属膜を
有するドレインバスラインカバーが形成され、このドレ
インバスラインカバーはその一端部においてのみ前記ド
レインバスラインと交差する方向に形成されている前記
ゲートバスラインに接続されていることを特徴とするア
クティブマトリクス型液晶表示装置。 - 【請求項２】 前記薄膜トランジスタの一部を構成する
前記ドレイン電極及びドレインバスラインと、前記ドレ
イン電極に対向配置されるソース電極は、透明導電膜と
その上層の第１の低抵抗金属膜の積層膜で形成され、前
記ソース電極と一体に形成される画素電極は前記透明導
電膜でのみ形成され、前記ゲート電極、ドレインバスラ
インカバー及びゲートバスラインは、下層から順次積層
された半導体層と絶縁膜と第２の低抵抗金属膜の積層膜
で形成されている請求項１に記載のアクティブマトリク
ス型液晶表示装置。 - 【請求項３】 絶縁基板上に透明導電膜と第１の低抵抗
金属膜を順次成膜する工程と、前記透明導電膜と第１の
低抵抗金属膜をパターニングしてドレイン電極と、この
ドレイン電極に接続されたドレインバスラインと、ソー
ス電極と、このソース電極に接続された画素電極をそれ
ぞれ形成する工程と、前記基板表面上にホスフィン（Ｐ
Ｈ3 ）プラズマ処理およびプラズマＣＶＤ法により半導
体膜、絶縁膜、第２の低抵抗金属膜を順次成膜する工程
と、前記半導体膜、絶縁膜、第２の低抵抗金属膜を選択
的にパターニングしてゲート電極と、このゲート電極に
接続されたゲートバスラインと、このゲートバスライン
に対して一端部においてのみ接続されたドレインバスラ
インカバーをそれぞれ形成する工程と、前記画素電極上
の前記第１の低抵抗金属膜を除去する工程を備えること
を特徴とするアクティブマトリクス型液晶表示装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14244897A JP3047859B2 (ja) | 1997-05-30 | 1997-05-30 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14244897A JP3047859B2 (ja) | 1997-05-30 | 1997-05-30 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10333181A JPH10333181A (ja) | 1998-12-18 |
| JP3047859B2 true JP3047859B2 (ja) | 2000-06-05 |
Family
ID=15315556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14244897A Expired - Lifetime JP3047859B2 (ja) | 1997-05-30 | 1997-05-30 | アクティブマトリクス型液晶表示装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047859B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10293286A (ja) * | 1997-02-21 | 1998-11-04 | Toshiba Corp | 液晶表示装置の駆動方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06204247A (ja) * | 1992-06-01 | 1994-07-22 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JP2556252B2 (ja) * | 1993-05-14 | 1996-11-20 | 日本電気株式会社 | 薄膜電界効果型トランジスタアレイ |
| JP2501411B2 (ja) * | 1993-08-12 | 1996-05-29 | 株式会社東芝 | アクティブマトリクス型表示装置 |
| JPH07273336A (ja) * | 1994-03-29 | 1995-10-20 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| JPH1039336A (ja) * | 1996-07-26 | 1998-02-13 | Toshiba Corp | アクティブマトリクス型液晶表示装置 |
-
1997
- 1997-05-30 JP JP14244897A patent/JP3047859B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10333181A (ja) | 1998-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6927105B2 (en) | Thin film transistor array substrate and manufacturing method thereof | |
| US20010040649A1 (en) | Manufacturing method of a liquid crystal display | |
| JP3524029B2 (ja) | トップゲート型ｔｆｔ構造を形成する方法 | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| JP2008010440A (ja) | アクティブマトリクス型ｔｆｔアレイ基板およびその製造方法 | |
| JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
| JP2842426B2 (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
| JPH10290012A (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
| JP2000002886A (ja) | 液晶表示装置の製造方法 | |
| JP2678044B2 (ja) | アクティブマトリクス基板の製造方法 | |
| JPH04372934A (ja) | 液晶表示装置用アレイ基板の製造方法 | |
| JP4414568B2 (ja) | 液晶表示装置のｔｆｔアレイ基板製造方法 | |
| KR101061844B1 (ko) | 박막 표시판의 제조 방법 | |
| JPH11352515A (ja) | 液晶表示装置およびその製造方法 | |
| JPH06204247A (ja) | 薄膜トランジスタの製造方法 | |
| JP3047859B2 (ja) | アクティブマトリクス型液晶表示装置およびその製造方法 | |
| TW584908B (en) | Method of manufacturing IPS-LCD by using 4-mask process | |
| JPH08313934A (ja) | アレイ基板、その製造方法、液晶表示装置およびその製造方法 | |
| JP3377003B2 (ja) | アクティブ素子アレイ基板の製造方法 | |
| JP3247084B2 (ja) | アクティブ素子アレイ基板及びその製造方法 | |
| JPH01282522A (ja) | アクティブマトリックス回路基板とその製造方法及びそれを用いた画像表示装置 | |
| JP3265862B2 (ja) | 液晶表示装置とその製造方法 | |
| JP2846681B2 (ja) | アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法 | |
| JP2846682B2 (ja) | アクテイブマトリクス表示装置の薄膜トランジスタアレーの製造方法 | |
| KR20040046384A (ko) | 액정표시장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080324 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 12 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 12 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140324 Year of fee payment: 14 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |