JPH11133455A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH11133455A JPH11133455A JP29299897A JP29299897A JPH11133455A JP H11133455 A JPH11133455 A JP H11133455A JP 29299897 A JP29299897 A JP 29299897A JP 29299897 A JP29299897 A JP 29299897A JP H11133455 A JPH11133455 A JP H11133455A
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Abstract
(57)【要約】
【課題】 使用フォトマスク数を従来プロセスより低減
することで製造コストの低減や工期の短縮が図れる液晶
表示装置の製造方法を提供する。 【解決手段】 ガラス基板２１上にＣｒ膜を成膜、パタ
ーニングしてゲート電極２２およびゲート配線を形成
し、この上にＳｉＮｘ膜３７（ゲート絶縁膜２３）、ａ
−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、Ａｌ膜４０を連
続して成膜する。そして、Ａｌ膜４０とａ−Ｓｉ：ｎ+
膜３９を同一のマスクを用いてパターニングしてソース
電極２６、ソース配線、ドレイン電極２７を形成すると
ともにオーミックコンタクト層２５を形成する。次に、
パッシベーション膜２８を成膜し、パッシベーション膜
２８、ａ−Ｓｉ膜３８およびＳｉＮｘ膜３７を同一のマ
スクを用いてパターニングして薄膜トランジスタ２０を
形成した後、ＩＴＯ膜を成膜、パターニングして画素電
極３０を形成する。
することで製造コストの低減や工期の短縮が図れる液晶
表示装置の製造方法を提供する。 【解決手段】 ガラス基板２１上にＣｒ膜を成膜、パタ
ーニングしてゲート電極２２およびゲート配線を形成
し、この上にＳｉＮｘ膜３７（ゲート絶縁膜２３）、ａ
−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、Ａｌ膜４０を連
続して成膜する。そして、Ａｌ膜４０とａ−Ｓｉ：ｎ+
膜３９を同一のマスクを用いてパターニングしてソース
電極２６、ソース配線、ドレイン電極２７を形成すると
ともにオーミックコンタクト層２５を形成する。次に、
パッシベーション膜２８を成膜し、パッシベーション膜
２８、ａ−Ｓｉ膜３８およびＳｉＮｘ膜３７を同一のマ
スクを用いてパターニングして薄膜トランジスタ２０を
形成した後、ＩＴＯ膜を成膜、パターニングして画素電
極３０を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置の製
造方法に関し、特に逆スタガ型の薄膜トランジスタを有
する基板を一方の基板とし、製造プロセス中の使用フォ
トマスク数を低減し得る液晶表示装置の製造方法に関す
るものである。
造方法に関し、特に逆スタガ型の薄膜トランジスタを有
する基板を一方の基板とし、製造プロセス中の使用フォ
トマスク数を低減し得る液晶表示装置の製造方法に関す
るものである。
【０００２】
【従来の技術】図９は、従来一般の薄膜トランジスタ型
液晶表示装置において、逆スタガ型の薄膜トランジス
タ、ゲート配線、ソース配線等を備えた薄膜トランジス
タアレイ基板の一構造例を示すものである。この薄膜ト
ランジスタアレイ基板では、図９に示すように、ガラス
等からなる透明基板上に、ゲート配線Ｇとソース配線Ｓ
がマトリクス状に配設されている。そして、ゲート配線
Ｇとソース配線Ｓとで囲まれた領域が一つの画素１とな
り、各画素１毎に薄膜トランジスタ２が設けられてい
る。図７はこの薄膜トランジスタアレイ基板の製造工程
を示す断面図、図８は同、平面図である。
液晶表示装置において、逆スタガ型の薄膜トランジス
タ、ゲート配線、ソース配線等を備えた薄膜トランジス
タアレイ基板の一構造例を示すものである。この薄膜ト
ランジスタアレイ基板では、図９に示すように、ガラス
等からなる透明基板上に、ゲート配線Ｇとソース配線Ｓ
がマトリクス状に配設されている。そして、ゲート配線
Ｇとソース配線Ｓとで囲まれた領域が一つの画素１とな
り、各画素１毎に薄膜トランジスタ２が設けられてい
る。図７はこの薄膜トランジスタアレイ基板の製造工程
を示す断面図、図８は同、平面図である。
【０００３】この薄膜トランジスタ２は、図７（ｅ）お
よび図８（ｅ）に示すように、透明基板３上にゲート配
線Ｇから引き出されたゲート電極４が設けられ、ゲート
電極４を覆うようにゲート絶縁膜５が設けられている。
ゲート電極４上方のゲート絶縁膜５上にアモルファスシ
リコン（ａ−Ｓｉ）からなる半導体能動膜６が設けら
れ、リン等のｎ型不純物を含むアモルファスシリコン
（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層７
を介して半導体能動膜６上からゲート絶縁膜５上にわた
ってソース配線Ｓから引き出されたソース電極８および
ドレイン電極９が設けられている。そして、これらソー
ス電極８、ドレイン電極９、ゲート電極４等で構成され
る薄膜トランジスタ２を覆うパッシベーション膜１０が
設けられ、ドレイン電極９上のパッシベーション膜１０
にコンタクトホール１１が設けられている。さらに、こ
のコンタクトホール１１を通じてドレイン電極９と電気
的に接続されるインジウム錫酸化物（Indium Tin Oxid
e，以下、ＩＴＯと記す）等の透明性導電膜からなる画
素電極１２が設けられている。
よび図８（ｅ）に示すように、透明基板３上にゲート配
線Ｇから引き出されたゲート電極４が設けられ、ゲート
電極４を覆うようにゲート絶縁膜５が設けられている。
ゲート電極４上方のゲート絶縁膜５上にアモルファスシ
リコン（ａ−Ｓｉ）からなる半導体能動膜６が設けら
れ、リン等のｎ型不純物を含むアモルファスシリコン
（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタクト層７
を介して半導体能動膜６上からゲート絶縁膜５上にわた
ってソース配線Ｓから引き出されたソース電極８および
ドレイン電極９が設けられている。そして、これらソー
ス電極８、ドレイン電極９、ゲート電極４等で構成され
る薄膜トランジスタ２を覆うパッシベーション膜１０が
設けられ、ドレイン電極９上のパッシベーション膜１０
にコンタクトホール１１が設けられている。さらに、こ
のコンタクトホール１１を通じてドレイン電極９と電気
的に接続されるインジウム錫酸化物（Indium Tin Oxid
e，以下、ＩＴＯと記す）等の透明性導電膜からなる画
素電極１２が設けられている。
【０００４】また、図７（ｅ）および図８（ｅ）におけ
る左側の部分は、表示領域外に位置するゲート配線Ｇ端
部のゲート端子パッド部１３の断面構造を示している。
これらの図に示すように、透明基板３上のゲート配線材
料からなる下部パッド層１４上にゲート絶縁膜５および
パッシベーション膜１０を貫通するコンタクトホール１
５が設けられ、コンタクトホール１５を通じて下部パッ
ド層１４と電気的に接続される画素電極１２と同一の透
明性導電膜からなる上部パッド層１６が設けられてい
る。
る左側の部分は、表示領域外に位置するゲート配線Ｇ端
部のゲート端子パッド部１３の断面構造を示している。
これらの図に示すように、透明基板３上のゲート配線材
料からなる下部パッド層１４上にゲート絶縁膜５および
パッシベーション膜１０を貫通するコンタクトホール１
５が設けられ、コンタクトホール１５を通じて下部パッ
ド層１４と電気的に接続される画素電極１２と同一の透
明性導電膜からなる上部パッド層１６が設けられてい
る。
【０００５】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図７（ａ）および図８（ａ）に示すよ
うに、透明基板３上に導電膜を成膜し、これをパターニ
ングしてゲート電極４およびゲート配線Ｇを形成する。
また、ゲート端子パッド部１３に下部パッド層１４を形
成する。次に、図７（ｂ）および図８（ｂ）に示すよう
に、これらゲート電極４およびゲート配線Ｇを覆うゲー
ト絶縁膜５を形成した後、ａ−Ｓｉ膜１８、ａ−Ｓｉ：
ｎ+ 膜１９を順次成膜し、一つのフォトマスクを用いて
これらａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を一括し
てパターニングすることによりゲート電極４上にゲート
絶縁膜５を介してアイランド部１７を形成する。次に、
図７（ｃ）および図８（ｃ）に示すように、全面に導電
膜を成膜した後、これをパターニングして導電膜からな
るドレイン電極９、ソース電極８およびソース配線Ｓを
形成し、さらにａ−Ｓｉ膜１８のチャネル部上のａ−Ｓ
ｉ：ｎ+ 膜１９を除去してａ−Ｓｉ：ｎ+ 膜１９からな
るオーミックコンタクト層７を形成する。
る際には、まず、図７（ａ）および図８（ａ）に示すよ
うに、透明基板３上に導電膜を成膜し、これをパターニ
ングしてゲート電極４およびゲート配線Ｇを形成する。
また、ゲート端子パッド部１３に下部パッド層１４を形
成する。次に、図７（ｂ）および図８（ｂ）に示すよう
に、これらゲート電極４およびゲート配線Ｇを覆うゲー
ト絶縁膜５を形成した後、ａ−Ｓｉ膜１８、ａ−Ｓｉ：
ｎ+ 膜１９を順次成膜し、一つのフォトマスクを用いて
これらａ−Ｓｉ膜１８、ａ−Ｓｉ：ｎ+ 膜１９を一括し
てパターニングすることによりゲート電極４上にゲート
絶縁膜５を介してアイランド部１７を形成する。次に、
図７（ｃ）および図８（ｃ）に示すように、全面に導電
膜を成膜した後、これをパターニングして導電膜からな
るドレイン電極９、ソース電極８およびソース配線Ｓを
形成し、さらにａ−Ｓｉ膜１８のチャネル部上のａ−Ｓ
ｉ：ｎ+ 膜１９を除去してａ−Ｓｉ：ｎ+ 膜１９からな
るオーミックコンタクト層７を形成する。
【０００６】次に、図７（ｄ）および図８（ｄ）に示す
ように、全面にパッシベーション膜１０を成膜し、これ
をパターニングすることによりドレイン電極９上および
下部パッド層１４上のパッシベーション膜１０を一部開
口し、ドレイン電極９と画素電極１２を電気的に接続す
るためのコンタクトホール１１、下部パッド層１４と上
部パッド層１６を電気的に接続するためのコンタクトホ
ール１５をそれぞれ形成する。最後に、図７（ｅ）およ
び図８（ｅ）に示すように、全面にＩＴＯ膜を成膜し、
これをパターニングすることにより画素電極１２および
上部パッド層１６を形成する。このような工程を経て、
従来の薄膜トランジスタアレイ基板が完成する。
ように、全面にパッシベーション膜１０を成膜し、これ
をパターニングすることによりドレイン電極９上および
下部パッド層１４上のパッシベーション膜１０を一部開
口し、ドレイン電極９と画素電極１２を電気的に接続す
るためのコンタクトホール１１、下部パッド層１４と上
部パッド層１６を電気的に接続するためのコンタクトホ
ール１５をそれぞれ形成する。最後に、図７（ｅ）およ
び図８（ｅ）に示すように、全面にＩＴＯ膜を成膜し、
これをパターニングすることにより画素電極１２および
上部パッド層１６を形成する。このような工程を経て、
従来の薄膜トランジスタアレイ基板が完成する。
【０００７】
【発明が解決しようとする課題】上記の薄膜トランジス
タアレイ基板の製造方法によれば、ゲート形成用のパタ
ーニング、アイランド部形成用のパターニング、ソース
／ドレイン形成用のパターニング、コンタクトホール形
成用のパターニング、画素電極形成用のパターニングと
５回のパターニング工程を必要とし、１プロセスで５枚
のフォトマスクを必要としていた（以下、５枚マスクプ
ロセスという）。ところが、薄膜トランジスタアレイ基
板を製造するに際して、高価なフォトマスクを多く用
い、製造プロセス中にフォトリソグラフィー工程を多く
設けることは、製造コストの高騰や工期の長期化を招く
原因となって好ましくなく、使用フォトマスク数（フォ
トリソグラフィー工程数）をできるだけ削減することが
望まれていた。
タアレイ基板の製造方法によれば、ゲート形成用のパタ
ーニング、アイランド部形成用のパターニング、ソース
／ドレイン形成用のパターニング、コンタクトホール形
成用のパターニング、画素電極形成用のパターニングと
５回のパターニング工程を必要とし、１プロセスで５枚
のフォトマスクを必要としていた（以下、５枚マスクプ
ロセスという）。ところが、薄膜トランジスタアレイ基
板を製造するに際して、高価なフォトマスクを多く用
い、製造プロセス中にフォトリソグラフィー工程を多く
設けることは、製造コストの高騰や工期の長期化を招く
原因となって好ましくなく、使用フォトマスク数（フォ
トリソグラフィー工程数）をできるだけ削減することが
望まれていた。
【０００８】一方、ゲート配線、ソース配線等の配線材
料には、低抵抗化を図るためにアルミニウムやモリブデ
ン等、抵抗率が比較的小さい金属を採用したいという要
求がある。しかしながら、アルミニウムやモリブデン等
の金属はＩＴＯのエッチングに対する耐性を持っていな
い。そこで、例えば上記の製造方法に対してゲート配線
材料にアルミニウムやモリブデンを適用した場合、図８
（ｅ）に示す画素電極のパターニング工程においてＩＴ
Ｏ膜をエッチングする際に、ゲート配線またはゲート電
極のアルミニウムやモリブデンが露出した部分もエッチ
ングされてしまうという問題があった。したがって、ゲ
ート配線材料にアルミニウムやモリブデンを適用したけ
れば、これらの膜をＩＴＯエッチングから保護する保護
膜を用いる必要がある。ところが、その場合、配線を覆
う保護膜のパターニング工程が必要となるためにフォト
マスクがさらに１枚追加となり、６枚マスクプロセスと
なってフォトマスクを減らしたいという要求に逆行する
ことになる。言い換えれば、上記の５枚マスクプロセス
のゲート配線材料として低抵抗のアルミニウムやモリブ
デンを単に適用することができず、製造コストの低減や
工期の短縮とゲート配線の低抵抗化を両立させることが
できないという問題があった。
料には、低抵抗化を図るためにアルミニウムやモリブデ
ン等、抵抗率が比較的小さい金属を採用したいという要
求がある。しかしながら、アルミニウムやモリブデン等
の金属はＩＴＯのエッチングに対する耐性を持っていな
い。そこで、例えば上記の製造方法に対してゲート配線
材料にアルミニウムやモリブデンを適用した場合、図８
（ｅ）に示す画素電極のパターニング工程においてＩＴ
Ｏ膜をエッチングする際に、ゲート配線またはゲート電
極のアルミニウムやモリブデンが露出した部分もエッチ
ングされてしまうという問題があった。したがって、ゲ
ート配線材料にアルミニウムやモリブデンを適用したけ
れば、これらの膜をＩＴＯエッチングから保護する保護
膜を用いる必要がある。ところが、その場合、配線を覆
う保護膜のパターニング工程が必要となるためにフォト
マスクがさらに１枚追加となり、６枚マスクプロセスと
なってフォトマスクを減らしたいという要求に逆行する
ことになる。言い換えれば、上記の５枚マスクプロセス
のゲート配線材料として低抵抗のアルミニウムやモリブ
デンを単に適用することができず、製造コストの低減や
工期の短縮とゲート配線の低抵抗化を両立させることが
できないという問題があった。
【０００９】本発明は、上記の課題を解決するためにな
されたものであって、使用フォトマスク数を従来プロセ
スより低減することで製造コストの低減や工期の短縮を
図ることのできる液晶表示装置の製造方法を提供するこ
と、さらには配線の低抵抗化に好適な液晶表示装置の製
造方法を提供することを目的とする。
されたものであって、使用フォトマスク数を従来プロセ
スより低減することで製造コストの低減や工期の短縮を
図ることのできる液晶表示装置の製造方法を提供するこ
と、さらには配線の低抵抗化に好適な液晶表示装置の製
造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の液晶表示装置の製造方法は、一対の基板
のうちの一方の基板上に第１の導電膜を成膜しパターニ
ングしてゲート電極およびゲート配線を形成し、これら
ゲート電極およびゲート配線を覆うゲート絶縁膜、半導
体膜、不純物を添加した不純物半導体膜および第２の導
電膜を順次連続して成膜し、上記第２の導電膜および不
純物半導体膜を同一のマスクを用いてパターニングして
上記第２の導電膜からソース電極、ソース配線およびド
レイン電極を形成するとともに上記不純物半導体膜から
オーミックコンタクト層を形成し、少なくとも上記ソー
ス電極、ソース配線、ドレイン電極および上部が露出し
た上記半導体膜上に絶縁膜を成膜し、この絶縁膜、上記
半導体膜および上記ゲート絶縁膜を同一のマスクを用い
てパターニングして画素電極に接触する薄膜トランジス
タを形成し、ついで、上記基板の非成膜部分上に透明性
導電膜を成膜しパターニングして上記画素電極を形成
し、上記一方の基板と他方の基板との間に液晶を挟持す
ることを特徴とするものである。
めに、本発明の液晶表示装置の製造方法は、一対の基板
のうちの一方の基板上に第１の導電膜を成膜しパターニ
ングしてゲート電極およびゲート配線を形成し、これら
ゲート電極およびゲート配線を覆うゲート絶縁膜、半導
体膜、不純物を添加した不純物半導体膜および第２の導
電膜を順次連続して成膜し、上記第２の導電膜および不
純物半導体膜を同一のマスクを用いてパターニングして
上記第２の導電膜からソース電極、ソース配線およびド
レイン電極を形成するとともに上記不純物半導体膜から
オーミックコンタクト層を形成し、少なくとも上記ソー
ス電極、ソース配線、ドレイン電極および上部が露出し
た上記半導体膜上に絶縁膜を成膜し、この絶縁膜、上記
半導体膜および上記ゲート絶縁膜を同一のマスクを用い
てパターニングして画素電極に接触する薄膜トランジス
タを形成し、ついで、上記基板の非成膜部分上に透明性
導電膜を成膜しパターニングして上記画素電極を形成
し、上記一方の基板と他方の基板との間に液晶を挟持す
ることを特徴とするものである。
【００１１】本発明の液晶表示装置の製造方法において
は、ゲート電極およびゲート配線（以下、ゲート部と記
す）形成用のパターニング、ソース電極、ソース配線お
よびドレイン電極（以下、ソース／ドレインと記す）お
よびオーミックコンタクト層形成用のパターニング、薄
膜トランジスタ形成用の絶縁膜および半導体膜のパター
ニング、画素電極形成用のパターニングというように、
パターニング工程が基本的に４回となり、使用フォトマ
スク数が４枚となる。すなわち、従来の製造プロセスと
比較した場合、ゲート部形成用のパターニング後に、半
導体能動膜の形状を規定するアイランド部のパターニン
グを行うのではなく、ゲート絶縁膜、半導体膜、不純物
半導体膜、第２の導電膜の４層連続成膜を行った後、第
２の導電膜と不純物半導体膜を同一のフォトマスクを用
いてパターニングすることによりソース／ドレインとオ
ーミックコンタクト層を形成する。そして、パッシベー
ション膜となる絶縁膜と半導体膜とゲート絶縁膜を同一
のフォトマスクを用いてパターニングすることにより薄
膜トランジスタを形成し、最後に、透明性導電膜のパタ
ーニングにより画素電極を形成する。
は、ゲート電極およびゲート配線（以下、ゲート部と記
す）形成用のパターニング、ソース電極、ソース配線お
よびドレイン電極（以下、ソース／ドレインと記す）お
よびオーミックコンタクト層形成用のパターニング、薄
膜トランジスタ形成用の絶縁膜および半導体膜のパター
ニング、画素電極形成用のパターニングというように、
パターニング工程が基本的に４回となり、使用フォトマ
スク数が４枚となる。すなわち、従来の製造プロセスと
比較した場合、ゲート部形成用のパターニング後に、半
導体能動膜の形状を規定するアイランド部のパターニン
グを行うのではなく、ゲート絶縁膜、半導体膜、不純物
半導体膜、第２の導電膜の４層連続成膜を行った後、第
２の導電膜と不純物半導体膜を同一のフォトマスクを用
いてパターニングすることによりソース／ドレインとオ
ーミックコンタクト層を形成する。そして、パッシベー
ション膜となる絶縁膜と半導体膜とゲート絶縁膜を同一
のフォトマスクを用いてパターニングすることにより薄
膜トランジスタを形成し、最後に、透明性導電膜のパタ
ーニングにより画素電極を形成する。
【００１２】このように、本発明の液晶表示装置の製造
方法は、下側の層から順次パターニングしていくのでは
なく、複数の膜を同一のフォトマスクを用いて一括して
パターニングするようにしたことによって従来の５枚マ
スクプロセスが４枚マスクプロセスとなり、使用フォト
マスク数を減らすことができる。その結果、液晶表示装
置の製造にあたって、製造コストの低減や工期の短縮を
図ることができる。
方法は、下側の層から順次パターニングしていくのでは
なく、複数の膜を同一のフォトマスクを用いて一括して
パターニングするようにしたことによって従来の５枚マ
スクプロセスが４枚マスクプロセスとなり、使用フォト
マスク数を減らすことができる。その結果、液晶表示装
置の製造にあたって、製造コストの低減や工期の短縮を
図ることができる。
【００１３】上記第１の導電膜の具体的な材料としてク
ロム膜、またはアルミニウム膜表面をクロム膜で被覆し
た積層膜、またはモリブデン膜表面をクロム膜で被覆し
た積層膜を用い、上記透明性導電膜の具体的な材料とし
てＩＴＯ膜を用いることができる。上述したように、ア
ルミニウムやモリブデン等の金属はＩＴＯのエッチング
に対する耐性を持っていないため、これらの金属をゲー
ト材料に適用すると、ＩＴＯ膜のエッチング時にゲート
部の露出部分もエッチングされてしまうという問題があ
った。これに対して、クロムはＩＴＯのエッチングに対
する耐性を持っているので、ゲート部のうち少なくとも
その表面をクロムで形成すれば、ＩＴＯ膜のエッチング
時にゲート部の露出部分がエッチングされるという問題
を解決することができる。
ロム膜、またはアルミニウム膜表面をクロム膜で被覆し
た積層膜、またはモリブデン膜表面をクロム膜で被覆し
た積層膜を用い、上記透明性導電膜の具体的な材料とし
てＩＴＯ膜を用いることができる。上述したように、ア
ルミニウムやモリブデン等の金属はＩＴＯのエッチング
に対する耐性を持っていないため、これらの金属をゲー
ト材料に適用すると、ＩＴＯ膜のエッチング時にゲート
部の露出部分もエッチングされてしまうという問題があ
った。これに対して、クロムはＩＴＯのエッチングに対
する耐性を持っているので、ゲート部のうち少なくとも
その表面をクロムで形成すれば、ＩＴＯ膜のエッチング
時にゲート部の露出部分がエッチングされるという問題
を解決することができる。
【００１４】なお、第１の導電膜としてアルミニウム膜
やモリブデン膜の表面をクロム膜で被覆した積層膜を用
いる場合、アルミニウム膜やモリブデン膜で形成したゲ
ートパターンの側面もクロム膜で保護する必要があるた
め、アルミニウム膜やモリブデン膜上にクロム膜を積層
した後、２層を一括してパターニングすることはできな
い。すなわち、アルミニウム膜やモリブデン膜で一旦パ
ターンを形成した後、このパターンの上面と側面を覆う
ようにクロム膜を成膜し、これをパターニングする必要
がある。すると、ゲート形成工程だけで２枚のフォトマ
スクが必要となるので、上述した本発明の４枚マスクプ
ロセスがこの構造の場合には５枚マスクプロセスになっ
てしまう。しかしながら、この種のゲート配線上に保護
膜を設ける構造を採る場合、従来の製造プロセスでは６
枚マスクプロセスになるはずであるから、本発明はこの
構造の場合でも使用フォトマスク数の低減に有効であ
る、ということができる。
やモリブデン膜の表面をクロム膜で被覆した積層膜を用
いる場合、アルミニウム膜やモリブデン膜で形成したゲ
ートパターンの側面もクロム膜で保護する必要があるた
め、アルミニウム膜やモリブデン膜上にクロム膜を積層
した後、２層を一括してパターニングすることはできな
い。すなわち、アルミニウム膜やモリブデン膜で一旦パ
ターンを形成した後、このパターンの上面と側面を覆う
ようにクロム膜を成膜し、これをパターニングする必要
がある。すると、ゲート形成工程だけで２枚のフォトマ
スクが必要となるので、上述した本発明の４枚マスクプ
ロセスがこの構造の場合には５枚マスクプロセスになっ
てしまう。しかしながら、この種のゲート配線上に保護
膜を設ける構造を採る場合、従来の製造プロセスでは６
枚マスクプロセスになるはずであるから、本発明はこの
構造の場合でも使用フォトマスク数の低減に有効であ
る、ということができる。
【００１５】また、本発明の液晶表示装置の製造方法の
他の形態として、上記基板の非成膜部分上に透明性導電
膜を成膜する際に、少なくとも上記ゲート配線上および
上記ゲート電極の外部露出している領域上に同時に透明
性導電膜（例えばＩＴＯ）を成膜してゲート保護膜を形
成するようにしてもよい。ＩＴＯエッチングに対する耐
性を持たないアルミニウムやモリブデンをＩＴＯエッチ
ングに対する耐性を持つクロムで被覆することでゲート
部を保護することについては上で述べた。このように、
エッチング耐性を持つ金属で被覆することでＩＴＯエッ
チング時に露出するゲート部を保護するという技術思想
ではなく、ＩＴＯエッチング時にアルミニウムやモリブ
デンからなるゲート部が露出しないようにＩＴＯ自体で
覆ってやり、このＩＴＯをゲート保護膜として機能させ
ればよい、という技術思想から生まれたのが上記の構造
である。
他の形態として、上記基板の非成膜部分上に透明性導電
膜を成膜する際に、少なくとも上記ゲート配線上および
上記ゲート電極の外部露出している領域上に同時に透明
性導電膜（例えばＩＴＯ）を成膜してゲート保護膜を形
成するようにしてもよい。ＩＴＯエッチングに対する耐
性を持たないアルミニウムやモリブデンをＩＴＯエッチ
ングに対する耐性を持つクロムで被覆することでゲート
部を保護することについては上で述べた。このように、
エッチング耐性を持つ金属で被覆することでＩＴＯエッ
チング時に露出するゲート部を保護するという技術思想
ではなく、ＩＴＯエッチング時にアルミニウムやモリブ
デンからなるゲート部が露出しないようにＩＴＯ自体で
覆ってやり、このＩＴＯをゲート保護膜として機能させ
ればよい、という技術思想から生まれたのが上記の構造
である。
【００１６】この構造を採った場合、アルミニウムやモ
リブデンをクロムで被覆する必要がなく、ゲート材料と
してアルミニウムやモリブデンを単独で用いることがで
きる。また、ゲート配線上やゲート電極の外部露出して
いる領域上にＩＴＯを残すようにパターニングすること
は、画素電極形成用のフォトマスクに一部パターン追加
するのみで画素電極形成工程で同時に行うことができ
る。したがって、この構造の場合には本発明を４枚マス
クプロセスとすることができ、使用フォトマスク数の低
減に有効である。
リブデンをクロムで被覆する必要がなく、ゲート材料と
してアルミニウムやモリブデンを単独で用いることがで
きる。また、ゲート配線上やゲート電極の外部露出して
いる領域上にＩＴＯを残すようにパターニングすること
は、画素電極形成用のフォトマスクに一部パターン追加
するのみで画素電極形成工程で同時に行うことができ
る。したがって、この構造の場合には本発明を４枚マス
クプロセスとすることができ、使用フォトマスク数の低
減に有効である。
【００１７】さらに他の形態として、透明性導電膜から
なるゲート保護膜を形成する際に、ゲート電極上の絶縁
膜上にこのゲート電極と電気的に接続した透明性導電膜
を同時に成膜して上部ゲート電極を形成するようにして
もよい。この構造を採った場合もゲート部をＩＴＯ等の
透明性導電膜で保護することができ、上記と同様の効果
を奏することができる。さらに、本構造の場合、第１の
導電膜からなるゲート電極の上方に絶縁膜を介して上部
ゲート電極が配置されるので、トランジスタがいわゆる
ダブルゲート構造となり、シングルゲート構造のトラン
ジスタと比較してトランジスタのオン電流が増加するこ
とから、トランジスタ特性を向上させることができる。
なるゲート保護膜を形成する際に、ゲート電極上の絶縁
膜上にこのゲート電極と電気的に接続した透明性導電膜
を同時に成膜して上部ゲート電極を形成するようにして
もよい。この構造を採った場合もゲート部をＩＴＯ等の
透明性導電膜で保護することができ、上記と同様の効果
を奏することができる。さらに、本構造の場合、第１の
導電膜からなるゲート電極の上方に絶縁膜を介して上部
ゲート電極が配置されるので、トランジスタがいわゆる
ダブルゲート構造となり、シングルゲート構造のトラン
ジスタと比較してトランジスタのオン電流が増加するこ
とから、トランジスタ特性を向上させることができる。
【００１８】
［第１の実施の形態］以下、本発明の第１の実施の形態
を図１、図２を参照して説明する。本実施の形態の液晶
表示装置の製造方法は、逆スタガ型の薄膜トランジスタ
におけるゲート材料としてクロム単層膜を用いた例であ
り、製造プロセスを４枚マスクプロセスとした例であ
る。図１は液晶表示装置において液晶層を挟んで対向す
る一方の基板である薄膜トランジスタアレイ基板の製造
工程を示す断面図、図２は同、平面図である。
を図１、図２を参照して説明する。本実施の形態の液晶
表示装置の製造方法は、逆スタガ型の薄膜トランジスタ
におけるゲート材料としてクロム単層膜を用いた例であ
り、製造プロセスを４枚マスクプロセスとした例であ
る。図１は液晶表示装置において液晶層を挟んで対向す
る一方の基板である薄膜トランジスタアレイ基板の製造
工程を示す断面図、図２は同、平面図である。
【００１９】この薄膜トランジスタは、図１（ｅ）およ
び図２（ｅ）に示すように、ガラス基板２１上にゲート
配線Ｇから引き出されたゲート電極２２が設けられ、ゲ
ート電極２２を覆うようにＳｉＮx からなるゲート絶縁
膜２３が設けられている。本実施の形態の場合、ゲート
配線材料としてはクロム（Ｃｒ）単層膜が用いられてい
る。ゲート電極２２上方のゲート絶縁膜２３上にアモル
ファスシリコン（ａ−Ｓｉ）からなる半導体能動膜２４
が設けられ、リン等のｎ型不純物を含むアモルファスシ
リコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタク
ト層２５を介して半導体能動膜２４上にはソース配線Ｓ
から引き出されたソース電極２６とドレイン電極２７が
設けられている。これらソース配線Ｓ、ソース電極２６
およびドレイン電極２７はアルミニウム（Ａｌ）膜で形
成されている。そして、これらソース電極２６、ドレイ
ン電極２７、ゲート電極２２等で構成される薄膜トラン
ジスタ２０を覆うＳｉＮx からなるパッシベーション膜
２８が設けられ、ドレイン電極２７上のパッシベーショ
ン膜２８にコンタクトホール２９が設けられている。さ
らに、このコンタクトホール２９を通じてドレイン電極
２７と電気的に接続されたＩＴＯからなる画素電極３０
が設けられている。
び図２（ｅ）に示すように、ガラス基板２１上にゲート
配線Ｇから引き出されたゲート電極２２が設けられ、ゲ
ート電極２２を覆うようにＳｉＮx からなるゲート絶縁
膜２３が設けられている。本実施の形態の場合、ゲート
配線材料としてはクロム（Ｃｒ）単層膜が用いられてい
る。ゲート電極２２上方のゲート絶縁膜２３上にアモル
ファスシリコン（ａ−Ｓｉ）からなる半導体能動膜２４
が設けられ、リン等のｎ型不純物を含むアモルファスシ
リコン（ａ−Ｓｉ：ｎ+ ）からなるオーミックコンタク
ト層２５を介して半導体能動膜２４上にはソース配線Ｓ
から引き出されたソース電極２６とドレイン電極２７が
設けられている。これらソース配線Ｓ、ソース電極２６
およびドレイン電極２７はアルミニウム（Ａｌ）膜で形
成されている。そして、これらソース電極２６、ドレイ
ン電極２７、ゲート電極２２等で構成される薄膜トラン
ジスタ２０を覆うＳｉＮx からなるパッシベーション膜
２８が設けられ、ドレイン電極２７上のパッシベーショ
ン膜２８にコンタクトホール２９が設けられている。さ
らに、このコンタクトホール２９を通じてドレイン電極
２７と電気的に接続されたＩＴＯからなる画素電極３０
が設けられている。
【００２０】また、図１（ｅ）および図２（ｅ）におけ
る破断線より左側の部分は、表示領域外に位置するゲー
ト配線Ｇ端部のゲート端子パッド部３１の断面構造を示
している。これらの図に示すように、ガラス基板２１上
のゲート配線材料からなる下部パッド層３２上にゲート
絶縁膜２３、ａ−Ｓｉ膜およびパッシベーション膜２８
を貫通するコンタクトホール３３が設けられ、コンタク
トホール３３を通じて下部パッド層３２と電気的に接続
されたＩＴＯからなる上部パッド層３４が設けられてい
る。また、図１（ｅ）にはソース電極２６上にもコンタ
クトホール３５が設けられ、ＩＴＯ層３６があたかもソ
ース電極２６と接続されているように図示したが、この
接続部分は実際には薄膜トランジスタ２０の部分にある
のではなく、表示領域外に位置するソース配線Ｓ端部の
ソース端子パッド部の断面構造をこの図にまとめて図示
したものである。したがって、このＩＴＯ層３６はソー
ス端子パッド部の上部パッド層である。
る破断線より左側の部分は、表示領域外に位置するゲー
ト配線Ｇ端部のゲート端子パッド部３１の断面構造を示
している。これらの図に示すように、ガラス基板２１上
のゲート配線材料からなる下部パッド層３２上にゲート
絶縁膜２３、ａ−Ｓｉ膜およびパッシベーション膜２８
を貫通するコンタクトホール３３が設けられ、コンタク
トホール３３を通じて下部パッド層３２と電気的に接続
されたＩＴＯからなる上部パッド層３４が設けられてい
る。また、図１（ｅ）にはソース電極２６上にもコンタ
クトホール３５が設けられ、ＩＴＯ層３６があたかもソ
ース電極２６と接続されているように図示したが、この
接続部分は実際には薄膜トランジスタ２０の部分にある
のではなく、表示領域外に位置するソース配線Ｓ端部の
ソース端子パッド部の断面構造をこの図にまとめて図示
したものである。したがって、このＩＴＯ層３６はソー
ス端子パッド部の上部パッド層である。
【００２１】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図１（ａ）および図２（ａ）に示すよ
うに、ガラス基板２１上にＣｒ膜（第１の導電膜）を成
膜し、これを通常のフォトリソグラフィー技術を用いて
パターニングしてゲート電極２２およびゲート配線Ｇを
形成する。また、ゲート端子パッド部３１に下部パッド
層３２を形成する。次に、図１（ｂ）および図２（ｂ）
に示すように、これらゲート電極２２、ゲート配線Ｇを
覆うようにＳｉＮx 膜３７、ａ−Ｓｉ膜３８（半導体
膜）、ａ−Ｓｉ：ｎ+ 膜３９（不純物半導体膜）、Ａｌ
膜４０（第２の導電膜）の４層を基板全面に連続して成
膜する。この際、同一の成膜装置を用いて同一真空雰囲
気中で連続成膜することもできる。次に、図１（ｃ）お
よび図２（ｃ）に示すように、Ａｌ膜４０上にフォトレ
ジスト（図示せず）を塗布した後、１枚のフォトマスク
を用いてフォトレジストを感光、現像してレジストパタ
ーンを形成し、このレジストパターンをマスクとして上
記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層
のみをエッチングする。このようにして、Ａｌ膜４０か
らなるドレイン電極２７、ソース電極２６およびソース
配線Ｓと、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコ
ンタクト層２５を形成する。
る際には、まず、図１（ａ）および図２（ａ）に示すよ
うに、ガラス基板２１上にＣｒ膜（第１の導電膜）を成
膜し、これを通常のフォトリソグラフィー技術を用いて
パターニングしてゲート電極２２およびゲート配線Ｇを
形成する。また、ゲート端子パッド部３１に下部パッド
層３２を形成する。次に、図１（ｂ）および図２（ｂ）
に示すように、これらゲート電極２２、ゲート配線Ｇを
覆うようにＳｉＮx 膜３７、ａ−Ｓｉ膜３８（半導体
膜）、ａ−Ｓｉ：ｎ+ 膜３９（不純物半導体膜）、Ａｌ
膜４０（第２の導電膜）の４層を基板全面に連続して成
膜する。この際、同一の成膜装置を用いて同一真空雰囲
気中で連続成膜することもできる。次に、図１（ｃ）お
よび図２（ｃ）に示すように、Ａｌ膜４０上にフォトレ
ジスト（図示せず）を塗布した後、１枚のフォトマスク
を用いてフォトレジストを感光、現像してレジストパタ
ーンを形成し、このレジストパターンをマスクとして上
記４層のうちＡｌ膜４０とａ−Ｓｉ：ｎ+ 膜３９の２層
のみをエッチングする。このようにして、Ａｌ膜４０か
らなるドレイン電極２７、ソース電極２６およびソース
配線Ｓと、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミックコ
ンタクト層２５を形成する。
【００２２】次に、図１（ｄ）および図２（ｄ）に示す
ように、全面にＳｉＮx 膜を成膜してパッシベーション
膜２８とし、ＳｉＮx 膜上にフォトレジスト（図示せ
ず）を塗布した後、１枚のフォトマスクを用いてフォト
レジストを感光、現像してレジストパターンを形成し、
このレジストパターンをマスクとしてＳｉＮx 膜（パッ
シベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜
２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層を
エッチングする。このようにして、端部の位置が揃った
パッシベーション膜２８、半導体能動膜２４、ゲート絶
縁膜２３を形成する。また、この工程においてパッシベ
ーション膜２８のエッチングを行う際に、ドレイン電極
２７上のパッシベーション膜２８、およびゲート端子パ
ッド部３１およびソース端子パッド部の下部パッド層３
２上のパッシベーション膜２８を一部開口し、ドレイン
電極２７と画素電極３０を電気的に接続するためのコン
タクトホール２９、下部パッド層３２と上部パッド層３
４を電気的に接続するためのコンタクトホール３３、３
５をそれぞれ形成する。なお、パッシベーション膜２８
をエッチングしてコンタクトホール２９、３３、３５を
形成した際に、コンタクトホール内のＡｌが露出する
が、パッシベーション膜２８のエッチング後に行うａ−
Ｓｉ膜３８のエッチング、ゲート絶縁膜２３のエッチン
グではこのＡｌはエッチングされない。
ように、全面にＳｉＮx 膜を成膜してパッシベーション
膜２８とし、ＳｉＮx 膜上にフォトレジスト（図示せ
ず）を塗布した後、１枚のフォトマスクを用いてフォト
レジストを感光、現像してレジストパターンを形成し、
このレジストパターンをマスクとしてＳｉＮx 膜（パッ
シベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜
２４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層を
エッチングする。このようにして、端部の位置が揃った
パッシベーション膜２８、半導体能動膜２４、ゲート絶
縁膜２３を形成する。また、この工程においてパッシベ
ーション膜２８のエッチングを行う際に、ドレイン電極
２７上のパッシベーション膜２８、およびゲート端子パ
ッド部３１およびソース端子パッド部の下部パッド層３
２上のパッシベーション膜２８を一部開口し、ドレイン
電極２７と画素電極３０を電気的に接続するためのコン
タクトホール２９、下部パッド層３２と上部パッド層３
４を電気的に接続するためのコンタクトホール３３、３
５をそれぞれ形成する。なお、パッシベーション膜２８
をエッチングしてコンタクトホール２９、３３、３５を
形成した際に、コンタクトホール内のＡｌが露出する
が、パッシベーション膜２８のエッチング後に行うａ−
Ｓｉ膜３８のエッチング、ゲート絶縁膜２３のエッチン
グではこのＡｌはエッチングされない。
【００２３】次に、図１（ｅ）および図２（ｅ）に示す
ように、全面にＩＴＯ膜を成膜し、これを通常のフォト
リソグラフィー技術を用いてパターニングすることによ
り画素電極３０とゲート端子パッド部３１、ソース端子
パッド部の上部パッド層３４、３６を形成する。このよ
うな工程を経て、薄膜トランジスタアレイ基板を作製す
ることができる。そして、この薄膜トランジスタアレイ
基板と共通電極を形成した対向基板を準備し、これら基
板間に液晶を封入することによって上記構成の液晶表示
装置が完成する。
ように、全面にＩＴＯ膜を成膜し、これを通常のフォト
リソグラフィー技術を用いてパターニングすることによ
り画素電極３０とゲート端子パッド部３１、ソース端子
パッド部の上部パッド層３４、３６を形成する。このよ
うな工程を経て、薄膜トランジスタアレイ基板を作製す
ることができる。そして、この薄膜トランジスタアレイ
基板と共通電極を形成した対向基板を準備し、これら基
板間に液晶を封入することによって上記構成の液晶表示
装置が完成する。
【００２４】本実施の形態の液晶表示装置の製造方法に
おいては、ゲート部形成用のパターニング、ソース／ド
レインおよびオーミックコンタクト層形成用のパターニ
ング、絶縁膜および半導体能動膜のパターニング、画素
電極形成用のパターニングというようにパターニング工
程が４回となり、使用フォトマスク数が４枚となる。す
なわち、本実施の形態の液晶表示装置の製造方法では、
従来の製造プロセスのように下側の層から順次パターニ
ングしていくのではなく、ソース／ドレイン層とオーミ
ックコンタクト層、および絶縁膜と半導体能動膜を１枚
のフォトマスクでパターニングするようにしたことによ
って従来の５枚マスクプロセスが４枚マスクプロセスと
なり、使用フォトマスク数を減らすことができる。その
結果、液晶表示装置の製造にあたって、製造コストの低
減や工期の短縮を図ることができる。
おいては、ゲート部形成用のパターニング、ソース／ド
レインおよびオーミックコンタクト層形成用のパターニ
ング、絶縁膜および半導体能動膜のパターニング、画素
電極形成用のパターニングというようにパターニング工
程が４回となり、使用フォトマスク数が４枚となる。す
なわち、本実施の形態の液晶表示装置の製造方法では、
従来の製造プロセスのように下側の層から順次パターニ
ングしていくのではなく、ソース／ドレイン層とオーミ
ックコンタクト層、および絶縁膜と半導体能動膜を１枚
のフォトマスクでパターニングするようにしたことによ
って従来の５枚マスクプロセスが４枚マスクプロセスと
なり、使用フォトマスク数を減らすことができる。その
結果、液晶表示装置の製造にあたって、製造コストの低
減や工期の短縮を図ることができる。
【００２５】また、本実施の形態の場合、図２（ｄ）に
示したように、絶縁膜および半導体能動膜のパターニン
グを行った後にゲート配線Ｇの大部分とゲート電極２２
の先端が外部に露出する。もしここで、ゲート材料がＡ
ｌ単層膜であり、Ａｌ表面が露出していると、ＩＴＯ膜
の成膜、エッチングを行った場合、ＩＴＯエッチングに
対する耐性を持たないＡｌがエッチングされてしまう。
これに対して、本実施の形態では、ゲート配線材料とし
てＩＴＯエッチングに対する耐性を有するＣｒを用いて
いるため、ゲート部の露出部分がエッチングされるとい
う従来の問題を解消することができる。
示したように、絶縁膜および半導体能動膜のパターニン
グを行った後にゲート配線Ｇの大部分とゲート電極２２
の先端が外部に露出する。もしここで、ゲート材料がＡ
ｌ単層膜であり、Ａｌ表面が露出していると、ＩＴＯ膜
の成膜、エッチングを行った場合、ＩＴＯエッチングに
対する耐性を持たないＡｌがエッチングされてしまう。
これに対して、本実施の形態では、ゲート配線材料とし
てＩＴＯエッチングに対する耐性を有するＣｒを用いて
いるため、ゲート部の露出部分がエッチングされるとい
う従来の問題を解消することができる。
【００２６】［第２の実施の形態］以下、本発明の第２
の実施の形態を図３、図４を参照して説明する。本実施
の形態の液晶表示装置の製造方法が第１の実施の形態の
製造方法と異なる点は、ゲート材料としてＡｌ膜の表面
をＣｒ膜で被覆した積層膜を用いる点である。この場
合、製造プロセスは５枚マスクプロセスとなる。図３は
薄膜トランジスタアレイ基板の製造工程を示す断面図、
図４は同平面図であるが、これらの図において図１、図
２と共通の構成要素については同一の符号を付し、詳細
な説明は省略する。
の実施の形態を図３、図４を参照して説明する。本実施
の形態の液晶表示装置の製造方法が第１の実施の形態の
製造方法と異なる点は、ゲート材料としてＡｌ膜の表面
をＣｒ膜で被覆した積層膜を用いる点である。この場
合、製造プロセスは５枚マスクプロセスとなる。図３は
薄膜トランジスタアレイ基板の製造工程を示す断面図、
図４は同平面図であるが、これらの図において図１、図
２と共通の構成要素については同一の符号を付し、詳細
な説明は省略する。
【００２７】図３（ｅ）に示す薄膜トランジスタも逆ス
タガ型であり、第１の実施の形態のものとほぼ同様の構
造を有している。そして、構造上唯一異なる点は、ガラ
ス基板２１上のゲート電極４２とゲート配線Ｇ１、およ
びゲート端子パッド部３１の下部パッド層４３が、Ａｌ
膜４４の上面および側面をＣｒ膜４５で被覆した積層膜
で構成されている点である。
タガ型であり、第１の実施の形態のものとほぼ同様の構
造を有している。そして、構造上唯一異なる点は、ガラ
ス基板２１上のゲート電極４２とゲート配線Ｇ１、およ
びゲート端子パッド部３１の下部パッド層４３が、Ａｌ
膜４４の上面および側面をＣｒ膜４５で被覆した積層膜
で構成されている点である。
【００２８】この薄膜トランジスタアレイ基板を製造す
る際には、まず、図３（ａ）および図４（ａ）に示すよ
うに、ガラス基板２１上にＡｌ膜４４を成膜し、これを
通常のフォトリソグラフィー技術を用いてパターニング
してゲート電極４２およびゲート配線Ｇ１の下層側を形
成する。さらに、Ｃｒ膜４５を基板全面に成膜した後、
このＣｒ膜４５をＡｌ膜４４のパターニング幅よりも広
い幅でフォトリソグラフィー技術を用いてパターニング
してゲート電極４２およびゲート配線Ｇ１の上層側を形
成する。
る際には、まず、図３（ａ）および図４（ａ）に示すよ
うに、ガラス基板２１上にＡｌ膜４４を成膜し、これを
通常のフォトリソグラフィー技術を用いてパターニング
してゲート電極４２およびゲート配線Ｇ１の下層側を形
成する。さらに、Ｃｒ膜４５を基板全面に成膜した後、
このＣｒ膜４５をＡｌ膜４４のパターニング幅よりも広
い幅でフォトリソグラフィー技術を用いてパターニング
してゲート電極４２およびゲート配線Ｇ１の上層側を形
成する。
【００２９】この後の工程は第１の実施の形態と同様で
ある。図３（ｂ）および図４（ｂ）に示すように、Ｓｉ
Ｎx 膜３７、ａ−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、
Ａｌ膜４０の４層を基板全面に連続して成膜する。次
に、図３（ｃ）および図４（ｃ）に示すように、１枚の
フォトマスクを用いて上記４層のうちＡｌ膜４０とａ−
Ｓｉ：ｎ+ 膜３９の２層のみをエッチングし、Ａｌ膜４
０からなるソース配線Ｓ、ソース電極２６およびドレイ
ン電極２７と、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミッ
クコンタクト層２５を形成する。次に、図３（ｄ）およ
び図４（ｄ）に示すように、全面にＳｉＮx 膜を成膜し
た後、１枚のフォトマスクを用いてＳｉＮ x 膜（パッシ
ベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２
４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をパ
ターニングする。また、この工程ではドレイン電極２７
と画素電極３０を電気的に接続するコンタクトホール２
９、下部パッド層４３と上部パッド層３４を電気的に接
続するコンタクトホール３３、３５をそれぞれ形成す
る。
ある。図３（ｂ）および図４（ｂ）に示すように、Ｓｉ
Ｎx 膜３７、ａ−Ｓｉ膜３８、ａ−Ｓｉ：ｎ+ 膜３９、
Ａｌ膜４０の４層を基板全面に連続して成膜する。次
に、図３（ｃ）および図４（ｃ）に示すように、１枚の
フォトマスクを用いて上記４層のうちＡｌ膜４０とａ−
Ｓｉ：ｎ+ 膜３９の２層のみをエッチングし、Ａｌ膜４
０からなるソース配線Ｓ、ソース電極２６およびドレイ
ン電極２７と、ａ−Ｓｉ：ｎ+ 膜３９からなるオーミッ
クコンタクト層２５を形成する。次に、図３（ｄ）およ
び図４（ｄ）に示すように、全面にＳｉＮx 膜を成膜し
た後、１枚のフォトマスクを用いてＳｉＮ x 膜（パッシ
ベーション膜２８）、ａ−Ｓｉ膜３８（半導体能動膜２
４）、ＳｉＮx 膜３７（ゲート絶縁膜２３）の３層をパ
ターニングする。また、この工程ではドレイン電極２７
と画素電極３０を電気的に接続するコンタクトホール２
９、下部パッド層４３と上部パッド層３４を電気的に接
続するコンタクトホール３３、３５をそれぞれ形成す
る。
【００３０】次に、図３（ｅ）および図４（ｅ）に示す
ように、全面にＩＴＯ膜を成膜した後、これを通常のフ
ォトリソグラフィー技術を用いてパターニングすること
により画素電極３０とゲート端子パッド部３１、ソース
端子パッド部の上部パッド層３４、３６を形成する。こ
のような工程を経て、薄膜トランジスタアレイ基板を作
製することができる。そして、この薄膜トランジスタア
レイ基板と共通電極を形成した対向基板を準備し、これ
ら基板間に液晶を封入することによって本実施の形態の
液晶表示装置が完成する。
ように、全面にＩＴＯ膜を成膜した後、これを通常のフ
ォトリソグラフィー技術を用いてパターニングすること
により画素電極３０とゲート端子パッド部３１、ソース
端子パッド部の上部パッド層３４、３６を形成する。こ
のような工程を経て、薄膜トランジスタアレイ基板を作
製することができる。そして、この薄膜トランジスタア
レイ基板と共通電極を形成した対向基板を準備し、これ
ら基板間に液晶を封入することによって本実施の形態の
液晶表示装置が完成する。
【００３１】本実施の形態のように、ゲート材料として
Ａｌ表面をＣｒで被覆した積層膜を用いる場合、Ａｌで
形成した下層側ゲートパターンの側面もＣｒで保護する
必要があるため、Ａｌ膜上にＣｒ膜を成膜した後、２層
を一括してパターニングするという方法を採ることはで
きない。つまり、Ａｌ膜で一旦パターンを形成した後、
このパターンの上面と側面を覆うようにＣｒ膜を成膜
し、これをパターニングしなければならない。すると、
ゲート形成工程だけで２枚のフォトマスクが必要となる
ので、第１の実施の形態に比べてフォトマスクが１枚増
え、５枚マスクプロセスとなる。しかしながら、従来の
製造プロセスにおいてＡｌゲートの表面をＣｒで保護し
ようとした場合には６枚マスクプロセスになるから、本
実施の形態の場合でもやはり従来法に比べて使用フォト
マスク数を低減することができる。その結果、製造コス
トの低減や工期の短縮を図ることができる。
Ａｌ表面をＣｒで被覆した積層膜を用いる場合、Ａｌで
形成した下層側ゲートパターンの側面もＣｒで保護する
必要があるため、Ａｌ膜上にＣｒ膜を成膜した後、２層
を一括してパターニングするという方法を採ることはで
きない。つまり、Ａｌ膜で一旦パターンを形成した後、
このパターンの上面と側面を覆うようにＣｒ膜を成膜
し、これをパターニングしなければならない。すると、
ゲート形成工程だけで２枚のフォトマスクが必要となる
ので、第１の実施の形態に比べてフォトマスクが１枚増
え、５枚マスクプロセスとなる。しかしながら、従来の
製造プロセスにおいてＡｌゲートの表面をＣｒで保護し
ようとした場合には６枚マスクプロセスになるから、本
実施の形態の場合でもやはり従来法に比べて使用フォト
マスク数を低減することができる。その結果、製造コス
トの低減や工期の短縮を図ることができる。
【００３２】また、本実施の形態の場合、Ａｌ表面をＣ
ｒで被覆した積層膜をゲート材料に用いたが、Ａｌの抵
抗率はＣｒの抵抗率に比べて小さいため、Ｃｒのみでゲ
ート配線を形成した第１の実施の形態よりも配線抵抗を
小さくすることができる。したがって、本実施の形態の
方法は、第１の実施の形態の方法に比べて使用フォトマ
スク数が１枚増えるものの、ゲート配線抵抗を小さくす
ることができるという効果が得られる。
ｒで被覆した積層膜をゲート材料に用いたが、Ａｌの抵
抗率はＣｒの抵抗率に比べて小さいため、Ｃｒのみでゲ
ート配線を形成した第１の実施の形態よりも配線抵抗を
小さくすることができる。したがって、本実施の形態の
方法は、第１の実施の形態の方法に比べて使用フォトマ
スク数が１枚増えるものの、ゲート配線抵抗を小さくす
ることができるという効果が得られる。
【００３３】なお、本実施の形態ではＡｌ表面をＣｒで
被覆した積層膜をゲート材料に用いたが、Ａｌに代えて
モリブデン（Ｍｏ）を用いてもよく、本実施の形態の方
法においてＭｏを用いた場合にも同様の効果を奏するこ
とができる。
被覆した積層膜をゲート材料に用いたが、Ａｌに代えて
モリブデン（Ｍｏ）を用いてもよく、本実施の形態の方
法においてＭｏを用いた場合にも同様の効果を奏するこ
とができる。
【００３４】［第３の実施の形態］以下、本発明の第３
の実施の形態を図５を参照して説明する。本実施の形態
の液晶表示装置の製造方法が第１、第２の実施の形態の
製造方法と異なる点は、ゲート配線上およびゲート電極
の露出している領域上にもＩＴＯを残してゲート保護膜
とした点である。本実施の形態における製造プロセスは
４枚マスクプロセスとなる。なお、薄膜トランジスタア
レイ基板の製造工程を示す断面図は図１と同様であるた
め、図示を省略し、図５に平面図のみを示す。図５にお
いて図２と共通の構成要素については同一の符号を付
し、詳細な説明は省略する。
の実施の形態を図５を参照して説明する。本実施の形態
の液晶表示装置の製造方法が第１、第２の実施の形態の
製造方法と異なる点は、ゲート配線上およびゲート電極
の露出している領域上にもＩＴＯを残してゲート保護膜
とした点である。本実施の形態における製造プロセスは
４枚マスクプロセスとなる。なお、薄膜トランジスタア
レイ基板の製造工程を示す断面図は図１と同様であるた
め、図示を省略し、図５に平面図のみを示す。図５にお
いて図２と共通の構成要素については同一の符号を付
し、詳細な説明は省略する。
【００３５】本実施の形態の製造方法の場合、図５
（ａ）、（ｂ）、（ｃ）に示すゲート部形成からソース
／ドレイン形成までの工程（断面構造は図１（ａ）、
（ｂ）、（ｃ）に相当）は第１の実施の形態と全く同様
である。ただし、第１の実施の形態と異なり、ゲート材
料としてＡｌ単層膜を用いることができる。次に、図１
（ｄ）に示すＳｉＮx 膜（パッシベーション膜２８）／
ａ−Ｓｉ膜３８（半導体能動膜２４）／ＳｉＮx 膜３７
（ゲート絶縁膜２３）のパターニングを行う工程では、
断面構造は第１の実施の形態と変わらないが、ここで形
成するパターンの平面形状が図５（ｄ）に示すように若
干変わっている。すなわち、第１の実施の形態ではパタ
ーンの薄膜トランジスタ２０を覆う部分がソース電極２
６からドレイン電極２７に向けて直線状に延在していた
のに対して、本実施の形態ではソース電極２６からドレ
イン電極２７に向けて延在する部分がゲート電極２２の
基端部のところでゲート配線Ｇ側に張り出し、ゲート配
線Ｇの一部に重畳している。
（ａ）、（ｂ）、（ｃ）に示すゲート部形成からソース
／ドレイン形成までの工程（断面構造は図１（ａ）、
（ｂ）、（ｃ）に相当）は第１の実施の形態と全く同様
である。ただし、第１の実施の形態と異なり、ゲート材
料としてＡｌ単層膜を用いることができる。次に、図１
（ｄ）に示すＳｉＮx 膜（パッシベーション膜２８）／
ａ−Ｓｉ膜３８（半導体能動膜２４）／ＳｉＮx 膜３７
（ゲート絶縁膜２３）のパターニングを行う工程では、
断面構造は第１の実施の形態と変わらないが、ここで形
成するパターンの平面形状が図５（ｄ）に示すように若
干変わっている。すなわち、第１の実施の形態ではパタ
ーンの薄膜トランジスタ２０を覆う部分がソース電極２
６からドレイン電極２７に向けて直線状に延在していた
のに対して、本実施の形態ではソース電極２６からドレ
イン電極２７に向けて延在する部分がゲート電極２２の
基端部のところでゲート配線Ｇ側に張り出し、ゲート配
線Ｇの一部に重畳している。
【００３６】次に、図１（ｅ）に示すように、ＩＴＯの
成膜、パターニングを行う工程において、第１の実施の
形態ではＩＴＯからなる画素電極３０と端子パッド部の
上部パッド層３４、３６のみを形成していた。これに対
して、本実施の形態ではこれら画素電極３０と端子パッ
ド部３４、３６に加えて、ゲート配線Ｇ上およびゲート
電極２２先端のパッシベーション膜２８から露出した領
域上にもＩＴＯ膜４７を残している。
成膜、パターニングを行う工程において、第１の実施の
形態ではＩＴＯからなる画素電極３０と端子パッド部の
上部パッド層３４、３６のみを形成していた。これに対
して、本実施の形態ではこれら画素電極３０と端子パッ
ド部３４、３６に加えて、ゲート配線Ｇ上およびゲート
電極２２先端のパッシベーション膜２８から露出した領
域上にもＩＴＯ膜４７を残している。
【００３７】第１の実施の形態の方法はＩＴＯエッチン
グに対する耐性を持つＣｒをゲート材料として用いたも
の、第２の実施の形態の方法はＩＴＯエッチングに対す
る耐性を持たないＡｌをＣｒで被覆したものをゲート材
料として用いたものである。これに対して、ＩＴＯエッ
チング時にＡｌからなるゲート部が露出しないようにＩ
ＴＯ膜４７自体で覆い、このＩＴＯ膜４７をゲート保護
膜としたものが本実施の形態の方法である。これによ
り、ＩＴＯエッチング時にゲート部の露出部分がエッチ
ングされるという従来の問題を解消することができる。
グに対する耐性を持つＣｒをゲート材料として用いたも
の、第２の実施の形態の方法はＩＴＯエッチングに対す
る耐性を持たないＡｌをＣｒで被覆したものをゲート材
料として用いたものである。これに対して、ＩＴＯエッ
チング時にＡｌからなるゲート部が露出しないようにＩ
ＴＯ膜４７自体で覆い、このＩＴＯ膜４７をゲート保護
膜としたものが本実施の形態の方法である。これによ
り、ＩＴＯエッチング時にゲート部の露出部分がエッチ
ングされるという従来の問題を解消することができる。
【００３８】本方法の場合、ＡｌをＣｒで被覆する必要
がなく、ゲート配線がＡｌ単層膜となるので、第１、第
２の実施の形態に比べてゲート配線抵抗をより低減する
ことができる。また、ゲート配線上やゲート電極の露出
している領域上にＩＴＯを残すようにパターニングする
に際して新たなフォトマスクを追加する必要はなく、第
１の実施の形態で用いた画素電極形成用のフォトマスク
に一部パターン追加するのみでよく、画素電極形成工程
で同時にパターニングを行うことができる。したがっ
て、本方法の場合には４枚マスクプロセスとなって従来
プロセスに比べて使用フォトマスク数を低減することが
でき、製造コストの低減や工期の短縮を図ることができ
る。なお、本方法の場合、ゲート材料としてＡｌに代え
てＭｏやＣｒを用いることもできる。
がなく、ゲート配線がＡｌ単層膜となるので、第１、第
２の実施の形態に比べてゲート配線抵抗をより低減する
ことができる。また、ゲート配線上やゲート電極の露出
している領域上にＩＴＯを残すようにパターニングする
に際して新たなフォトマスクを追加する必要はなく、第
１の実施の形態で用いた画素電極形成用のフォトマスク
に一部パターン追加するのみでよく、画素電極形成工程
で同時にパターニングを行うことができる。したがっ
て、本方法の場合には４枚マスクプロセスとなって従来
プロセスに比べて使用フォトマスク数を低減することが
でき、製造コストの低減や工期の短縮を図ることができ
る。なお、本方法の場合、ゲート材料としてＡｌに代え
てＭｏやＣｒを用いることもできる。
【００３９】［第４の実施の形態］以下、本発明の第４
の実施の形態を図６を参照して説明する。本実施の形態
の液晶表示装置の製造方法は第３の実施の形態の製造方
法と類似したものである。そして、第３の実施の形態の
製造方法と異なる点は、ゲート電極の露出している領域
だけでなく、ゲート電極上の全ての領域にＩＴＯを残し
た点である。図６は、薄膜トランジスタアレイ基板の製
造工程を示す平面図であり、図６において図５と共通の
構成要素については同一の符号を付し、詳細な説明は省
略する。
の実施の形態を図６を参照して説明する。本実施の形態
の液晶表示装置の製造方法は第３の実施の形態の製造方
法と類似したものである。そして、第３の実施の形態の
製造方法と異なる点は、ゲート電極の露出している領域
だけでなく、ゲート電極上の全ての領域にＩＴＯを残し
た点である。図６は、薄膜トランジスタアレイ基板の製
造工程を示す平面図であり、図６において図５と共通の
構成要素については同一の符号を付し、詳細な説明は省
略する。
【００４０】第３の実施の形態の方法では、図５（ｅ）
に示したように、ゲート配線Ｇ上とゲート電極２２先端
のパッシベーション膜２８から露出した領域上にＩＴＯ
膜４７を残した。これに対して、本実施の形態の方法で
は、図６（ｅ）に示したように、ゲート電極２２先端の
露出部分のみならず、ゲート電極２２上の全ての領域に
わたってゲート配線Ｇ上から連続してＩＴＯ膜４９を残
している。すなわち、ゲート配線Ｇ上を覆うＩＴＯパタ
ーンがゲート電極２２先端に向かって延在し、Ａｌ膜か
らなるゲート配線Ｇおよびゲート電極２２と同様の形状
となっている。
に示したように、ゲート配線Ｇ上とゲート電極２２先端
のパッシベーション膜２８から露出した領域上にＩＴＯ
膜４７を残した。これに対して、本実施の形態の方法で
は、図６（ｅ）に示したように、ゲート電極２２先端の
露出部分のみならず、ゲート電極２２上の全ての領域に
わたってゲート配線Ｇ上から連続してＩＴＯ膜４９を残
している。すなわち、ゲート配線Ｇ上を覆うＩＴＯパタ
ーンがゲート電極２２先端に向かって延在し、Ａｌ膜か
らなるゲート配線Ｇおよびゲート電極２２と同様の形状
となっている。
【００４１】本方法においても、第３の実施の形態と同
様、ゲート配線Ｇやゲート電極２２の露出した部分をＩ
ＴＯ膜４９が覆ってゲート保護膜として機能するため、
ゲート部の露出部分がエッチングされるという従来の問
題を解消することができる。また、４枚マスクプロセス
となることで製造コストの低減や工期の短縮が図れると
いう上記と同様の効果を奏することができる。さらに、
本方法で得られた薄膜トランジスタにおいては、Ａｌか
らなるゲート電極２２の上方にゲート絶縁膜、ソース電
極、ドレイン電極、パッシベーション膜を介してＩＴＯ
膜４９が配置されたことになる。すなわち、ゲート電極
２２上のＩＴＯ膜４９がゲート保護膜として機能するの
みならず、上部ゲート電極としても機能し、薄膜トラン
ジスタがいわゆるダブルゲート構造となる。その結果、
シングルゲート構造のトランジスタと比較してトランジ
スタのオン電流が増加するため、トランジスタ特性を向
上させることができる。また、本方法の場合、ゲート材
料としてＡｌに代えてＭｏやＣｒを用いることもでき
る。
様、ゲート配線Ｇやゲート電極２２の露出した部分をＩ
ＴＯ膜４９が覆ってゲート保護膜として機能するため、
ゲート部の露出部分がエッチングされるという従来の問
題を解消することができる。また、４枚マスクプロセス
となることで製造コストの低減や工期の短縮が図れると
いう上記と同様の効果を奏することができる。さらに、
本方法で得られた薄膜トランジスタにおいては、Ａｌか
らなるゲート電極２２の上方にゲート絶縁膜、ソース電
極、ドレイン電極、パッシベーション膜を介してＩＴＯ
膜４９が配置されたことになる。すなわち、ゲート電極
２２上のＩＴＯ膜４９がゲート保護膜として機能するの
みならず、上部ゲート電極としても機能し、薄膜トラン
ジスタがいわゆるダブルゲート構造となる。その結果、
シングルゲート構造のトランジスタと比較してトランジ
スタのオン電流が増加するため、トランジスタ特性を向
上させることができる。また、本方法の場合、ゲート材
料としてＡｌに代えてＭｏやＣｒを用いることもでき
る。
【００４２】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばゲート絶縁膜、パッシベーション膜等をはじめとす
る各種膜の具体的な材料等に関しては、適宜変更が可能
である。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばゲート絶縁膜、パッシベーション膜等をはじめとす
る各種膜の具体的な材料等に関しては、適宜変更が可能
である。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明の
液晶表示装置の製造方法によれば、ゲート部形成用パタ
ーニング、ソース／ドレインおよびオーミックコンタク
ト層形成用パターニング、薄膜トランジスタ形成用パタ
ーニング、画素電極形成用パターニングというように、
パターニング工程が基本的に４回となり、使用フォトマ
スク数が４枚となる。このように、本方法は、複数の膜
を同一のフォトマスクを用いて一括してパターニングす
るようにしたことによって従来の５枚マスクプロセスが
４枚マスクプロセスとなり、使用フォトマスク数を減ら
すことができる。その結果、液晶表示装置の製造にあた
って、製造コストの低減や工期の短縮を図ることができ
る。なお、第１の導電膜としてアルミニウム膜やモリブ
デン膜の表面をクロム膜で被覆した積層膜を用いた場合
には５枚マスクプロセスとなるが、この場合でも従来プ
ロセスでは６枚マスクプロセスになることを考えれば使
用フォトマスク数の低減に有効となる。
液晶表示装置の製造方法によれば、ゲート部形成用パタ
ーニング、ソース／ドレインおよびオーミックコンタク
ト層形成用パターニング、薄膜トランジスタ形成用パタ
ーニング、画素電極形成用パターニングというように、
パターニング工程が基本的に４回となり、使用フォトマ
スク数が４枚となる。このように、本方法は、複数の膜
を同一のフォトマスクを用いて一括してパターニングす
るようにしたことによって従来の５枚マスクプロセスが
４枚マスクプロセスとなり、使用フォトマスク数を減ら
すことができる。その結果、液晶表示装置の製造にあた
って、製造コストの低減や工期の短縮を図ることができ
る。なお、第１の導電膜としてアルミニウム膜やモリブ
デン膜の表面をクロム膜で被覆した積層膜を用いた場合
には５枚マスクプロセスとなるが、この場合でも従来プ
ロセスでは６枚マスクプロセスになることを考えれば使
用フォトマスク数の低減に有効となる。
【００４４】また、第１の導電膜の具体的な材料として
クロム膜、またはアルミニウム膜表面をクロム膜で被覆
した積層膜、またはモリブデン膜表面をクロム膜で被覆
した積層膜を用い、透明性導電膜の具体的な材料として
ＩＴＯ膜を用いた場合、ＩＴＯ膜のエッチング時にゲー
ト部の露出部分がエッチングされるという問題を解決し
ながらゲート配線の低抵抗化を図ることができる。その
結果、製造コストの低減や工期の短縮とゲート配線の低
抵抗化を両立させることができる。さらに、透明性導電
膜からなる上部ゲート電極を形成した場合、薄膜トラン
ジスタ特性を向上させることができる。
クロム膜、またはアルミニウム膜表面をクロム膜で被覆
した積層膜、またはモリブデン膜表面をクロム膜で被覆
した積層膜を用い、透明性導電膜の具体的な材料として
ＩＴＯ膜を用いた場合、ＩＴＯ膜のエッチング時にゲー
ト部の露出部分がエッチングされるという問題を解決し
ながらゲート配線の低抵抗化を図ることができる。その
結果、製造コストの低減や工期の短縮とゲート配線の低
抵抗化を両立させることができる。さらに、透明性導電
膜からなる上部ゲート電極を形成した場合、薄膜トラン
ジスタ特性を向上させることができる。
【図１】 本発明の第１の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。
【図２】 同、平面図である。
【図３】 本発明の第２の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。
【図４】 同、平面図である。
【図５】 本発明の第３の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す平面図である。
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す平面図である。
【図６】 本発明の第４の実施の形態である液晶表示装
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。
置の製造方法を示す図であり、特に薄膜トランジスタア
レイ基板の製造工程を示す断面図である。
【図７】 従来の液晶表示装置の製造方法の一例を示す
図であり、特に薄膜トランジスタアレイ基板の製造工程
を示す断面図である。
図であり、特に薄膜トランジスタアレイ基板の製造工程
を示す断面図である。
【図８】 同、平面図である。
【図９】 一般の液晶表示装置の概略構成を示す平面図
である。
である。
２０ 薄膜トランジスタ ２１ ガラス基板（基板） ２２，４２ ゲート電極 ２３ ゲート絶縁膜 ２４ 半導体能動膜 ２５ オーミックコンタクト層 ２６ ソース電極 ２７ ドレイン電極 ２８ パッシベーション膜（絶縁膜） ２９，３３，３５ コンタクトホール ３０ 画素電極 ３７ ＳｉＮx 膜（ゲート絶縁膜） ３８ ａ−Ｓｉ膜（半導体膜） ３９ ａ−Ｓｉ：ｎ+ 膜（不純物半導体膜） ４０ Ａｌ膜（第２の導電膜） ４４ Ａｌ膜 ４５ Ｃｒ膜 ４７，４９ ＩＴＯ膜（ゲート保護膜） Ｇ，Ｇ１ ゲート配線 Ｓ ソース配線
Claims (4)
- 【請求項１】 一対の基板のうちの一方の基板上に第１
の導電膜を成膜しパターニングしてゲート電極およびゲ
ート配線を形成し、該ゲート電極およびゲート配線を覆
うゲート絶縁膜、半導体膜、不純物を添加した不純物半
導体膜および第２の導電膜を順次連続して成膜し、前記
第２の導電膜および不純物半導体膜を同一のマスクを用
いてパターニングして前記第２の導電膜からソース電
極、ソース配線およびドレイン電極を形成するとともに
前記不純物半導体膜からオーミックコンタクト層を形成
し、少なくとも前記ソース電極、ソース配線、ドレイン
電極および上部が露出した前記半導体膜上に絶縁膜を成
膜し、該絶縁膜、前記半導体膜および前記ゲート絶縁膜
を同一のマスクを用いてパターニングして画素電極に接
触する薄膜トランジスタを形成し、ついで、前記基板の
非成膜部分上に透明性導電膜を成膜しパターニングして
前記画素電極を形成し、前記一方の基板と他方の基板と
の間に液晶を挟持することを特徴とする液晶表示装置の
製造方法。 - 【請求項２】 前記第１の導電膜の材料としてクロム
膜、またはアルミニウム膜表面をクロム膜で被覆した積
層膜、またはモリブデン膜表面をクロム膜で被覆した積
層膜を用い、前記透明性導電膜の材料としてインジウム
錫酸化物膜を用いることを特徴とする請求項１に記載の
液晶表示装置の製造方法。 - 【請求項３】 前記基板の非成膜部分上に透明性導電膜
を成膜する際に、少なくとも前記ゲート配線上および前
記ゲート電極の外部露出している領域上に同時に透明性
導電膜を成膜してゲート保護膜を形成することを特徴と
する請求項１に記載の液晶表示装置の製造方法。 - 【請求項４】 前記ゲート保護膜を形成する際に、前記
ゲート電極上の前記絶縁膜上に該ゲート電極と電気的に
接続した透明性導電膜を同時に成膜して上部ゲート電極
を形成することを特徴とする請求項３に記載の液晶表示
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299897A JP4131297B2 (ja) | 1997-10-24 | 1997-10-24 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29299897A JP4131297B2 (ja) | 1997-10-24 | 1997-10-24 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11133455A true JPH11133455A (ja) | 1999-05-21 |
| JP4131297B2 JP4131297B2 (ja) | 2008-08-13 |
Family
ID=17789162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29299897A Expired - Lifetime JP4131297B2 (ja) | 1997-10-24 | 1997-10-24 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4131297B2 (ja) |
Cited By (22)
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| JP2011102990A (ja) * | 2010-12-16 | 2011-05-26 | Sharp Corp | 液晶表示装置の製造方法 |
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-
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- 1997-10-24 JP JP29299897A patent/JP4131297B2/ja not_active Expired - Lifetime
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