JP5515266B2 - ディスプレイ用薄膜トランジスタ基板及びその製造方法 - Google Patents

Description

本発明は、アクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板及びその製造方法に関する。

アクティブマトリクス駆動型の表示装置において、薄膜トランジスタ（以下、ＴＦＴともいう。）は、個々の画素に設けられるスイッチング素子や、表示装置のディスプレイ基板上の周辺回路を構成する回路素子等として利用されている。アクティブマトリクス駆動型の表示装置である液晶ディスプレイパネルや有機ＥＬディスプレイパネルは、携帯電話やＰＤＡ等のモバイルディスプレイ用途に使用されることが多く、さらなる軽量化や耐衝撃性を有するＴＦＴ基板が望まれている。特に近年においては、ガラス基板の代わりにプラスチック基板を用いたＴＦＴ基板が提案されている。

こうしたＴＦＴ基板のうち、ポリシリコンＴＦＴ基板等で用いられるトップゲート型ＴＦＴ基板においては、パターニングしたゲート電極をシリコン膜へのイオン注入のマスクとして用いる所謂「セルフアラインプロセス」が各種提案されている（例えば特許文献１を参照）。また、トップゲートスタガ型のＴＦＴ基板では、シリコン膜を所定パターンにエッチングする際に、パターニングしたゲート電極を利用するセルフアラインプロセスも提案されている。これらのように、トップゲート型のＴＦＴ基板でセルフアラインプロセスを適用する場合であって、ゲート電極を形成する前にあらかじめシリコン膜のパターン形成を行わない場合には、ゲート電極をマスクパターンとしているので、ゲート電極の下には必ずシリコン膜が存在した状態となっている。あらかじめシリコン膜のパターニングを行わない理由としては、（ａ）基板に耐熱性がないためにイオン注入した不純物の活性化を行うのに基板全体を加熱する熱活性化法を利用できず、そのために全面にレーザー光を照射するレーザー活性化法を採用する場合（前者の場合）において、そのレーザー光がシリコン膜がない部分で基板に対してダメージを与える場合や、（ｂ）ゲート電極パターンでシリコン膜をエッチングすることでフォトリソグラフィ工程を１回省略することを目的とした場合（後者の場合）、などが考えられる。

ところで、ＴＦＴ基板をマトリクス型ディスプレイのスイッチング素子として応用する場合、通常、工程数を低減させる目的で、ＴＦＴのゲート電極と、そのゲート電極に外部の電圧を供給するための走査線とが共有化されている。こうした態様のＴＦＴ基板を製造する際に、上記したセルフアラインプロセスを採用すると、走査線の下に必ずシリコン膜が形成されることになる。

特開２００４−３４２７５３号公報（第００２５段落）

上記態様において、走査線にオン電圧が印加されると、その走査線の下にあるシリコン膜も導通状態となるが、そのシリコン膜はソース−ドレイン領域を介してデータ線や画素電極にも接続されている。そのため、走査線からのオン／オフ電圧をゲート電極に印加することによってソース−ドレイン間に電流が流れたとき、その電流が、ソース−ドレイン領域のシリコン膜から走査線の下にあるシリコン膜に流れ込み、漏洩電流として不具合を引き起こすおそれがある。特に、走査線は多くの画素領域に渡って形成されているので、隣の画素領域に不要な電流が流れたり、画素電極に所望の電圧が供給されなかったりする等の不具合を発生させる可能性がある。

本発明は、上記課題を解決するためになされたものであって、その目的は、ソース−ドレイン領域の半導体膜と走査線の下にある半導体膜とが接続されていることに起因して生じる不具合をなくすことができる、アクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板を提供することにある。また、本発明の他の目的は、そうしたディスプレイ用薄膜トランジスタ基板の製造方法を提供することにある。

上記課題を解決するための本発明のディスプレイ用薄膜トランジスタ基板は、基板側から、少なくとも、半導体膜、ゲート絶縁膜、ゲート電極の順で設けられた薄膜トランジスタを有するアクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板において、前記ゲート電極をその一部として含む走査線が所定の隙間を隔てて分断された導電性パターンと、該導電性パターンの下に設けられた半導体膜と、前記分断された導電性パターンを接続する配線膜とを有することを特徴とする。

この発明によれば、ゲート電極をその一部として含む走査線が、所定の隙間を隔てて分断された導電性パターンと、その導電性パターンの下に設けられた半導体膜と、分断された導電性パターンを接続する配線膜とを有するので、こうして構成されたＴＦＴ基板は、導電性パターンの下には半導体膜が存在するものの、導電性パターンが無いところには半導体膜が存在しない。つまり、導電性パターンの下の半導体膜は、導電性パターンが分断された部位でその導電性パターンと同様に分断されているので、その導電性パターンの下にある半導体膜も分断されている。その結果、走査線からのオン／オフ電圧をゲート電極に印加することによってソース−ドレイン間に電流が流れた場合に、その電流が、ソース−ドレイン領域の半導体膜から導電性パターンの下にある半導体膜に流れ込んだ場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極に所望の電圧が供給されなかったりする等の不具合を発生させることがない。

本発明のディスプレイ用薄膜トランジスタ基板の好ましい態様として、前記基板が非耐熱性基板であるように構成する。そうした基板としては例えばプラスチック基板が挙げられる。

基板としてプラスチック基板等の非耐熱性基板を用いる場合において、例えば、半導体膜をパターニングした後に活性化処理を行う工程で薄膜トランジスタ基板を得る場合には、半導体膜が除去された領域の非耐熱性基板に大きな熱的ダメージが生じるため、全ベタの半導体膜に活性化処理を行った後に半導体膜をパターニングすることが望ましい。したがって、本発明のようなトップゲートスタガ型のＴＦＴ基板を構成する基板として非耐熱性基板を用いた場合には、ゲート電極をその一部として含む走査線が所定の隙間を隔てて分断された導電性パターンと、その導電性パターンの下に設けられた半導体膜と、その分断された導電性パターンを接続する配線膜とを有するように構成することが特に好ましいのである。

本発明のディスプレイ用薄膜トランジスタ基板の好ましい態様として、前記配線膜が、前記導電性パターン上に直接形成されているように構成してもよいし、前記配線膜が、前記導電性パターン上に形成された絶縁膜のコンタクトホールを介して形成されているように構成してもよい。

これらの発明によれば、所定の隙間を隔てて分断された導電性パターンを接続する配線膜は、導電性パターン上に直接設けても、導電性パターン上の絶縁膜に形成したコンタクトホールを介して設けてもよく、特にコンタクトホールを有する絶縁膜を形成する場合には、その絶縁膜をゲート電極を覆うように形成する層間絶縁膜と共通のものとすることができるので便利である。

本発明のディスプレイ用薄膜トランジスタ基板の好ましい態様として、前記半導体膜は、前記ゲート電極の下に位置する領域以外の領域がイオン注入されているように構成する。

この発明によれば、半導体膜は、ゲート電極をマスクパターンとした所謂セルフアラインプロセスによりイオン注入されているので、マスクの正確なアライメントを行わなくても位置精度よくイオン注入することができる。

本発明のディスプレイ用薄膜トランジスタ基板の好ましい態様として、前記ゲート電極を覆うように層間絶縁膜が形成されているように構成する。

この発明によれば、ゲート電極を覆うように層間絶縁膜が形成されているので、ゲート電極をソース電極やドレイン電極と絶縁でき、さらにその層間絶縁膜を導電性パターン上に形成する絶縁膜と共通のものとすることができるので便利である。

上記課題を解決するための本発明のディスプレイ用薄膜トランジスタ基板の製造方法は、基板側から、少なくとも、半導体膜、ゲート絶縁膜、ゲート電極の順で設けられた薄膜トランジスタを有し、該ゲート電極をその一部として含む走査線が所定の隙間を隔てて分断された導電性パターンと、該導電性パターンの下に設けられた半導体膜と、前記分断された導電性パターンを接続する配線膜とを有する、アクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板の製造方法である。

その第１態様に係る製造方法は、前記基板の全面に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜とゲート電極とを形成するとともに、該ゲート電極をその一部として含む走査線を、所定の隙間を隔てて分断した導電性パターンで形成する工程と、前記ゲート電極の上方から前記半導体膜に対してイオン注入処理を行い、前記ゲート電極の下に位置する領域以外の領域にイオン注入する工程と、全面にエネルギービーム照射を行って前記イオン注入した領域を活性化する工程と、前記活性化した領域のうち、ソース拡散領域及びドレイン拡散領域になる部分以外の半導体膜と前記導電性パターンの下にある半導体膜以外の半導体膜とを除去する工程と、前記所定の隙間を隔てて分断された導電性パターンの上に所定パターンの配線膜を形成し、該分断された導電性パターンを接続する工程と、をその順で有することを特徴とする。

また、その第２態様に係る製造方法は、前記基板の全面に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜とゲート電極とを形成するとともに、該ゲート電極をその一部として含む走査線を、所定の隙間を隔てて分断された導電性パターンで形成する工程と、前記導電性パターンをなすゲート電極をマスクとして、前記ゲート絶縁膜と前記半導体膜とをパターニングする工程と、前記所定の隙間を隔てて分断された導電性パターンの上に所定パターンの配線膜を形成し、該分断された導電性パターンを接続する工程と、をその順で有することを特徴とする。

これら第１，第２態様に係る発明によれば、それぞれの工程を経て製造されたＴＦＴ基板は、導電性パターンの下には半導体膜が存在するものの、導電性パターンが無いところには半導体膜が存在しない。つまり、導電性パターンの下の半導体膜は、導電性パターンが分断された部位でその導電性パターンと同様に分断されているので、その導電性パターンの下にある半導体膜も分断されている。その結果、製造されたディスプレイ用薄膜トランジスタ基板においては、走査線からのオン／オフ電圧をゲート電極に印加することによってソース−ドレイン間に電流が流れた場合に、その電流が、ソース−ドレイン領域の半導体膜から導電性パターンの下にある半導体膜に流れ込んだ場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極に所望の電圧が供給されなかったりする等の不具合を発生させることがない。

本発明のディスプレイ用薄膜トランジスタ基板の製造方法の好ましい態様として、前記基板が非耐熱性基板であるように構成する。

この発明によれば、半導体膜に活性化処理を行った後にパターニングするように構成されるので、基板として非耐熱性基板を用いた場合であっても、活性化処理によって非耐熱性基板に大きな熱的ダメージを与えない。

本発明のディスプレイ用薄膜トランジスタ基板の製造方法の好ましい態様として、前記配線膜を、前記導電性パターン上に直接形成するように構成してもよいし、前記配線膜を、前記導電性パターン上にコンタクトホールを有する絶縁膜を形成した後に該絶縁膜上に形成するように構成してもよい。

これらの発明において、特に導電性パターン上にコンタクトホールを有する絶縁膜を形成した後に該絶縁膜上に形成すれば、その絶縁膜をゲート電極上に形成する層間絶縁膜と共通のものとすることができるので製造上便利である。

本発明のディスプレイ用薄膜トランジスタ基板の製造方法の好ましい態様として、前記ゲート電極を覆うように層間絶縁膜を形成する工程を有するように構成する。

この発明によれば、ゲート電極を覆うように層間絶縁膜を形成するので、ゲート電極をソース電極やドレイン電極と絶縁でき、さらにその層間絶縁膜を導電性パターン上に形成する絶縁膜と共通のものとすることができるので製造上便利である。

本発明のディスプレイ用薄膜トランジスタ基板によれば、導電性パターンの下の半導体膜は、導電性パターンが分断された部位でその導電性パターンと同様に分断され、その導電性パターンの下にある半導体膜も分断されているので、走査線からのオン／オフ電圧をゲート電極に印加することによってソース−ドレイン間に電流が流れた場合に、その電流が、ソース−ドレイン領域の半導体膜から導電性パターンの下にある半導体膜に流れ込んだ場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極に所望の電圧が供給されなかったりする等の不具合を発生させることがない。その結果、本発明のディスプレイ用薄膜トランジスタ基板は、前記不具合に基づく不良発生を低減させることができる。

本発明のディスプレイ用薄膜トランジスタ基板の製造方法によれば、上記のように、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極に所望の電圧が供給されなかったりする等の不具合を発生させることがないディスプレイ用薄膜トランジスタ基板を製造できるので、前記不具合に基づく不良発生を低減させることができるとともに、製造歩留まりが向上し、さらに例えば液晶ディスプレイ（ＬＣＤ）や有機発光素子（ＯＬＥＤ）等と組み合わせたフレキシブルディスプレイを歩留まりよく低コストで製造できる。また、本発明の製造方法で製造されたＴＦＴ基板において、半導体膜は、ゲート電極をマスクパターンとした所謂セルフアラインプロセスによりイオン注入され又はパターニングされるので、マスクの正確なアライメントを行わなくても位置精度よくイオン注入又はパターニングすることができる。

以下、本発明のディスプレイ用薄膜トランジスタ基板及その製造方法について詳細に説明する。なお、本発明は図面の形態や以下の実施形態に限定されるものではない。

［ディスプレイ用薄膜トランジスタ基板］
図１は、本発明のディスプレイ用薄膜トランジスタ基板の一例を示す模式平面図であり、図２は、図１に示すＴＦＴ基板のＡ−Ａ’断面図であり、図３は、図１に示すＴＦＴ基板のＢ−Ｂ’断面図である。本発明のディスプレイ用薄膜トランジスタ基板１（以下、単に「ＴＦＴ基板１」ともいう。）は、図１〜図３に示すように、基板１０側から、少なくとも、半導体膜１３、ゲート絶縁膜１４ｇ、ゲート電極１５ｇの順で設けられた薄膜トランジスタ２０（以下、単に「ＴＦＴ２０」ともいう。）を有するアクティブマトリクス方式のＴＦＴ基板である。そして、本発明は、図１及び図３に示すように、ゲート電極１５ｇをその一部として含む走査線３１が所定の隙間Ｇを隔てて分断された導電性パターン３２，３２と、その導電性パターン３２，３２の下に設けられた半導体膜１３と、分断された導電性パターン３２，３２を接続する配線膜３３とを有している。

より詳しくは、本発明は、図１〜図３に示すように、トップゲート・トップコンタクト構造からなるＴＦＴ基板１であり、このＴＦＴ基板１に形成されたＴＦＴ２０は、基板１０と、基板１０上に必要に応じて設けられたアンダーコート膜１１と、アンダーコート膜１１上に設けられた半導体膜１３（ソース側拡散膜１３ｓ、チャネル膜１３ｃ及びドレイン側拡散膜１３ｄ）と、その半導体膜１３上（詳しくは、チャネル膜１３ｃ上）に形成されたゲート絶縁膜１４ｇと、ゲート絶縁膜１４ｇ上に設けられたゲート電極１５ｇと、ゲート電極１５ｇとゲート絶縁膜１４ｇとを覆うように設けられた層間絶縁膜１６ａと、ソース側拡散膜１３ｓ及びドレイン側拡散膜１３ｄのそれぞれの一部を覆う絶縁膜１６ｂによって形成されたコンタクトホール１７と、そのコンタクトホール１７を介して設けられたソース電極１５ｓ及びドレイン電極１５ｄとを有し、さらのそのＴＦＴ２０を覆うように設けられた保護膜１８とを有している。また、ドレイン電極１５ｄの一端は、画素領域（５０Ａ，５０Ｂ，…）に形成された画素電極１９と接続するように設けられている。なお、ゲート電極１５ｇをその一部として含む走査線３１は、通常は画素領域（５０Ａ，５０Ｂ，…）毎に分断されている例が多いが、必ずしも画素領域毎でなくてもよい。以下では、説明を分かりやすくするために画素領域毎に分断されている例で説明する。

走査線３１の形成部３０は、ゲート電極１５ｇをその一部として含み、走査線３０が延びる方向に隣接した例えば画素領域（５０Ａ，５０Ｂ，…）毎に、所定の隙間Ｇを隔てて導電性パターン３２が分断されている。導電性パターン３２の下には半導体膜１３が設けられているが、その半導体膜１３も、導電性パターン３２が分断されているために同様に分断されている。分断された導電性パターン３２上には、その導電性パターン３２を電気的に接続するように配線膜３３が設けられている。なお、この配線部３３は、直接、又は、絶縁膜１６ｃに形成されたコンタクトホール３４を介して設けられている。

こうした本発明に係るＴＦＴ基板１は、導電性パターン３２の下には半導体膜１３が存在するものの、導電性パターン３２が無いところには半導体膜１３が存在しない。つまり、導電性パターン３２の下の半導体膜１３は、導電性パターン３２が分断された部位でその導電性パターン３２と同様に分断されているので、その導電性パターン３２の下にある半導体膜１３も分断されている。その結果、走査線３１からのオン／オフ電圧をゲート電極１５ｇに印加することによってソース−ドレイン間に電流が流れた場合に、その電流が、ソース−ドレイン領域の半導体膜（ソース側拡散膜１３ｓ，ドレイン側拡散膜１３ｄ）から導電性パターン３２の下にある半導体膜１３に流れ込んだ場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極１９に所望の電圧が供給されなかったりする等の不具合を発生させることがない。

さらに、本発明のＴＦＴ基板１においては、基板１０としてプラスチック基板等の非耐熱性基板を用いる場合に、半導体膜１３をパターニングした後にその全面にエネルギービーム照射２５による活性化処理を行う工程を経てＴＦＴ基板１を製造するような場合には、半導体膜１３が除去された領域の非耐熱性基板に大きな熱的ダメージが生じるため、全ベタの半導体膜１３の全面にエネルギービーム照射を行った後に半導体膜１３をパターニングする工程を経てＴＦＴ基板１を製造することが望ましい（本発明の第１態様に係る製造方法）。したがって、本発明のようなトップゲートスタガ型のＴＦＴ基板１を構成する基板１０として非耐熱性基板を用いた場合には、ゲート電極１５ｇをその一部として含む走査線３１が所定の隙間Ｇを隔てて分断された導電性パターン３２と、その導電性パターン３２の下に設けられた半導体膜１３と、その分断された導電性パターン３２を接続する配線膜３３とを有するように構成することが特に好ましい。

また、本発明においては、ゲート電極１５ｇとゲート絶縁膜１４ｇとを覆うように層間絶縁膜１６ａが形成されているので、ゲート電極１５ｇをソース電極１５ｓやドレイン電極１５ｄと絶縁でき、さらにその層間絶縁膜１６ａを導電性パターン３２上に形成する絶縁膜１６ｃと共通のものとすることができるので便利である。

［製造方法］
本発明のＴＦＴ基板の製造方法は、上記本発明のＴＦＴ基板１を製造する方法である。そして、本発明の第１態様に係る製造方法は、基板１０の全面に半導体膜１３（例えば非晶質シリコン膜２１ａ）を形成する工程と、その半導体膜１３（例えば非晶質シリコン膜２１ａ）上にゲート絶縁膜１４ｇとゲート電極１５ｇとを形成するとともに、ゲート電極１５ｇをその一部として含む走査線３１を、所定の隙間Ｇを隔てて分断した導電性ターン３２で形成する工程と、ゲート電極１５ｇの上方から半導体膜１３に対してイオン注入処理を行い、ゲート電極１５ｇの下に位置する領域以外の領域の半導体膜１３にイオン注入する工程と、全面にエネルギービーム照射２５を行って前記イオン注入した領域を活性化する工程と、活性化した領域のうち、ソース側拡散膜１４ｓ及びドレイン側拡散膜１４ｄになる部分以外の半導体膜１３と導電性パターン３２の下にある半導体膜以外の半導体膜１３とを除去する工程と、所定の隙間Ｇを隔てて分断された導電性パターン３２の上に所定パターンの配線膜３２を形成し、分断された導電性パターン３２を接続する工程と、をその順で有している。

また、本発明の第２態様に係る製造方法は、基板１０の全面に半導体膜１３を形成する工程と、半導体膜１３上にゲート絶縁膜１４ｇとゲート電極１５ｇとを形成するとともに、ゲート電極１５ｇをその一部として含む走査線３１を、所定の隙間Ｇを隔てて分断された導電性パターン３２で形成する工程と、導電性パターン３２をなすゲート電極１５ｇをマスクとして、ゲート絶縁膜１４ｇと半導体膜１３とをパターニングする工程と、所定の隙間Ｇを隔てて分断された導電性パターン３２の上に所定パターンの配線膜３２を形成し、分断された導電性パターン３２を接続する工程と、をその順で有している。

これら第１，第２態様に係る製造方法は、ゲート電極を形成する前にあらかじめ半導体膜のパターン形成を行わない場合であるが、それぞれの工程を経て製造されたＴＦＴ基板１は、導電性パターン３２の下には半導体膜１３が存在するものの導電性パターン３２が無いところには半導体膜１３が存在しない。つまり、導電性パターン３２の下の半導体膜１３は、導電性パターン３２が分断された部位でその導電性パターン３２と同様に分断されているので、その導電性パターン３２の下にある半導体膜１３も分断されている。その結果、製造されたディスプレイ用ＴＦＴ基板１においては、走査線３１からのオン／オフ電圧をゲート電極１５ｇに印加することによってソース−ドレイン間に電流が流れた場合に、その電流が、ソース−ドレイン領域の半導体膜１３から導電性パターン３２の下にある半導体膜１３に流れ込んだ場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極に所望の電圧が供給されなかったりする等の不具合を発生させることがないという利点がある。

特に第１態様に係る製造方法によれば、ゲート電極１５ｇの上方から半導体膜１３に対してイオン注入処理を行い、そのゲート電極１５ｇの下に位置する領域以外の領域にイオン注入する工程と、全面にエネルギービーム照射を行ってイオン注入した領域を活性化する工程とを有するので、こうした工程を経て製造されたＴＦＴ基板１において、半導体膜１３は、ゲート電極１５ｇをマスクパターンとした所謂セルフアラインプロセスによりイオン注入され、その結果、マスクの正確なアライメントを行わなくても位置精度よくイオン注入することができる。また、基板１０に耐熱性がないためにイオン注入した不純物の活性化を行うのに基板全体を加熱する熱活性化法を利用できず、そのために全面にレーザー光を照射するレーザー活性化法を採用する場合には、そのレーザー光が半導体膜１３がない部分で基板１０に対してダメージを与えることがないので、この第１態様に係る発明が好ましく適用される。

また、第２態様に係る製造方法によれば、導電性パターン３２をなすゲート電極１５ｇをマスクとしてゲート絶縁膜１４ｇと半導体膜３１とをパターニングする工程を有するので、フォトリソグラフィ工程の回数を上記第１態様の場合に比べて省略することができる。

本発明は、こうした製造工程により、導電性パターン３２の下にある半導体膜１３も導電性パターン３２と同様に分断している。

以下においては、図１〜図３に示したＴＦＴ基板１を例にして、ＴＦＴ基板１の構造と製造方法を、図４〜図６に示した第１態様に係る製造方法により説明する。なお、本発明のＴＦＴ基板及びその製造方法において、特にその平面形態は図示の例に限定されず、本発明の特徴を有する範囲でその平面配置が変更されたものであってもよい。

先ず、基板１０を準備する。基板１０は、ＴＦＴ基板１の支持基板をなすものであり、有機基板であっても無機基板であってもよい。有機基板としては、例えば、ポリエーテルサルホン（ＰＥＳ）、ポリエチレンナフタレート（ＰＥＮ）、ポリアミド、ポリブチレンテレフタレート、ポリエチレンテレフタレート、ポリフェニレンサルファイド、ポリエーテルエーテルケトン、液晶ポリマー、フッ素樹脂、ポリカーボネート、ポリノルボルネン系樹脂、ポリサルホン、ポリアリレート、ポリアミドイミド、ポリエーテルイミド、又は熱可塑性ポリイミド等からなる有機基板、又はそれらの複合基板を挙げることができる。こうした有機基板は、剛性を有するものであってもよいし、厚さが５μｍ以上３００μｍ以下程度の薄いフレキシブルなフィルム状のものであってもよい。フレキシブルな有機基板（プラスチック基板ともいう。）の使用は、ＴＦＴ基板１をフレキシブル基板とすることができるので、フィルムディスプレイ等に適用できる。

また、無機基板としては、例えば、ガラス基板、シリコン基板、セラミックス基板等を挙げることができる。ガラス基板としては、厚さが０．０５ｍｍ以上３．０ｍｍ以下程度の液晶ディスプレイ用途のガラス基板であってもよい。

本発明では、後述のように、基板１０が、半導体膜１３への活性化処理（エネルギービーム照射２５）によってダメージを受ける非耐熱性基板である場合に特に効果的である。非耐熱性基板としては、通常は、有機基板（プラスチック基板等）が挙げられるが、無機基板であっても活性化処理（エネルギービーム照射２５）等の熱負荷によってダメージを受ける限りにおいては非耐熱基板ということができる。

次に、図４（Ａ）に示すように、準備された基板１０上に必要に応じてアンダーコート膜１１を形成する。アンダーコート膜１１は、必須の膜ではなく、例えば、（i）半導体膜１３と基板１０との密着性を向上させるための密着膜として、又は、（ii）後工程で形成した膜が有する応力を緩和させる応力緩衝膜として、又は、（iii）基板１０内の不純物がＴＦＴに侵入するのを防ぐバリア膜として、又は、（iv）非耐熱性基板を用いた場合において後工程で加わる熱に対する熱緩衝膜として、設けることができる。したがって、密着性がよかったり、応力の影響がなかったり、バリア性を考慮する必要がなかったり、非耐熱性基板を用いない場合には設ける必要はない。

例えば密着膜としてアンダーコート膜１１を設ける場合、そのアンダーコート膜１１はＴＦＴ２０が形成される部分と走査線３１が形成される部分には少なくとも形成されている必要があるが、それ以外の領域には形成されていてもいなくてもよく、基板１０の全面に形成されていてもよい。なお、図４（Ａ）に示す例では、アンダーコート膜１１を全面に形成している。

アンダーコート膜１１は、上記（i）〜（iv）の目的に応じ、クロム、チタン、アルミニウム、ケイ素、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、及び酸窒化ケイ素の群から選択されるいずれかの材料で形成される。例えば密着膜として用いる場合には、クロム、チタン、アルミニウム、又はケイ素等からなる金属系の無機膜が好ましく用いられ、応力緩和膜や熱緩衝膜として用いる場合には、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、又は酸窒化ケイ素等からなる化合物膜が好ましく用いられ、バリア膜として用いる場合には、酸化ケイ素又は酸窒化ケイ素等からなる化合物膜が好ましく用いられる。これらの膜は、その目的に応じて、単層で設けてもよいし、２層以上を積層してもよい。

アンダーコート膜１１を密着膜として設ける場合の厚さは、膜を構成する材質によってその範囲は若干異なるが、通常１ｎｍ以上２００ｎｍ以下の範囲内であることが好ましく、３ｎｍ以上５０ｎｍ以下の範囲内であることがより好ましい。なお、クロム、チタン、アルミニウム、又はケイ素からなる金属系の無機膜をアンダーコート膜１１として形成する場合には、３ｎｍ以上１０ｎｍ以下の範囲内であることがより好ましく、酸化クロム、酸化チタン、酸化アルミニウム、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、窒化アルミニウム、又は酸窒化アルミニウムからなる化合物系の無機膜をアンダーコート膜１１として形成する場合には、５ｎｍ以上５０ｎｍ以下の範囲内であることがより好ましい。一方、アンダーコート膜１１を応力からなる化合物膜、バリア膜又は熱緩衝膜として設ける場合の厚さも実際に形成する膜の材質によってその範囲は若干異なるが、その厚さとしては、通常、１００ｎｍ以上１０００ｎｍ以下の範囲内であることが好ましく、成膜時間の点からは１００ｎｍ以上５００ｎｍ以下の範囲内であることがより好ましい。

アンダーコート膜１１は、ＤＣスパッタリング法、ＲＦマグネトロンスパッタリング法、プラズマＣＶＤ法等の各種の方法で形成することができるが、実際には、膜を構成する材質に応じた好ましい方法が採用される。通常は、ＤＣスパッタリング法やＲＦマグネトロンスパッタリング法等が好ましく用いられる。

次に、図４（Ｂ）に示すように、基板１０上（アンダーコート膜１１が設けられている場合には、その上）に半導体膜１３を形成する。半導体膜１３としては、シリコン、酸化亜鉛、ＩｎＧａＺｎＯ等の各種の半導体膜を挙げることができる。以下においては、代表的な半導体膜１３としてシリコン膜を例にして説明するが、通常は非晶質シリコン膜２１ａが設けられるので、以下においては特に断らない限り「非晶質シリコン膜２１ａ」として説明する。なお、非晶質シリコン膜２１ａと多結晶シリコン膜２１ｐの両方を特定せずに総称する場合には「半導体膜１３」として説明する。

非晶質シリコン膜２１ａの厚さは特に限定されず、通常、２０ｎｍ以上２００ｎｍ以下の範囲内である。この非晶質シリコン膜２１ａは、ＲＦマグネトロンスパッタリング法やＣＶＤ法等の各種の方法で成膜可能である。例えばＲＦマグネトロンスパッタリング法で非晶質シリコン膜２１ａを成膜する場合には、例えば、成膜温度：室温、成膜圧力：０．２Ｐａ、ガス：アルゴンの成膜条件で例えば厚さ５０ｎｍの厚さで成膜できる。なお、ＣＶＤ法で非晶質シリコン膜２１ａを成膜する場合も２５℃程度の成膜温度で成膜可能であるが、原料ガスとしてＳｉＨ_４が使用されるので、成膜後に約４５０℃の脱水素処理（真空中で１時間程度）が必要となる。

次に、図４（Ｃ）（Ｄ）に示すように、非晶質シリコン膜２１ａ上の全面に、ゲート絶縁膜１４ｇと導電性パターン３２の下に設けられた絶縁膜１４とを形成するための絶縁膜１４（図４（Ｃ））と、ゲート電極１５ｇ及び導電性パターン３２を形成するための金属膜１５（図４（Ｄ））とをその順で形成する。

絶縁膜１４としては、通常、酸化ケイ素膜が用いられ、その厚さは、通常、１５ｎｍ以上３００ｎｍ以下の範囲である。この絶縁膜１４は、例えばＲＦマグネトロンスパッタリング等で形成される。絶縁膜１４の形成方法としては、例えばＲＦマグネトロンスパッタリング装置を用い、８インチのＳｉＯ_２ターゲットに投入電力：１．０ｋＷ（＝３Ｗ／ｃｍ^２）、圧力：１．０Ｐａ、ガス：アルゴン＋Ｏ_２（５０％）の成膜条件で厚さ約１００ｎｍの酸化ケイ素膜を形成する。

また、絶縁膜１４上に形成する金属膜１５としては、通常、アルミニウム（Ａｌ）、銅（Ｃｕ）、その他の導電性材料が用いられ、その厚さは、通常、３０ｎｍ以上３００ｎｍ以下の範囲である。この金属膜１５は、真空蒸着や、スパッタリング等の成膜プロセスにより形成される。

この工程のサブ工程として、非晶質シリコン膜２１ａ上の全面に、（１）絶縁膜１４を形成する前、又は（２）絶縁膜１４を形成した後で金属膜１５を形成するまでの間、のいずれかのタイミングで、絶縁膜１４の上方からレーザー照射２２を行って非晶質シリコン膜２１ａを多結晶化し、低抵抗の多結晶シリコン膜２１ｐに変化させる結晶化工程を付加してもよい。このときのレーザー照射２２は、非晶質シリコン膜２１ａを多結晶化させて多結晶シリコン膜２１ｐにする結晶化手段であり、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎsec（ＦＷＨＭ（半値幅）：full width at half-maximum）、エネルギー密度：２００〜３００ｍＪ／ｃｍ^２、室温の条件下で行うことができる。なお、このサブ工程は無くてもよい。

上記（１）のサブ工程Ａでは、絶縁膜１４を形成する前にレーザー照射２２を行うが、基板１０上の全面に非晶質シリコン膜２１ａが形成されているので、その非晶質シリコン膜２１ａがレーザー吸収膜となって基材１０にレーザー照射２２に基づく熱ダメージを与えないという利点がある。こうした非晶質シリコン膜２１ａが全面に形成された状態でのレーザー照射２２は、特に基板１０がプラスチック基板等の非耐熱性基板である場合に好ましい。

また、上記（２）のサブ工程Ｂでは、図４（Ｃ）に示すように、絶縁膜１４を形成した後、金属膜１５を形成するまでの間にレーザー照射２２を行うが、基板１０上の全面に非晶質シリコン膜２１ａと絶縁膜１４が形成されているので、その非晶質シリコン膜２１ａがレーザー吸収膜となって基材１０にレーザー照射２２に基づく熱ダメージを与えないという利点がある。こうした非晶質シリコン膜２１ａと絶縁膜１４とが全面に形成された状態でのレーザー照射２２は、特に基板１０がプラスチック基板等の非耐熱性基板である場合に好ましい。さらに、このサブ工程Ｂでは、非晶質シリコン膜２１ａを形成した後に絶縁膜１４を連続して形成するので、非晶質シリコン膜２１ａの表面がレーザー照射時の大気雰囲気に曝されることがなく、その結果、非晶質シリコン膜２１ａと絶縁膜１４との界面での酸化や欠陥の発生を抑制でき、その後にゲート絶縁膜１４ｇとなった後においてはＴＦＴとしての電気特性に優れたものとなる。

以下の工程においては、結晶化工程であるサブ工程Ｂを経たものについて説明する。

次に、図５（Ｅ）に示すように、ゲート電極１５ｇをその一部として含む走査線３１を、所定の隙間Ｇを隔てて分断した導電性ターン３２で形成する。

この工程では、先ず、絶縁膜１４と金属膜１５とをパターニングする。パターニングは、感光性ポリマー等からなるレジスト膜を用いた通常のフォトリソグラフィで行われる。具体的には、金属膜１５上にマスク層となるレジスト膜を形成した後、フォトマスクを用いたフォトリソグラフィにより露光・現像して所定パターンのマスク層を形成し、その後、マスク層で覆われていない露出部分の金属膜１５を例えば燐酸溶液でエッチング除去してゲート電極１５ｇ及び導電性パターン３２を形成する。引き続いて、マスク層を例えば有機溶液でエッチング除去した後、所定のパターンで形成されたゲート電極１５ｇ及び導電性パターン３２をマスクとした所謂セルフアラインプロセスにより、露出した絶縁膜１４を例えばフッ酸溶液でエッチング除去してゲート絶縁膜１４ｇを形成するとともに、導電性パターン３２の下に設けられた絶縁膜１４を形成する。こうしたセルフアラインプロセスにより、ゲート電極１５ｇと導電性パターン３２の下には、それぞれ同じ形状にパターニングされたゲート絶縁膜１４ｇと絶縁膜１４がある。

金属膜１５上に形成したマスク層のパターンは、ゲート電極１５ｇをその一部として含む走査線３１の平面視パターン（図１を参照）と同じパターンである。そして、そのパターンをマスクとしたフォトリソグラフィにより、ゲート電極１５ｇをその一部として含む走査線３１を、例えば画素領域（５０Ａ，５０Ｂ，…等）毎に所定の隙間Ｇを隔てて分断した導電性ターン３２で形成することができる。なお、走査線３１は、ゲート電極１５ｇの幅と同じ幅で各画素領域を横切るように連続して形成されているのが一般的であるが、本発明においては、導電性パターン３２は図１に示すように所定の隙間Ｇを隔てて分断されている。隙間Ｇの長さは特に限定されず、例えば０．２μｍ以上１０００μｍ以下の範囲で設定できる。導電性パターン３２の形状も特に限定されず、例えば、走査線３１のライン幅よりも大きな四角形（図１参照）や、丸形のパターンとすることができる。

次に、図５（Ｆ）に示すように、ゲート電極１５ｇの上方から半導体膜１３（非晶質シリコン膜２１ａに対し、又は、図４（Ｃ）に示すレーザー照射した場合には多結晶シリコン膜２１ｐ）に対してイオン注入処理を行い、ゲート電極１５ｇの下に位置する領域以外の領域にイオン注入２４する。イオン注入２４は、例えば、リン（Ｐ）を注入電圧：１０ｋｅＶ、室温下で、５×１０^１４イオン／ｃｍ^２〜２×１０^１５イオン／ｃｍ^２のドーズ量となるように注入する。注入元素としては、リンの他、ホウ素、アンチモン、ヒ素等、半導体膜にイオン注入できる公知のものを任意に選択して注入してもよい。

本発明において、このイオン注入２４は、ゲート電極１５ｇをマスクとした所謂セルフアラインプロセスとして行われる。したがって、この工程により、ゲート電極１５ｇの下に位置してチャネル膜１３ｃとなる領域以外の領域（ソース側拡散膜１３ｓになる領域と、ドレイン側拡散膜１３ｄになる領域）がイオン注入される。イオン注入される半導体膜が非晶質シリコン膜２１ａである場合には、イオン注入によっても非晶質シリコン膜２１ａは非晶質相をそのまま維持するが、イオン注入される半導体膜がレーザー照射によって多結晶シリコン膜２１ｐになっている場合には、イオン注入によってその多結晶シリコン膜２１ｐは非晶質シリコン膜２１ａに変化する。いずれの場合も、イオン注入された部分は非晶質シリコン膜２１ａになっている。したがって、この工程においては、ゲート電極１５ｇの下に位置する領域以外の半導体膜（チャネル膜１３ｃ）に対し、そのゲート電極１５ｇをマスクパターンとする所謂セルフアラインプロセスによりイオン注入するので、マスクの正確なアライメントを行わなくても位置精度よくイオン注入することができる。

次に、図５（Ｇ）に示すように、全面にエネルギービーム照射２５を行って前記イオン注入した領域を活性化する。この工程は、前記セルフアラインプロセスによってイオン注入した領域（すなわち、ゲート電極１５ｇの下に位置するチャネル膜１３ｃとなる領域以外の領域）をエネルギービーム照射２５して活性化させ、ソース側拡散膜１３ｓとなる領域及びドレイン側拡散膜１３ｄとなる領域を形成する。この活性化工程では、イオン注入された非晶質シリコン膜２１ａが再結晶化して多結晶シリコン膜２１ｐに変化するとともに、ゲート電極１５ｇの下に位置してイオン注入されずにチャネル膜１３ｃとなる非晶質シリコン膜２１ａも再結晶化して多結晶シリコン膜２１ｐに変化する。ここで、エネルギービーム照射２５とは、レーザー等のエネルギービームを照射して再結晶化する処理であり、必ずしもレーザーを用いるものでなくてもよい。

エネルギービーム照射２５として、ＸｅＣｌエキシマレーザー、ＣＷ（Continuous Wave）レーザー等の種々のレーザーを用いて行うことができる。例えば、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用いて結晶化を行う場合には、一例として、パルス幅：３０ｎsec（ＦＷＨＭ（半値幅）：full width at half-maximum）、エネルギー密度：１５０〜２５０ｍＪ／ｃｍ^２、室温の条件下で行うことができる。このとき、エネルギービーム照射２５をライン状のレーザー照射で行うことにより、ＴＦＴ基板の全面を効率的に活性化することができる。

次に、図５（Ｈ）に示すように、活性化した領域のうち、ソース側拡散膜１４ｓ及びドレイン側拡散膜１４ｄになる部分以外の多結晶シリコン膜２１ｐを除去してアイランド化し、多結晶シリコン半導体膜（１３ｓ，１３ｃ，１３ｄ）とするとともに、導電性パターン３２の下にある半導体膜以外の不要な多結晶シリコン膜２１ｐを除去する。アイランド化による多結晶シリコン半導体膜（１３ｓ，１３ｃ，１３ｄ）の形成と不要な多結晶シリコン膜２１ｐの除去は、フォトリソグラフィによってエッチング除去して行うが、通常、残す部分の上のみにマスク層を形成した後にドライエッチングして行われる。このときのエッチングガスとしては、ＳＦ_６等を用いることができる。

上記アイランド化による多結晶シリコン半導体膜と多結晶シリコン半導体膜（１３ｓ，１３ｃ，１３ｄ）の形成と不要な多結晶シリコン膜２１ｐの除去を行った後においては、通常、多結晶シリコン半導体膜（１３ｓ，１３ｃ，１３ｄ）の欠陥を低減処理するための酸素プラズマによる欠陥処理が施される。酸素プラズマ処理は、一例として、ＲＦ１００Ｗ、１Ｔｏｒｒ（１３３Ｐａ）、１５０℃の条件下で行われ、その後においては、１２０℃の条件下での乾燥処理が施される。

本発明においては、半導体膜に対してその全面にエネルギービーム照射２５を行った後にその半導体膜をパターニングしてアイランド化するので、基板１０として非耐熱性基板を用いた場合であっても、エネルギービーム照射２５によって非耐熱性基板に大きな熱的ダメージを与えない。

次に、図６（Ｉ）に示すように、ゲート電極１５ｇと多結晶シリコン半導体膜（１３ｓ，１３ｄ）とを含む全面に絶縁膜１６を形成した後に、その絶縁膜１６をパターニングしてゲート電極１５ｇを覆うように層間絶縁膜１６ａを形成する。なお、図６（Ｉ）に示すコンタクトホール１７は、層間絶縁膜１６ａを形成するのと同時に形成してもよいし、層間絶縁膜１６ａを形成した後の別工程で絶縁膜を形成した後にその絶縁膜を選択的にパターニングして形成してもよい。これらのパターニングは、例えば、レジスト等のマスク層を形成した後、フォトマスクを用いたレジストプロセスにより露光・現像することによって行うことができる。コンタクトホール１７を形成するための絶縁膜１６ｂは、例えば２％ＨＦ溶液を用いてウエットエッチングしてパターン形成でき、その後、レジスト剥離処理やプラズマアッシングによりマスク層を除去する。この工程では、層間絶縁膜１６ａにより、ゲート電極１５ｇをソース電極１５ｓやドレイン電極１５ｄと絶縁できる。

なお、図６（Ｉ）中の走査線３１の形成部３０のコンタクトホール３４も、層間絶縁膜１６ａと共通のものとして同時に形成してもよいし、コンタクトホール１７を形成するための絶縁膜１６ｂと共通のものとして同時に形成してもよいし、層間絶縁膜１６ａや絶縁膜１６ｂを形成した後の別工程で絶縁膜１６ｃを形成した後にその絶縁膜１６ｃを選択的にパターニングして形成してもよい。上記同様、このコンタクトホール３４を形成するための絶縁膜１６ｃも、例えば２％ＨＦ溶液を用いてウエットエッチングしてパターン形成でき、その後、レジスト剥離処理やプラズマアッシングによりマスク層を除去することができる。

次に、図６（Ｊ）に示すように、高圧水蒸気２８による処理を行って多結晶シリコン半導体膜１３（１３ｓ，１３ｃ，１３ｄ）の半導体膜中の欠陥及び界面欠陥をターミネートする。例えば、０．５ＭＰａ・１５０℃程度の高圧水蒸気処理により、半導体表面のダングリングボンドを終端し、多結晶シリコン半導体膜１３（１３ｓ，１３ｃ，１３ｄ）とゲート絶縁膜１４ｇとの界面のリークパスをなくす方法がとられる。

次に、図６（Ｋ）に示すように、全面に例えば厚さ５０ｎｍ以上のアルミニウム（Ａｌ）膜等を蒸着した後、ウエットエッチングによりパターニングして、ソース電極１５ｓ及びドレイン電極１５ｄを形成する。電極材料は、アルミニウムの他、銅（Ｃｕ）、その他の導電性材料であってもよく、スパッタリング等の他の成膜プロセスにより形成してもよい。このとき、ドレイン電極１５ｄは、図１及び図２に示すように、画素電極１９に接続するように形成される。

この工程においては、同時に、所定の隙間Ｇを隔てて分断された導電性パターン３２の上に所定パターンの配線膜３３を形成し、分断された導電性パターン３２を接続する工程を兼ねることができる。すなわち、配線膜３３は、この工程でソース電極１５ｓ及びドレイン電極１５ｄを形成するのと同時に、導電性パターン３２上に直接形成してもよい。また、導電性パターン３２上にコンタクトホール３４を有する絶縁膜１６ｃを形成した場合においては、そのコンタクトホール３４を介して配線膜３３を形成してもよい。こうして形成した配線膜３３は、所定の隙間Ｇを隔てて分断された導電性パターン３２を接続する。

なお、画素電極１９は、図４〜図６で示す工程中のいずれの工程で形成してもよいが、一例としては、図６（Ｋ）に示す工程でソース電極１５ｓとドレイン電極１５ｄを形成する前に形成してもよいし、後述する図６（Ｌ）に示す工程で保護層１８を形成する前に形成してもよい。画素電極１９の形成材料としては、例えばＩＴＯ、ＩＺＯ等を挙げることができ、その形成方法としては、例えばＲＦマグネトロンスパッタリング等で形成することができる。

次に、図６（Ｌ）に示すように、ＴＦＴ２０や走査線３１の形成部３０を覆う保護膜１８を形成する。保護膜１８としては、酸化ケイ素膜を好ましく挙げることができる。保護膜１８は、例えばＲＦマグネトロンスパッタリングにより、約２０ｎｍ程度の厚さで形成することが好ましい。なお、画素電極１９上には保護膜１９は形成しない。こうして図２及び図３に示す実施形態からなるＴＦＴ基板１が製造される。

図４〜図６に例示した工程は、図１〜図３に示すＴＦＴ基板１の第１態様に係る製造方法を適用した製造例であるが、本発明のＴＦＴ基板１は、図示の工程例に限定されず、種々の変形態様で製造することができ、また、第２態様に係る製造方法を適用することもできる。

ここで、本発明の第２態様に係る製造方法について、上記した第１態様に係る製造方法と異なる点のみについて説明する。第２態様に係る製造方法は、上記のように、基板１０の全面に半導体膜１３を形成する工程と、半導体膜１３上にゲート絶縁膜１４ｇとゲート電極１５ｇとを形成するとともに、ゲート電極１５ｇをその一部として含む走査線３１を、所定の隙間Ｇを隔てて分断された導電性パターン３２で形成する工程と、導電性パターン３２をなすゲート電極１５ｇをマスクとして、ゲート絶縁膜１４ｇと半導体膜１３とをパターニングする工程と、所定の隙間Ｇを隔てて分断された導電性パターン３２の上に所定パターンの配線膜３２を形成し、分断された導電性パターン３２を接続する工程と、をその順で有している。

第２態様に係る製造方法は、上記した第１態様に係る製造方法とは、図４（Ｄ）の工程の後（すなわち金属膜１５を形成した後）、その金属膜１５をフォトリソグラフィによって、ゲート電極１５ｇをその一部として含む走査線３１を所定の隙間Ｇを隔てて分断された導電性パターン３２で形成する工程を経て、引き続いて、導電性パターン３２をなすゲート電極１５ｇをマスクとしてゲート絶縁膜１４ｇをパターニングし、さらに半導体膜１３もパターニングして、図５（Ｈ）に示す形態を得る。なお、ここでのパターニング自体は、ゲート電極１５ｇを利用したセルフアライメントとしてしばしば用いられている方法である。

すなわち、第１態様に係る製造方法とは、イオン注入工程（図５（Ｆ））及び活性化工程（図５（Ｇ））を経ない点で異なっているが、図５（Ｈ）の工程で再び同じ形態を呈することになる。こうした第２態様に係る製造方法によれば、導電性パターン３２をなすゲート電極１５ｇをマスクとしてゲート絶縁膜１４ｇと半導体膜３１とをパターニングする工程を有するので、フォトリソグラフィ工程の回数を上記第１態様の場合に比べて省略することができる。

以上説明したように、本発明のＴＦＴ基板の製造方法で製造されたＴＦＴ基板１は、導電性パターン３２の下には半導体膜１３が存在するものの導電性パターンが無いところには半導体膜が存在しない。つまり、導電性パターン３２の下の半導体膜１３は、導電性パターンが分断された部位でその導電性パターンと同様に分断されているので、その導電性パターン３２の下にある半導体膜１３も分断されている。その結果、製造されたディスプレイ用ＴＦＴ基板１においては、走査線３１からのオン／オフ電圧をゲート電極１５ｇに印加することによってソース−ドレイン間に電流が流れた場合に、その電流が、ソース−ドレイン領域の半導体膜１３ｓ，１３ｄから導電性パターン３２の下にある半導体膜１３に流れ込んだ場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極１９に所望の電圧が供給されなかったりする等の不具合を発生させることがない。

具体的には、基板１０として厚さ０．２ｍｍで１００ｍｍ×１００ｍｍのポリエーテルサルホン（ＰＥＳ）を用い、その基板１０上に、アンダーコート膜１１としてクロム膜をＤＣスパッタリング法（成膜圧力０．３Ｐａ（アルゴン）、投入電力０．５ｋＷ、成膜時間２０秒）により厚さ８ｎｍ形成した後、非晶質シリコン膜２１ａをＲＦマグネトロンスパッタリング法（成膜温度：室温、成膜圧力：０．２Ｐａ（アルゴン））により厚さ５０ｎｍ形成した。その後、上述した図４〜図６の工程の説明欄で例示した具体的条件に基づいてＴＦＴ基板１を作製した。

この製造工程では、熱付加工程として、（１）レーザー照射２２による結晶化を、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用い、パルス幅：３０ｎsec、エネルギー密度：２００〜３００ｍＪ／ｃｍ^２、室温の条件下で行い、（２）エネルギービーム照射２５による再結晶化を、波長３０８ｎｍのＸｅＣｌエキシマレーザーを用い、パルス幅：３０ｎsec、エネルギー密度：１５０〜２５０ｍＪ／ｃｍ^２、室温の条件下で行った。得られたＴＦＴ基板１は、こうした熱付加によってもＰＥＳ基板に曲がり等の熱ダメージがなかった。

また、得られたＴＦＴ基板１の走査線からオン／オフ電圧をゲート電極１５ｇに印加してソース−ドレイン間に電流が流れた場合であっても、漏洩電流として隣の画素領域に不要な電流が流れ込んだり、画素電極１９に所望の電圧が供給されなかったりすることはなかった。

本発明のディスプレイ用薄膜トランジスタ基板の一例を示す模式平面図である。 図１に示す薄膜トランジスタ基板のＡ−Ａ’断面図である。 図１に示す薄膜トランジスタ基板のＢ−Ｂ’断面図である。 本発明の薄膜トランジスタ基板の製造工程の一部を示す説明図である。 図４の続きの製造工程を示す説明図である。 図５の続きの製造工程を示す説明図である。

符号の説明

１ ＴＦＴ基板
１０ 基板
１１ アンダーコート膜
１３ 半導体膜
１３ｓ ソース側拡散膜
１３ｃ チャネル膜
１３ｄ ドレイン側拡散膜
１４ 絶縁膜
１４ｇ ゲート絶縁膜
１５ 金属膜
１５ｓ ソース電極
１５ｇ ゲート電極
１５ｄ ドレイン電極
１６ａ 層間絶縁膜
１６ｂ，１６ｃ 絶縁膜
１７ コンタクトホール
１８ 保護膜
１９ 画素電極
２０ ＴＦＴ
２１ａ 非晶質シリコン膜
２１ｐ 多結晶シリコン膜
２２ レーザー照射
２４ イオン注入
２５ エネルギービーム照射
２８ 高圧水蒸気
３０ 走査線部
３１ 走査線
３２ 導電性パターン
３３ 配線膜
３４ コンタクトホール
５０Ａ，５０Ｂ 画素領域
Ｇ 隙間

Claims (6)

1. 基板側から、少なくとも、半導体膜、ゲート絶縁膜、ゲート電極の順で設けられた薄膜トランジスタを有し、該ゲート電極をその一部として含む走査線が、所定の隙間を隔てて分断された導電性パターンと、該導電性パターンの下に設けられた半導体膜と、前記分断された導電性パターンを接続する配線膜とを有する、アクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板の製造方法であって、
   前記基板の全面に半導体膜を形成する工程と、
   前記半導体膜上にゲート絶縁膜とゲート電極とを形成するとともに、該ゲート電極をその一部として含む走査線を、所定の隙間を隔てて分断された導電性パターンで形成する工程と、
   前記ゲート電極の上方から前記半導体膜に対してイオン注入処理を行い、前記ゲート電極の下に位置する領域以外の領域にイオン注入する工程と、
   全面にエネルギービーム照射を行って前記イオン注入した領域を活性化する工程と、
   前記活性化した領域のうち、ソース拡散領域及びドレイン拡散領域になる部分以外の半導体膜と、前記導電性パターンの下にある半導体膜以外の半導体膜とを除去する工程と、
   前記所定の隙間を隔てて分断された導電性パターンの上に所定パターンの配線膜を形成し、該分断された導電性パターンを接続する工程と、
   をその順で有することを特徴とするディスプレイ用薄膜トランジスタ基板の製造方法。
2. 基板側から、少なくとも、半導体膜、ゲート絶縁膜、ゲート電極の順で設けられた薄膜トランジスタを有し、該ゲート電極をその一部として含む走査線が、所定の隙間を隔てて分断された導電性パターンと、該導電性パターンの下に設けられた半導体膜と、前記分断された導電性パターンを接続する配線膜とを有する、アクティブマトリクス方式のディスプレイ用薄膜トランジスタ基板の製造方法であって、
   前記基板の全面に半導体膜を形成する工程と、
   前記半導体膜上にゲート絶縁膜とゲート電極とを形成するとともに、該ゲート電極をその一部として含む走査線を、所定の隙間を隔てて分断された導電性パターンで形成する工程と、
   前記導電性パターンをなすゲート電極をマスクとして、前記ゲート絶縁膜と前記半導体膜とをパターニングする工程と、
   前記所定の隙間を隔てて分断された導電性パターンの上に所定パターンの配線膜を形成し、該分断された導電性パターンを接続する工程と、
   をその順で有することを特徴とするディスプレイ用薄膜トランジスタ基板の製造方法。
3. 前記基板が有機基板である、請求項１又は２に記載のディスプレイ用薄膜トランジスタ基板の製造方法。
4. 前記配線膜を、前記導電性パターン上に直接形成する、請求項１〜３のいずれか１項に記載のディスプレイ用薄膜トランジスタ基板の製造方法。
5. 前記配線膜を、前記導電性パターン上にコンタクトホールを有する絶縁膜を形成した後に該絶縁膜上に形成する、請求項１〜３のいずれか１項に記載のディスプレイ用薄膜トランジスタ基板の製造方法。
6. 前記ゲート電極を覆うように層間絶縁膜を形成する工程を有する、請求項１〜５のいずれか１項に記載のディスプレイ用薄膜トランジスタ基板の製造方法。

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