JP2840569B2 - 局間クロック同期回路 - Google Patents
局間クロック同期回路Info
- Publication number
- JP2840569B2 JP2840569B2 JP7163130A JP16313095A JP2840569B2 JP 2840569 B2 JP2840569 B2 JP 2840569B2 JP 7163130 A JP7163130 A JP 7163130A JP 16313095 A JP16313095 A JP 16313095A JP 2840569 B2 JP2840569 B2 JP 2840569B2
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- JP
- Japan
- Prior art keywords
- clock
- circuit
- variable frequency
- output
- frequency dividing
- Prior art date
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- Expired - Lifetime
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信におい
て自局と他局のクロック信号の同期を確保する局間クロ
ック同期回路に関する。
て自局と他局のクロック信号の同期を確保する局間クロ
ック同期回路に関する。
【０００２】
【従来の技術】近年の通信分野では、通信回線のディジ
タル化が進んでいる。このようなディジタル通信におい
ては、通信コストの低減を目的として通信量をできるだ
け抑えるべく、送信局ではクロックの送信は行わず、受
信したデータから受信クロックを再生する方法を採るの
が一般的である。
タル化が進んでいる。このようなディジタル通信におい
ては、通信コストの低減を目的として通信量をできるだ
け抑えるべく、送信局ではクロックの送信は行わず、受
信したデータから受信クロックを再生する方法を採るの
が一般的である。
【０００３】図３は、従来のこの種のクロック再生回路
の構成を示すブロック図であり、図において、１は送信
クロックと受信クロックとの両方に用いられる発振器、
２は分周比Ｎの１／Ｎ固定分周回路、３は可変分周回
路、４は位相比較器、５はエッジ検出回路である。発振
器１の出力は、１／Ｎ固定分周回路２と可変分周回路３
とに入力され、１／Ｎ固定分周回路２からの出力は送信
クロックとして利用され、可変分周回路３からの出力は
受信クロックとして出力される。
の構成を示すブロック図であり、図において、１は送信
クロックと受信クロックとの両方に用いられる発振器、
２は分周比Ｎの１／Ｎ固定分周回路、３は可変分周回
路、４は位相比較器、５はエッジ検出回路である。発振
器１の出力は、１／Ｎ固定分周回路２と可変分周回路３
とに入力され、１／Ｎ固定分周回路２からの出力は送信
クロックとして利用され、可変分周回路３からの出力は
受信クロックとして出力される。
【０００４】また、受信クロックは受信データから再生
されるため受信データがエッジ検出回路５に入力されて
受信データのエッジが検出され、位相比較器４で受信ク
ロックとの位相差が取られ、この位相差が可変分周回路
３へ入力されて可変分周回路３の分周比が制御される。
然しながら図３に示すクロック再生回路では、送信クロ
ックと受信クロックとが同期しておらず、局間でのクロ
ック同期が確保できない。従って図４に示すような、送
信クロックと受信クロックとを同期させる構成の局間ク
ロック同期回路が存在する。
されるため受信データがエッジ検出回路５に入力されて
受信データのエッジが検出され、位相比較器４で受信ク
ロックとの位相差が取られ、この位相差が可変分周回路
３へ入力されて可変分周回路３の分周比が制御される。
然しながら図３に示すクロック再生回路では、送信クロ
ックと受信クロックとが同期しておらず、局間でのクロ
ック同期が確保できない。従って図４に示すような、送
信クロックと受信クロックとを同期させる構成の局間ク
ロック同期回路が存在する。
【０００５】図４は、従来の局間クロック同期回路の構
成を示すブロック図であり、図において、図３と同一符
号は同一または相当部分を示し、６はローパスフィル
タ、７は位相比較器、１０は電圧制御発振器である。図
４に示す局間クロック同期回路は、１／Ｎ固定分周回路
２で分周した送信クロックと可変分周回路３から出力さ
れる受信クロックとの位相を、位相比較器７で比較し、
その位相差をアナログ電圧としてローパスフィルタ６を
介して電圧制御発振器１に入力し、その発振周波数を制
御して、発振器１の出力を受信データから再生した受信
クロックに同期させる、いわゆるアナログＰＬＬ回路を
組み込んでいる。
成を示すブロック図であり、図において、図３と同一符
号は同一または相当部分を示し、６はローパスフィル
タ、７は位相比較器、１０は電圧制御発振器である。図
４に示す局間クロック同期回路は、１／Ｎ固定分周回路
２で分周した送信クロックと可変分周回路３から出力さ
れる受信クロックとの位相を、位相比較器７で比較し、
その位相差をアナログ電圧としてローパスフィルタ６を
介して電圧制御発振器１に入力し、その発振周波数を制
御して、発振器１の出力を受信データから再生した受信
クロックに同期させる、いわゆるアナログＰＬＬ回路を
組み込んでいる。
【０００６】
【発明が解決しようとする課題】上記のような従来の局
間クロック同期回路は、アナログＰＬＬ回路としての位
相比較器が必要になり、通信機器を構成する上で小型
化，高密度化の障害になるという問題点があった。
間クロック同期回路は、アナログＰＬＬ回路としての位
相比較器が必要になり、通信機器を構成する上で小型
化，高密度化の障害になるという問題点があった。
【０００７】本発明はかかる問題点を解決するためにな
されたものであり、回路構成を簡略化しながら従来の回
路と同等の同期回路を実現できる局間クロック同期回路
を提供することを目的としている。
されたものであり、回路構成を簡略化しながら従来の回
路と同等の同期回路を実現できる局間クロック同期回路
を提供することを目的としている。
【０００８】
【課題を解決するための手段】本発明に係わる局間クロ
ック同期回路は、電圧制御発振器の出力から分周回路を
介して送信クロックを得る手段、上記電圧制御発振器の
出力を可変分周回路で分周した出力と、エッジ検出回路
で受信データから得たエッジ検出タイミングとの位相差
で上記可変分周回路の分周比を可変して制御するＰＬＬ
回路、上記可変分周回路の出力から受信クロックを得る
手段、上記可変分周回路に、分周比を可変する場合上記
受信クロックの論理「Ｌ」の期間（または論理「Ｈ」の
期間の）何れか一方を制御する可変分周回路を用いる手
段、上記受信クロックを平滑化した出力電圧で上記電圧
制御発振器の発振周波数を制御し、上記送信クロックを
上記受信クロックに同期させる手段を備えたことを特徴
とする。
ック同期回路は、電圧制御発振器の出力から分周回路を
介して送信クロックを得る手段、上記電圧制御発振器の
出力を可変分周回路で分周した出力と、エッジ検出回路
で受信データから得たエッジ検出タイミングとの位相差
で上記可変分周回路の分周比を可変して制御するＰＬＬ
回路、上記可変分周回路の出力から受信クロックを得る
手段、上記可変分周回路に、分周比を可変する場合上記
受信クロックの論理「Ｌ」の期間（または論理「Ｈ」の
期間の）何れか一方を制御する可変分周回路を用いる手
段、上記受信クロックを平滑化した出力電圧で上記電圧
制御発振器の発振周波数を制御し、上記送信クロックを
上記受信クロックに同期させる手段を備えたことを特徴
とする。
【０００９】
【実施例】以下、本発明の実施例を図面を用いて説明す
る。図１は本発明の一実施例を示すブロック図であり、
図において、図４と同一符号は同一又は相当部分を示
し、３０は本実施例における可変分周回路である。図２
は、図１の（Ａ）に示す可変分周回路３０の出力波形を
示す図であり、この可変分周回路３０には、位相比較器
４での位相差により分周比を可変する場合、受信クロッ
クのＬ（またはＨ）の期間の一方を制御して分周比を可
変する分周回路が用いられ、この分周回路３０と位相比
較器４とでいわゆるディジタルＰＬＬ回路が構成され
る。
る。図１は本発明の一実施例を示すブロック図であり、
図において、図４と同一符号は同一又は相当部分を示
し、３０は本実施例における可変分周回路である。図２
は、図１の（Ａ）に示す可変分周回路３０の出力波形を
示す図であり、この可変分周回路３０には、位相比較器
４での位相差により分周比を可変する場合、受信クロッ
クのＬ（またはＨ）の期間の一方を制御して分周比を可
変する分周回路が用いられ、この分周回路３０と位相比
較器４とでいわゆるディジタルＰＬＬ回路が構成され
る。
【００１０】例えば今かりに、電圧制御発振器１０の発
振周波数を可変分周回路３０で８分周しており、受信ク
ロックの「Ｈ」の期間が４パルス分，「Ｌ」の期間が４
パルス分であった場合に、電圧制御発振器１０が変動し
て発振周波数が遅くなり、結果的に受信データからのエ
ッジタイミングの方が早くなった場合、このタイミング
に合わせるべく、位相比較器４で生じた位相差により可
変分周回路３０の分周数が７となるが、この場合、受信
クロック「Ｈ」の期間が４パルス分，「Ｌ」の期間が３
パルス分となるような制御が行われる。また、発振周波
数が速くなった場合、可変分周回路３０の分周数は９と
なるが、この場合には受信クロックの「Ｈ」の期間が４
パルス分，「Ｌ」の期間が５パルス分となるような制御
が行われる。
振周波数を可変分周回路３０で８分周しており、受信ク
ロックの「Ｈ」の期間が４パルス分，「Ｌ」の期間が４
パルス分であった場合に、電圧制御発振器１０が変動し
て発振周波数が遅くなり、結果的に受信データからのエ
ッジタイミングの方が早くなった場合、このタイミング
に合わせるべく、位相比較器４で生じた位相差により可
変分周回路３０の分周数が７となるが、この場合、受信
クロック「Ｈ」の期間が４パルス分，「Ｌ」の期間が３
パルス分となるような制御が行われる。また、発振周波
数が速くなった場合、可変分周回路３０の分周数は９と
なるが、この場合には受信クロックの「Ｈ」の期間が４
パルス分，「Ｌ」の期間が５パルス分となるような制御
が行われる。
【００１１】この受信クロックの一部がローパスフィル
タ６に入力され、ローパスフィルタ６で平滑化されて電
圧制御発振器１０に制御電圧として入力され、この電圧
制御発振器１０からの発振周波数が制御され、送信クロ
ックが受信クロックより遅くなったときは電圧制御発振
器１０の発振周波数を高くして同期を取り、送信クロッ
クが受信クロックより早くなったときは電圧制御発振器
１０の発振周波数を低くして送信クロックと受信クロッ
クとの同期を取ることができる。
タ６に入力され、ローパスフィルタ６で平滑化されて電
圧制御発振器１０に制御電圧として入力され、この電圧
制御発振器１０からの発振周波数が制御され、送信クロ
ックが受信クロックより遅くなったときは電圧制御発振
器１０の発振周波数を高くして同期を取り、送信クロッ
クが受信クロックより早くなったときは電圧制御発振器
１０の発振周波数を低くして送信クロックと受信クロッ
クとの同期を取ることができる。
【００１２】なお上記実施例では、可変分周回路３０が
分周比を可変する場合、受信クロックの「Ｌ」の期間を
制御する例を示したが、受信クロックの「Ｈ」の期間を
制御する可変分周回路を用い、電圧制御発振器に制御電
圧特性を負極性のものを用いても同様に実施できること
は言うまでもない。
分周比を可変する場合、受信クロックの「Ｌ」の期間を
制御する例を示したが、受信クロックの「Ｈ」の期間を
制御する可変分周回路を用い、電圧制御発振器に制御電
圧特性を負極性のものを用いても同様に実施できること
は言うまでもない。
【００１３】
【発明の効果】以上説明したように本発明の局間クロッ
ク同期回路は、回路構成を簡略化しながら従来と同等の
同期回路を構成でき、通信機器の小型化，高密度化，低
価格化等が可能となるという効果がある。
ク同期回路は、回路構成を簡略化しながら従来と同等の
同期回路を構成でき、通信機器の小型化，高密度化，低
価格化等が可能となるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示す実施例の動作を説明するための図で
ある。
ある。
【図３】従来のクロック再生回路の一例を示すブロック
図である。
図である。
【図４】従来の局間クロック同期回路の一例を示すブロ
ック図である。
ック図である。
２ 固定分周回路 ４ 位相比較器 ５ エッジ検出回路 ６ ローパスフィルタ １０ 電圧制御発振器 ３０ 可変分周回路
Claims (1)
- 【請求項１】 受信データから受信クロックを再生する
と共にこの受信クロックに送信クロックを同期させる局
間クロック同期回路において、 電圧制御発振器の出力から分周回路を介して送信クロッ
クを得る手段、 上記電圧制御発振器の出力を可変分周回路で分周した出
力と、エッジ検出回路で受信データから得たエッジ検出
タイミングとの位相差で上記可変分周回路の分周比を可
変して制御するＰＬＬ回路、 上記可変分周回路の出力から受信クロックを得る手段、 上記可変分周回路に、分周比を可変する場合上記受信ク
ロックの論理「Ｌ」の期間（または論理「Ｈ」の期間
の）何れか一方を制御する可変分周回路を用いる手段、 上記受信クロックを平滑化した出力電圧で上記電圧制御
発振器の発振周波数を制御し、上記送信クロックを上記
受信クロックに同期させる手段、 を備えたことを特徴とする局間クロック同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163130A JP2840569B2 (ja) | 1995-06-07 | 1995-06-07 | 局間クロック同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163130A JP2840569B2 (ja) | 1995-06-07 | 1995-06-07 | 局間クロック同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08335932A JPH08335932A (ja) | 1996-12-17 |
| JP2840569B2 true JP2840569B2 (ja) | 1998-12-24 |
Family
ID=15767771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163130A Expired - Lifetime JP2840569B2 (ja) | 1995-06-07 | 1995-06-07 | 局間クロック同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2840569B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1199838A1 (en) * | 2000-05-31 | 2002-04-24 | Mitsubishi Denki Kabushiki Kaisha | Clock |
| GB2409383B (en) | 2003-12-17 | 2006-06-21 | Wolfson Ltd | Clock synchroniser |
| JP4948077B2 (ja) | 2005-10-14 | 2012-06-06 | ルネサスエレクトロニクス株式会社 | 送受信装置及びそれを用いた通信システム |
-
1995
- 1995-06-07 JP JP7163130A patent/JP2840569B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08335932A (ja) | 1996-12-17 |
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