JP2884643B2 - 位相同期クロック生成装置 - Google Patents
位相同期クロック生成装置Info
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- JP2884643B2 JP2884643B2 JP1315818A JP31581889A JP2884643B2 JP 2884643 B2 JP2884643 B2 JP 2884643B2 JP 1315818 A JP1315818 A JP 1315818A JP 31581889 A JP31581889 A JP 31581889A JP 2884643 B2 JP2884643 B2 JP 2884643B2
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- Japan
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- output
- phase
- input
- frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号の水平同期信号に位相同期した
クロックを生成する装置に関し、特にVTRの再生信号の
様にスキュー歪み（不連続な信号）を含むビデオ信号の
位相同期クロック生成装置に関する。
クロックを生成する装置に関し、特にVTRの再生信号の
様にスキュー歪み（不連続な信号）を含むビデオ信号の
位相同期クロック生成装置に関する。
従来、この種の位相同期クロック生成装置として、PL
L（Phase locked loop）が用いられている。例えば、論
文「Ｓ−VHS方式VCR VC−DS1000」,NEC技報 vol.41
No.3/1988,62〜69頁参照。
L（Phase locked loop）が用いられている。例えば、論
文「Ｓ−VHS方式VCR VC−DS1000」,NEC技報 vol.41
No.3/1988,62〜69頁参照。
第５図は従来のPLLを用いた位相同期クロック生成装
置の構成を示すブロック図である。図において、11はビ
デオ信号を入力とする水平同期分離回路、12aは水平同
期分離回路11の出力を第一の入力とする位相比較回路、
13は位相比較回路12aの出力を入力とするローパスフィ
ルタLPF（low pass filter）、14はLPF13の出力を入力
とする電圧制御発振器VCO（voltage controlled oscill
ator）、15aはVCO14の出力を入力とする分周器であり、
分周器15aの出力を位相比較回路12aの第二の入力とし、
VCO14の出力をクロック出力としている。
置の構成を示すブロック図である。図において、11はビ
デオ信号を入力とする水平同期分離回路、12aは水平同
期分離回路11の出力を第一の入力とする位相比較回路、
13は位相比較回路12aの出力を入力とするローパスフィ
ルタLPF（low pass filter）、14はLPF13の出力を入力
とする電圧制御発振器VCO（voltage controlled oscill
ator）、15aはVCO14の出力を入力とする分周器であり、
分周器15aの出力を位相比較回路12aの第二の入力とし、
VCO14の出力をクロック出力としている。
第６図は第５図の各部の波形図を示す。水平同期分離
回路11は入力されたビデオ信号の水平同期信号（以下HS
という）を分離して出力し、後段の位相比較回路12aとL
PF13とVCO14と分周器15aにより構成されるPLLによっ
て、HSのｎ倍（n:クロックの逓倍数）の発振周波数のク
ロック（以下nfHという）を生成する。水平同期信号HS
とクロックnfHの位相同期がとれている場合、HSとnfHを
1/n分周して得られる分周器15aの出力fHの位相も同期し
ており、位相比較回路12aの出力は定となり、VCO14の発
振は安定する。
回路11は入力されたビデオ信号の水平同期信号（以下HS
という）を分離して出力し、後段の位相比較回路12aとL
PF13とVCO14と分周器15aにより構成されるPLLによっ
て、HSのｎ倍（n:クロックの逓倍数）の発振周波数のク
ロック（以下nfHという）を生成する。水平同期信号HS
とクロックnfHの位相同期がとれている場合、HSとnfHを
1/n分周して得られる分周器15aの出力fHの位相も同期し
ており、位相比較回路12aの出力は定となり、VCO14の発
振は安定する。
第６図では位相比較回路12aとして、fNを一次LPFによ
ってのこぎり波に変換し、HSがハイレベルの間、そのの
こぎり波を出力する方式のものを用いた場合を示してあ
る。また、この場合、VCO14は、入力電圧が低い程、発
振周波数が高くなるものを用い、LPF13は位相比較回路5
2の出力を平滑している。HSとnfHの位相同期がずれて、
HSがfHよりも速くなった場合、位相比較回路12aではの
こぎり波の電圧の低い部分を出力するのでLPF13の出力
電圧が低下し、VCO14の発振周波数を高くし、HSとnfHが
位相同期する様にフィードバックがかかる。HSがfHより
遅くなった場合は、この逆の動作をする。
ってのこぎり波に変換し、HSがハイレベルの間、そのの
こぎり波を出力する方式のものを用いた場合を示してあ
る。また、この場合、VCO14は、入力電圧が低い程、発
振周波数が高くなるものを用い、LPF13は位相比較回路5
2の出力を平滑している。HSとnfHの位相同期がずれて、
HSがfHよりも速くなった場合、位相比較回路12aではの
こぎり波の電圧の低い部分を出力するのでLPF13の出力
電圧が低下し、VCO14の発振周波数を高くし、HSとnfHが
位相同期する様にフィードバックがかかる。HSがfHより
遅くなった場合は、この逆の動作をする。
ところで、VHSフォーマット等のVTRの再生信号は、複
数の再生ヘッドからの信号を切り換えているので、ヘッ
ド切換時に信号の不連続点（これを一般にスキュー歪
み）というを生じる。
数の再生ヘッドからの信号を切り換えているので、ヘッ
ド切換時に信号の不連続点（これを一般にスキュー歪
み）というを生じる。
例えば、第７図に示す様にヘッド（１）の再生信号に
対し、ヘッド（２）の再生信号が遅れている場合に、ヘ
ッド（１）からヘッド（２）に切換えた時のHSの間隔が
ヘッド切換時のラインだけ長くなる。その後、HSの間隔
は元に戻るが、HSとfHの位相がずれているため位相比較
器12aではHSがfHより遅れたと判断し、VCO14の発振周波
数を低くし、HSとfHが位相同期する様にフィードバッグ
をかけることになる。この位相同期状態に戻るまでに通
常10数ラインの期間を要する。
対し、ヘッド（２）の再生信号が遅れている場合に、ヘ
ッド（１）からヘッド（２）に切換えた時のHSの間隔が
ヘッド切換時のラインだけ長くなる。その後、HSの間隔
は元に戻るが、HSとfHの位相がずれているため位相比較
器12aではHSがfHより遅れたと判断し、VCO14の発振周波
数を低くし、HSとfHが位相同期する様にフィードバッグ
をかけることになる。この位相同期状態に戻るまでに通
常10数ラインの期間を要する。
上述した従来の位相同期クロック生成装置はPLLを用
いているが、分周器を固定位相で行なう様にしているた
め、スキュー歪みによって位相同期がずれた場合、元の
位相同期状態に戻るまでに10数ラインの期間を要し、そ
の間モニタ上に同期のずれた画面を再生してしまうとい
う欠点がある。
いているが、分周器を固定位相で行なう様にしているた
め、スキュー歪みによって位相同期がずれた場合、元の
位相同期状態に戻るまでに10数ラインの期間を要し、そ
の間モニタ上に同期のずれた画面を再生してしまうとい
う欠点がある。
本発明の目的は、このような問題を解決し、スキュー
検出手段と分周位相制御手段とにより、スキュー歪みを
検出して分周器の分周位相を変えて、HSとfHの位相ずれ
を急速に補正できるようにした位相同期クロック生成装
置を提供することにある。
検出手段と分周位相制御手段とにより、スキュー歪みを
検出して分周器の分周位相を変えて、HSとfHの位相ずれ
を急速に補正できるようにした位相同期クロック生成装
置を提供することにある。
本発明の構成は、ビデオ信号を入力し水平同期信号を
分離して出力する水平同期分離回路と、この水平同期分
離回路の水平同期信号出力および分周出力を入力して位
相比較する位相比較回路と、この位相比較回路の出力を
入力してその低域成分を出力するローパスフィルタと、
このローパスフィルタの出力を入力とする電圧制御発振
器と、この電圧制御発振器の出力を入力して前記分周出
力を出力する分周器とを備え、前記電圧制御発振器の出
力をクロック出力とする位相同期クロック生成装置にお
いて、前記水平同期分離回路の出力を入力し前記水平同
期信号が所定タイミング範囲からずれた時スキュー検出
信号を出力するスキュー検出器と、前記分周器に付加さ
れた分周位相を制御する分周位相制御手段とを有し、前
記スキュー検出信号を前記分周位相制御手段と前記位相
比較回路の制御入力とする共に、前記分周器が、カウン
タと、このカウンタの出力を入力とするデータラッチ群
と、このデータラッチ群の出力を前記カウンタのデータ
入力とし、前記分周位相制御手段に前記カウンタのロー
ド入力を用いたことを特徴とする。
分離して出力する水平同期分離回路と、この水平同期分
離回路の水平同期信号出力および分周出力を入力して位
相比較する位相比較回路と、この位相比較回路の出力を
入力してその低域成分を出力するローパスフィルタと、
このローパスフィルタの出力を入力とする電圧制御発振
器と、この電圧制御発振器の出力を入力して前記分周出
力を出力する分周器とを備え、前記電圧制御発振器の出
力をクロック出力とする位相同期クロック生成装置にお
いて、前記水平同期分離回路の出力を入力し前記水平同
期信号が所定タイミング範囲からずれた時スキュー検出
信号を出力するスキュー検出器と、前記分周器に付加さ
れた分周位相を制御する分周位相制御手段とを有し、前
記スキュー検出信号を前記分周位相制御手段と前記位相
比較回路の制御入力とする共に、前記分周器が、カウン
タと、このカウンタの出力を入力とするデータラッチ群
と、このデータラッチ群の出力を前記カウンタのデータ
入力とし、前記分周位相制御手段に前記カウンタのロー
ド入力を用いたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明による位相同期クロック生成装置の一
実施例のブロック図である。図において、11はビデオ信
号を入力とする水平同期分離回路、12は水平同期分離回
路11の出力を第一の入力とする位相比較回路、13は位相
比較回路12の出力を入力とするLPF、14はLPF13の出力を
入力とするVCO、15はVCO14の出力を入力とする分周器で
あり、この分周器15の出力を位相比較回路12の第２の入
力とし、VCO14の出力をクロック出力としている。ま
た、水平同期分離回路11の出力をスキュー検出器16に入
力して、このスキュー検出器16の出力を分周器15の分周
位相制御入力と、位相比較回路12の制御入力としてい
る。
実施例のブロック図である。図において、11はビデオ信
号を入力とする水平同期分離回路、12は水平同期分離回
路11の出力を第一の入力とする位相比較回路、13は位相
比較回路12の出力を入力とするLPF、14はLPF13の出力を
入力とするVCO、15はVCO14の出力を入力とする分周器で
あり、この分周器15の出力を位相比較回路12の第２の入
力とし、VCO14の出力をクロック出力としている。ま
た、水平同期分離回路11の出力をスキュー検出器16に入
力して、このスキュー検出器16の出力を分周器15の分周
位相制御入力と、位相比較回路12の制御入力としてい
る。
ここで位相比較回路12と、LPF13と、VCO14と、分周器
15によって構成されるPLLは、第５図と同じ動作を行な
う。
15によって構成されるPLLは、第５図と同じ動作を行な
う。
スキュー検出器16は、例えばHSの前縁を検出する手段
と、カウンタと、比較器とにより構成され、第２図に示
すようにHSの前縁を検出し（以下HS検出信号という）、
１つのHS検出信号と次のHS検出信号までの期間をカウン
トする。ここで位相同期クロックが910fHを生成する場
合、そのカウンタ値が906〜914（910±４）以外のとき
にHS検出がされた場合、スキュー検出信号を出力するよ
うに動作する。
と、カウンタと、比較器とにより構成され、第２図に示
すようにHSの前縁を検出し（以下HS検出信号という）、
１つのHS検出信号と次のHS検出信号までの期間をカウン
トする。ここで位相同期クロックが910fHを生成する場
合、そのカウンタ値が906〜914（910±４）以外のとき
にHS検出がされた場合、スキュー検出信号を出力するよ
うに動作する。
分周器15は、カウンタを用いて構成されnfHクロック
を910周期で０〜909までカウントし、カウンタ値が227
〜682の間fHをロウレベルとし、それ以外の時に、ハイ
レベルとする。また、分周位相制御手段としてカウンタ
のリセット手段を有している。
を910周期で０〜909までカウントし、カウンタ値が227
〜682の間fHをロウレベルとし、それ以外の時に、ハイ
レベルとする。また、分周位相制御手段としてカウンタ
のリセット手段を有している。
また、位相比較回路12は制御入力によって位相比較を
ストップする手段を有し、そしてHSとfHの位相同期がと
れている場合、HSの前縁とタイミングの一致する分周器
15のカウンタ値が０になる様に系全体を調整しておく必
要がある。
ストップする手段を有し、そしてHSとfHの位相同期がと
れている場合、HSの前縁とタイミングの一致する分周器
15のカウンタ値が０になる様に系全体を調整しておく必
要がある。
この場合、ビデオ入力にスキュー歪みがあると、スキ
ュー検出器16でそれを検出し、スキュー検出信号を出力
するために、第３図に示した様に分周器15はリセットさ
れ、fHの位相は元の状態に戻る。すなわち、HSの前縁と
分周器16のカウンタの値の０になるタイミングが一致し
ている。なお、この時位相比較回路12の動作をストップ
させるので、PLLに対する影響を軽減し、位相同期クロ
ック生成を安定させられる。
ュー検出器16でそれを検出し、スキュー検出信号を出力
するために、第３図に示した様に分周器15はリセットさ
れ、fHの位相は元の状態に戻る。すなわち、HSの前縁と
分周器16のカウンタの値の０になるタイミングが一致し
ている。なお、この時位相比較回路12の動作をストップ
させるので、PLLに対する影響を軽減し、位相同期クロ
ック生成を安定させられる。
第４図は第１図の分周器15の構成例を示すブロック図
である。図において、41はnfHをクロック入力とするカ
ウンタ、42はカウンタ41の出力を入力とするfH・リセッ
ト生成器、fH・リセット生成器42のfH出力を分周器15の
fH出力とし、リセット出力をカウンタ41のリセット入力
とし、43はカウンタ41の出力をデータ入力としHS検出信
号をクロック入力とするデータラッチ群であり、データ
ラッチ群43の出力をカウンタ41のデータ入力とし、スキ
ュー検出信号をデータラッチ群43の制御入力と、カウン
タ41のロード入力としている。
である。図において、41はnfHをクロック入力とするカ
ウンタ、42はカウンタ41の出力を入力とするfH・リセッ
ト生成器、fH・リセット生成器42のfH出力を分周器15の
fH出力とし、リセット出力をカウンタ41のリセット入力
とし、43はカウンタ41の出力をデータ入力としHS検出信
号をクロック入力とするデータラッチ群であり、データ
ラッチ群43の出力をカウンタ41のデータ入力とし、スキ
ュー検出信号をデータラッチ群43の制御入力と、カウン
タ41のロード入力としている。
この回路で、カウンタ41はnfHを910周期で０〜909ま
でカウントし、fH・リセット生成回路42では、例えばカ
ウンタ値が227〜682の間fHをロウレベルとし、それ以外
のときにハイレベルとする。そして、カウンタ値が910
になるタイミングでリセット信号を出力し、カウンタ41
をリセットする。
でカウントし、fH・リセット生成回路42では、例えばカ
ウンタ値が227〜682の間fHをロウレベルとし、それ以外
のときにハイレベルとする。そして、カウンタ値が910
になるタイミングでリセット信号を出力し、カウンタ41
をリセットする。
一方、データラッチ群43では、スキュー検出信号が出
力されないとき、HS検出信号の出力されるタイミングで
カウンタ41の出力をラッチし、スキュー検出信号が出力
されたときは、ラッチをしない。そしてスキュー検出信
号が出力された時、データラッチ群43の出力をカウンタ
41にデータロードする。
力されないとき、HS検出信号の出力されるタイミングで
カウンタ41の出力をラッチし、スキュー検出信号が出力
されたときは、ラッチをしない。そしてスキュー検出信
号が出力された時、データラッチ群43の出力をカウンタ
41にデータロードする。
このようにしてHSとfHの位相同期がとれているときの
分周器15のカウンタ値をデータラッチ群43に保持してお
くため、第１図と同様、ビデオ入力にスキュー歪みがあ
ると、分周器15の内部状態をただちに元の状態に戻すた
め、位相同期クロック生成を安定させられる。
分周器15のカウンタ値をデータラッチ群43に保持してお
くため、第１図と同様、ビデオ入力にスキュー歪みがあ
ると、分周器15の内部状態をただちに元の状態に戻すた
め、位相同期クロック生成を安定させられる。
また、第４図の場合、第１図で必要であったHSとfHの
位相同期がとれている場合のHSの前縁とタイミングの一
致する分周器15のカウンタ値を０にする調整が不要にな
るというメリットがある。
位相同期がとれている場合のHSの前縁とタイミングの一
致する分周器15のカウンタ値を０にする調整が不要にな
るというメリットがある。
以上説明したように本発明は、スキュー検出器と分周
位相制御手段とを有し、スキュー歪みを検出し、分周器
の分周位相をかえてHSとfHの位相ずれを小さくする事に
よって、スキュー歪みのPLLに対する影響を軽減し、位
相同期クロック生成を安定させる事ができ、モニタ上に
再生される画面の同期のずれを低減できるという効果が
ある。
位相制御手段とを有し、スキュー歪みを検出し、分周器
の分周位相をかえてHSとfHの位相ずれを小さくする事に
よって、スキュー歪みのPLLに対する影響を軽減し、位
相同期クロック生成を安定させる事ができ、モニタ上に
再生される画面の同期のずれを低減できるという効果が
ある。
第１図は本発明による位相同期クロック生成装置の一実
施例のブロック図、第２図は第１図のスキュー検出器の
動作説明をする波形図、第３図は第１図のスキュー歪み
を含むビデオ信号の各部の波形図、第４図は第１図の分
周器の構成を示すブロック図、第５図は従来の位相同期
クロック生成装置の一例のブロック図、第６図は第５図
の各部の波形図、第７図は第５図のスキュー歪みを含む
ビデオ信号の各部の波形図である。 10……入力端子、11……水平同期分離回路、12,12a……
位相比較回路、13……LPF、14……VCO、15,15a……分周
器、16……スキュー検出器、20……出力端子、41……カ
ウンタ、42……fHリセット生成器、43……データラッチ
群。
施例のブロック図、第２図は第１図のスキュー検出器の
動作説明をする波形図、第３図は第１図のスキュー歪み
を含むビデオ信号の各部の波形図、第４図は第１図の分
周器の構成を示すブロック図、第５図は従来の位相同期
クロック生成装置の一例のブロック図、第６図は第５図
の各部の波形図、第７図は第５図のスキュー歪みを含む
ビデオ信号の各部の波形図である。 10……入力端子、11……水平同期分離回路、12,12a……
位相比較回路、13……LPF、14……VCO、15,15a……分周
器、16……スキュー検出器、20……出力端子、41……カ
ウンタ、42……fHリセット生成器、43……データラッチ
群。
Claims (1)
- 【請求項１】ビデオ信号を入力し水平同期信号を分離し
て出力する水平同期分離回路と、この水平同期分離回路
の水平同期信号出力および分周出力を入力して位相比較
する位相比較回路と、この位相比較回路の出力を入力し
てその低域成分を出力するローパスフィルタと、このロ
ーパスフィルタの出力を入力する電圧制御発振器と、こ
の電圧制御発振器の出力を入力して前記分周出力を出力
する分周器とを備え、前記電圧制御発振器の出力をクロ
ック出力とする位相同期クロック生成装置において、前
記水平同期分離回路の出力を入力して前記水平同期信号
が所定タイミング範囲からずれた時スキュー検出信号を
出力するスキュー検出器と、前記分周器に付加された分
周位相を制御する分周位相制御手段とを有し、前記スキ
ュー検出信号を前記分周位相制御手段と前記位相比較回
路の制御入力とすると共に、前記分周器が、カウンタ
と、このカウンタの出力を入力とするデータラッチ群
と、このデータラッチ群の出力を前記カウンタのデータ
入力とし、前記分周位相制御手段に前記カウンタのロー
ド入力を用いたことを特徴とする位相同期クロック生成
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315818A JP2884643B2 (ja) | 1989-12-04 | 1989-12-04 | 位相同期クロック生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1315818A JP2884643B2 (ja) | 1989-12-04 | 1989-12-04 | 位相同期クロック生成装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03175738A JPH03175738A (ja) | 1991-07-30 |
| JP2884643B2 true JP2884643B2 (ja) | 1999-04-19 |
Family
ID=18069927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1315818A Expired - Lifetime JP2884643B2 (ja) | 1989-12-04 | 1989-12-04 | 位相同期クロック生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2884643B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152915A (ja) * | 1991-11-25 | 1993-06-18 | Matsushita Electric Ind Co Ltd | パルス変調器の周波数安定化回路 |
-
1989
- 1989-12-04 JP JP1315818A patent/JP2884643B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03175738A (ja) | 1991-07-30 |
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