JPH04142812A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、位相同期回路に関するもので、特に位相同
期回路から得られるタロツクのジッタを抑え、外部から
の入力クロックに高精度で位相ロックして追従できるよ
うにしたものである。

（従来の技術） 位相同期回路は、各種の電子回路に用いられているが、
ここでは、ＰＣＭ多重分離装置のデスタッフ部に用いら
れる位相同期回路を示して説明する。

非同期の関係にある複数チャンネルのデータを多重化す
る手法としてスタッフ同期方式がある。

この方式は、多重化に先立ち、非同期のデータに余分な
パルスを適宜挿入（スタッフ）して、ブタの速度を」１
昇させて、各チャンネル間に疑似的な同期関係を与え、
その後、これらのデータを多重化して伝送するものであ
る。受信側では、多重化されたデータを各チャンネル毎
に分離した後、送信側で挿入した余分なパルスを除去（
デスタッフ）して元のデータを再生するようにしている
。

このように再生されたデータは、余分なパルスが除去さ
れた部分かデータの無い空隙となるために、データの流
れに時間的な揺らぎ（ジッタ）か発生する。このため、
多重分離装置のデスタッフ部には、位相同期回路を用い
たジッタ抑圧回路が設けられている。

第５図は、従来の多重分離装置のデスタッフ部の例であ
る。

］０は受信クロックＣＫ　Ｌを分周する分周器であり、
イネーブルパルスＥＮＡを受けると分周を開始し、その
分周出力は、入力データＤｉｎを取込むメモリ２０の書
込みアドレスデータとして利用される。この分周器１０
の最上位ピッｌ−ｔｊ、４カは、位相比較器２０の一方
の入力部に供給される。

位相比較器３０の他方の入力部には、上記分周器１０と
同様な分周器４０の分周出力の最」二位ビット出力か供
給されている。分周器４０は、電圧制御発振器（ＶＣＯ
）７０の発振出力を分周しており、この分周器４０の分
周出力は、メモリ２０の読出しアドレスデータとして利
用される。

位相比較器３０の位相誤差データは、低域通過フィルタ
（ＬＰＦ）５０に入力されて平滑化され、増幅器６０に
て増幅され、電圧制御発振器７０の制御端子に供給され
、発振周波数を制御することになる。

なお上記イネーブルパルスＥＮＡは、多重分離装置のタ
イミング発生部（図示せず）から出力されるもので、受
信データ中のフレーム同期パルス、スタッフパルス等を
除いた有効データに対応して供給される。メモリ２０は
、書込みと読出しアドレスを独立して指定できるデュア
ルポートメモリであり、分周器１０．！：同様にイネー
ブルパルスＥＮＡにより制御されており、受信データ中
の有効データだけが間欠的に書き込まれることになる。

」−記したデスタッフ部によると、メモリ２０の書込み
アドレスと読出しアドレスの位相差の平均値が一定とな
るように電圧制御発振器７０の発振周波数が制御される
。従って、メモリ２０に間欠的に書込まれたデータは、
バッファリングされて平均速度の等しい連続したデータ
Ｄｏｕｔとして読み出されることになり、ジッタの抑圧
が得られる。

以上説明したデスタッフ部の位相同期ループにおいては
、位相比較入力かデジタル信号であるためにデジタル形
の位相比較器３０か用いられる。

デジタル形の位相比較器３０は、イクスクルーツブオア
回路やセットリセットフリップフロップ路等で簡？１１
−に実現できるが、位相比較出力には電圧制御発振器７
０の発振周波数を制御するだめのアナログ情報が含まれ
ているために、温度変化や電源電圧の変動に対して論理
出力振幅を安定化する必要がある。つまり、位相比較器
の論理出力振幅の変化は、電圧制御発振器の発振周波数
の中心値を変化させ、等価的には位相同期ループのロッ
クレンジを狭めてしまうので、これを回避するり・１策
が必要である。ロックレンジの低下を回避するには、増
幅器６０の利得を上げて位相同期ループのループ利得を
増加することにより対処できるが、ループ利得の増加は
再生クロックのジッタ増加につながるという問題がある
。

そこで位相比較器の論理出力振幅を安定化する手段とし
ては、従来ローカルレギュレータで位相比較器の電源電
圧を安定化したり、温度変動の小さい論理素子を用いて
位相比較器を構成するなとの方法が取られている。

第６図は、従来の位相比較器の出力安定化回路の構成例
を示している。

分周器１０と４０からの出力は、まずＣＭＯＳレベル（
＋０．３〜＋４．４Ｖ）をエミッタ結合ロジック（ＥＣ
Ｌ）ｌ／ベル（−１，［ｉ　〜−］、ＯＶ　）　ｌ：変
換する論理レベル変換器３１．３２にそれぞれ入力され
る。

この論理レベル変換器３１．３２の出力か、イクスクル
ーシブオア回路で構成される位相比較器３０に入力され
る。３３は、電源ＩＣ（ローカルレギュレータ）であり
、電源出力端子は、バイパスコンデンザ３５を介して接
地されるとともに位相比較器３０に供給される。また電
源出力端子は、位相比較器３０の出力端子にエミッタ抵
抗３４（ＥＣＬイクスクルーシブオア回路のエミッタ抵
抗）を介して接続されている。

上記の構成によるとＥＣＬによるイクスクルンブオア回
路の電源電圧は、電源ＩＣ３３により安定化される。

上記のＥＣＬ論理回路による位相比較器構成であると、
出力振幅の変動かＩＣ内部で補償されており（例えばＥ
　ＣＬ　１００Ｋシリーズ）　、ＣＭＯ８のイクスクル
ーシブオア回路で４７．Ｓ成した位相比較器に比べて、
出力レベルの変動量を大幅に改善している。ＣＭＯ３に
よる論理回路構成であると、等偏曲には電源側とアース
（ＧＮＤ）側とを開閉する相補スイッチとみることがで
き、電源電圧の変動あるいは温度変化によるスイッチの
内部抵抗の変化かそのまま論理出力の振幅変化となって
現れ安い。

しかしながら、上記した出力振幅補償機能を持つ位相比
較器であると、レベル変換等が必要であり回路が複雑に
なる。また論理素子としてＥＣＬを用いるために消費電
力か増加する。このため、デスタッフ部を集積化（ゲー
トアレイ化）して、小形化、低消費電力化を図る場合に
不向きである。

（発明が解決しようとする課題） 上記したように従来の位相同期回路によると、電圧制御
発振器の発振周波数制御電圧が、制御電圧作成側におけ
る電源電圧変動や温度変動の影響を受けて、微妙に変化
し、入力信号と発振出力との間に位相誤差を生じるとい
う問題がある。上記の影響は、特に再生クロックのジッ
タを減少させるために高精度の位相同期特性を要求され
る多重分離装置のデスタッフ部では大きな問題となる。

さらにまた、位相ロックループの経路において論理出力
振幅を安定化できるＥＣＬ構成の位相比較器を用いると
、回路構成が複雑になる上に低消費電力化を図るには不
都合である。

そこでこの発明は、消費電力か小さく、構成も簡単であ
り位相比較器の出力を安定化することができ、高精度で
入力信号に追従した位相ロック信号を得ることができる
位相同期回路を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明は、電圧制御発振器と、この電圧制御発振器の
発振出力を分周する第１の分周器と、この第１の分周器
の分周出力と、入力信号との位相誤差を検出する位相比
較器と、この位相比較器の出力を平滑する第１の低域通
過フィルタと、この第１の低域通過フィルタの出力か一
方の入力端子に供給される差動増幅器と、この差動増幅
器の他方の入力端子に前記比較器側における少なくとも
電源電圧変動出力をは給するエラー検出手段と、前記差
動増幅器の差動出力を前記電圧制御発振器の制御端子に
供給する手段とを備えるものである。

（作用） 上記の手段により、電源電圧の変動や温度変動による位
相比較器の出力変動分は、差動増幅器の一方に入力され
るとともに、エラー検出手段により検出されて差動増幅
器の他方に入力されるために、この差動増幅器の差動出
力では上記変動分かキャンセルされており、電圧制御発
振器の制御］Ｏ 電圧は位相比較器で得られた位相誤差出力のみを正確に
現すことになる。

（実施例） 以下、この発明の実施例を図面を参照して説明する。

第１図はこの発明の一実施例である。入力端子１０１に
は、位相同期されるべき入力信号（例えばクロック）が
導入され、位相比較器１０２の一方の入力部に供給され
る。この位相比較器］０２の他方の入力部には、電圧制
御発振器（Ｖ　ＣＯ）１、０７の発振出力を分周器１０
３で分周した分周出力が供給されている。位相比較器１
０２からは、入力信号と分周器１．０３の出力との位相
誤差出力が得られ、この位相誤差出力は、低域通過フィ
ルタ（ＬＰＦ）１０４により平滑化される。

また分周器１０Ｂの分周出力は、低域通過フィルタ１０
５に入力されて平滑化される。分周器１０３の分周比は
、電圧制御発振器１０７の発振出力周波数が、入力信号
の周波数と同じになるように設定されている。

］　１ 低域通過フィルタ１０４と１０５の出力は、差動増幅器
１０６の一方と他方の入力部に供給される。そしてこの
差動増幅器１０６から？１１られる差動出力か、電圧制
御発振器１０７の発振周波数制御端子に供給される。こ
こで破線］００で囲むブロックはＩＣ化されている。ま
た、位相比較器］０２は、例えばイクスクルーシブオア
回路により構成されており、入力信号と分周器出力との
位相差に比例した幅のパルス出力を得る。

上記した位相同期回路によると、入力信号の周波数に対
して電圧制御発振器１０７の発振出力か位相同期するこ
とになる。

ここで、例えば電源電圧変動や温度変動により位相比較
器１０２の論理出力振幅が変動したとすると、この変動
は、分周器１０Ｂの出力にも同様な変動して現れてくる
（位相比較器１０２の出力段と分周器１０３の出力段が
ほぼ同様な論理回路構成となっているものとする）。そ
して、これらの変動は、それぞれ低域通過フィルタ１０
４、］０５を介して平滑化され差動増幅器１０６の差］
２ 動入力となる。よって、差動増幅器１０６の出力には、
上記変動成分は現れず、電圧制御発振器１０７の発振出
力が電源電圧の変動や温度変動に影響を受けることはな
い。

このように、電圧制御発振器１０７の制御電圧が電源電
圧の変動や温度変化による影響を受けないために、この
位相同期回路の発振出力は、入力信号の位相に高精度で
追従した信号となる。

この発明は上記の実施例に限定されるものではない。上
記の実施例では、電源電圧の変動や温度変動による位相
比較器の出力変動は、分周器１０５の出力を平滑する低
域通過フィルタ］０５を用いたエラー検出手段により検
出された。しかしエラー検出手段としては、各種の実施
例が可能である。

第２図はこの発明の他の実施例である。

先の実施例と異なる部分は、差動増幅器１０６の他方の
入力端子に供給する電圧が、電源電圧■を抵抗Ｒ１、Ｒ
２により分圧した形で得られていることである。他の部
分は、先の実施例と同じであるから、第１図と同一符号
を付している。

この実施例においても、集積回路内部の電源電圧の変動
を差動増幅器１０６の他方の入力端子に入力するので、
比較器１０２の出力が電源電圧の変動により影響を受け
ても、これを差動増幅器１０６の出力側ではキャンセル
できることになる。

ただし、この実施例の場合は、論理素子の内部抵抗が温
度等の変化によって変動した場合のキャンセル効果は、
先の実施例に比べて薄い。

第３図は、この発明を多重分離装置のデスタッフ部に適
用した例である。

２０１は受信クロックＣＫＬを分周する分周器であり、
イネーブルパルスＥＮＡを受けると分周を開始し、その
分周出力は、入力データＤｉｎを取込むメモリ２０２の
書込みアドレスデータとして利用される。この分周器２
０］の最上位ビット出力は、ｂ′１．＋１１比較器２０
３の一方の入力部に１３（給される。

位相比較器２０３の他方の入力部には、上記分周器２０
１と同様な分周器２０４の分周出力の最上位ビット出力
が供給されている。分周器２０４は、電圧制御発振器（
ＶＣＯ）２０８の発振出力を分周しており、この分周器
２０４の分周出力は、メモリ２０２の読出しアドレスデ
ータとして利用される。

位相比較器２０３の位相誤差データは、低域通過フィル
タ（ＬＰＦ）２０５に入力されて平滑化され、差動増幅
器２０７の一方の入力端子に供給される。またこの差動
増幅器２０７の他方の入力端子には、分周器２０４の出
力を低域通過フィルタ２０６により平滑化したものか入
力されている。

そして、差動増幅器２０７から得られた出力は、電圧制
御発振器２０８の制御端子に供給され、発振周波数を制
御する。

上記イネーブルパルスＥＮＡは、多重分離装置のタイミ
ング発生部（図示せず）から出力されるもので、受信デ
ータ中のフレーム同期パルス、スタッフパルス等を除い
た白′効データに対応してｆ」（給される。メモリ２０
２は、書込みと読出しアドレスを独立して指定できるデ
ュアルポートメモリであり、分周器２０１と同様にイネ
ーブルパルスＥＮＡにより制御されており、受信データ
中の１−ｆ効データだけが間欠的に書き込まれることに
なる。

上記したデスタッフ部によると、メモリ２０２の書込み
アドレスと読出しアドレスの位相差の平均値か一定とな
るように電圧制御発振器２０８の発振周波数か制御され
る。従って、メモリ２０２に間欠的に書込まれたデータ
は、バッファリングされて平均速度の等しい連続したデ
ータＤ　ｏｕｔとして読み出されることになり、ジッタ
の抑圧が１＋７られる。

第４図は、上記の位相同期回路の動作を説明するために
示した動作波形図である。

同図（ａ）は分周器２０１の出力を示している。

この分周出力のπ／２位相に対して、同図（ｂ）は分周
器２０４の出力が進んでいる状態を示している。このと
きは、位相比較器２０３からは、同図（Ｃ）に示すよう
な位相誤差出力が得られる。

逆に、同図（ｄ）に示すように分周器２０４の分周出力
の位相か遅れているとぎは、位相比較器２０３からは同
図（ｅ）に示すような位相誤差出力が得られる。

このように、位相比較器２０３から得られる位相誤差出
力は、分周器２０１と２０４の出力の位相が正常な位相
関係（π／２の位相差を持つ）場合は、デイニーティー
５０％のパルスとなるように設定されている。これは電
圧制御発振器２０８の自走周波数を調整することにより
可能である。

ここで、分周器２０４の分周出力の位相が進むと位相比
較器２０３の出力パルス幅が狭くなり、遅れるとパルス
幅が広くなる。よってその位相比較特性は、第４図（ｆ
）に示すように現すことができ、低域通過フィルタ２０
５の出力特性はこれと同様な特性となる。

低域通過フィルタ２０５の出力電圧か高くなった場合は
、電圧制御発振器２０８の発振周波数は低くなる方向へ
制御され（位相か遅くなる方向へ制御）、逆に低域通過
フィルタ２０５の出力電圧が低くなった場合は、電圧制
御発振器２０．８の発振周波数は高くなる方向へ制御さ
れる（位相が進む方向へ制御）。

分周器２０４の分周出力が、分周器２０１の分周出力よ
りも遅れるように制御された場合は、メモリ２０２の書
込みアドレスが読出しアドレスよりも遅れた事を意味し
、間欠的に到来する受信ブタがメモリによりバッファリ
ングされて、一定の速度で読み出されることになる。な
お、位相比較特性の負の傾斜部分は極性が異なるために
、位相同期ループの安定点とはならずにスキップされる
ためにメモリ２０２の読出しアドレスが書込みアドレス
を追い越すようなアンダーフロー状態は自動的に回避さ
れる。

ここで電源電圧の変動が生じ、位相比較器２０３の論理
出力レベルが変化すると、当然低域通過フィルタ２０５
の出力も変動する。この変動は、分周器２０１と２０４
の位相ずれが無い状態でも生じ、電圧制御発振器２０８
の発振周波数を変動させることになる。しかしこの実施
例では、この変動を以下のように無くしている。

即ち、分周器２０４の１／Ｎ分周出力は、電圧制御発振
器２０８で発生ずるクロックを分周したものであり、常
にデユーティ−５０％のパルスを出力している。従って
低域通過フィルタ２０６で平滑化された信号は、低域通
過フィルタ２０５で平滑化された信号とほぼ等しい電圧
レベルとなる。

電源電圧の変動による論理出力振幅の変化は、主に論理
素子の出力段で発生するため、位相比較器２０３の出力
回路と分周器２０４の１／Ｎ出力の出力回路が相似な回
路で形成されているとすれば、電源電圧の変動による低
域通過フィルタ２０５の出力変化■と、低域通過フィル
タ２０６の出力変化量は等しくなる。よって差動増幅器
２０７の同相除去機能により、上記のような電圧レベル
変動を抑圧することができる。

上記の回路において、分周器２０４の出力（最上位ビッ
ト）を低域通過フィルタ２０６に導入する場合、分周器
２０１のビットに対応するビット出力（最上位ビット）
を導入したが、これに限定されるものではない。特に、
位相比較器２０３の繰り返し周波数は、入力端子に印加
される信号層１　つ 波数のほぼ２倍となるために分周器２０４から参照信号
として低域通過フィルタ２０６に導かれる信号周波数も
位相比較器２０３に供給する信号の２倍の周波数信号を
利用すると、論理素子の立」−り、立下り時間の差に起
因するゝ＋ｉ均レベルの変動も抑圧でき、−層精度の高
い補償ループとすることができる。よって、分周器２０
４から低域通過フィルタ２０６に供給する信号としては
、最上位ビット２°の直ぐ下位のピッ１，２−−１２の
信号を利用してもよい。

上記した実施例によると、電圧制御発振器の出力クロッ
クを分周し、平滑した信号を論理１１１力振幅変動抑圧
のための参照信号として用いる簡！１１−な構成である
。よって新たな論理回路やレベル変換器が不要であり、
消費電力の増加もほとんど無くＬＳＩ化に適している。

また、第１図、第３図の実施例によると、位相比較器の
論理出力振幅の変動要因となる電源電圧変動たけでなく
、論理素子の内部抵抗の温度変化や出力パルスの立上り
立トリ時間差に起因する・１乏均レベルの変動も抑圧す
ることができ高精度の位相ロックを得ることができる。

［発明の効果］ 以上説明したようにこの発明の位相同期回路によると、
消費電力か小さく、構成も簡単であり位相比較器の出力
を安定化することかでき、高精度で入力信号に追従した
位相ロック信号を得ることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図はさらにこの
発明の他の実施例を示す回路図、第４図は第３図の回路
の動作を説明するために示した動作波形図、第５図は従
来の位相同期回路の説明図、第６図は第５図の回路の動
作を説明するために示した動作波形図である。 １０２．２０３・・・位ト［１比較器、１０３．２０４
．２０１・・・分周器、１０４．１０５．２０５．２０
６・・低域通過フィルタ、１０６．２０７・・差動増幅
器、］０７．２０８・・電圧制御発振器、２　］ ２　・・ メ モリ。

Claims (6)

【特許請求の範囲】
1. （１）電圧制御発振器と、 この電圧制御発振器の発振出力を分周する第１の分周器
   と、 この第１の分周器の分周出力と、入力信号との位相誤差
   を検出する位相比較器と、 この位相比較器の出力を平滑する第１の低域通過フィル
   タと、 この第１の低域通過フィルタの出力が一方の入力端子に
   供給される差動増幅器と、 この差動増幅器の他方の入力端子に前記比較器側におけ
   る少なくとも電源電圧変動出力を供給するエラー検出手
   段と、 前記差動増幅器の差動出力を前記電圧制御発振器の制御
   端子に供給する手段と を具備したことを特徴とする位相同期回路。
2. （２）前記エラー検出手段は、前記電源電圧を分圧する
   抵抗素子であることを特徴とする請求項第１項記載の位
   相同期回路。
3. （３）前記エラー検出手段は、前記第１の分周器の分周
   出力を平滑化する第２の低域通過フィルタであることを
   特徴とする請求項第１項記載の位相同期回路。
4. （４）前記第２の低域通過フィルタに供給される信号は
   、前記第１の分周器の分周出力の最上位ビットまたは最
   上位ビットの下位のビット出力のいずれか一方であるこ
   とを特徴とする請求項第３項記載の位相同期回路。
5. （５）前記位相比較器に入力する前記入力信号は、第２
   の分周器を介して導入されており、この第２の分周器の
   分周比は、前記第１の分周器の分周器の分周比と同じで
   あることを特徴とする請求項第１項記載の位相同期回路
   。
6. （６）前記第２の分周器の分周出力は、入力データを取
   込むメモリの書き込みアドレスとして用いられ、前記第
   １の分周器の分周出力は前記メモリの読出しアドレスと
   して用いられることを特徴とする請求項第５項記載の位
   相同期回路。