JPS5837969A - 保護回路素子 - Google Patents
保護回路素子Info
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- JPS5837969A JPS5837969A JP56136663A JP13666381A JPS5837969A JP S5837969 A JPS5837969 A JP S5837969A JP 56136663 A JP56136663 A JP 56136663A JP 13666381 A JP13666381 A JP 13666381A JP S5837969 A JPS5837969 A JP S5837969A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に形成される保護回路素子、特
に高耐圧をもった保護回路素子の構造に関する。
に高耐圧をもった保護回路素子の構造に関する。
従来、半導体集積回路（ＩＣ）は大規模化・高密度化が
進むに従って、−例えばＭＩＳＷ素子のゲート絶縁膜が
薄くなシ、そのゲート耐圧は低くなっているために、こ
れらの素子を破壊から保設するために保護回路素子が設
けられている。このようなＩＣは通常では電源電圧５〔
ｖ〕程度で動作する回路が多いから、保護回路素子は耐
圧が低くても充分に役立っている。しかし例えば外部に
螢光表示管のような表示装置などが接続されるＩＣでは
、ＩＣ内に４０〜５０〔ｖ〕で動作する高耐圧素子が設
けられているので、かような高耐圧素子の保護に従来の
保護回路素子をそのまま付加しても用をなさない。しか
も高耐圧素子は低濃度・高抵抗の限られた狭い領域を用
いて形成しなければ高耐圧が得られないために、それよ
シ高電圧が印加されれば、容易に破壊される脆弱な性質
を持った素子である。
進むに従って、−例えばＭＩＳＷ素子のゲート絶縁膜が
薄くなシ、そのゲート耐圧は低くなっているために、こ
れらの素子を破壊から保設するために保護回路素子が設
けられている。このようなＩＣは通常では電源電圧５〔
ｖ〕程度で動作する回路が多いから、保護回路素子は耐
圧が低くても充分に役立っている。しかし例えば外部に
螢光表示管のような表示装置などが接続されるＩＣでは
、ＩＣ内に４０〜５０〔ｖ〕で動作する高耐圧素子が設
けられているので、かような高耐圧素子の保護に従来の
保護回路素子をそのまま付加しても用をなさない。しか
も高耐圧素子は低濃度・高抵抗の限られた狭い領域を用
いて形成しなければ高耐圧が得られないために、それよ
シ高電圧が印加されれば、容易に破壊される脆弱な性質
を持った素子である。
本発明はこの様なＩＣ内部に設けられる脆弱な高耐圧素
子を保護するための保護回路素子を提供するものである
。−９ 保護回路素子としては 従来よｊＤＰ−Ｎ逆接合を利用
するなど数多くの構造が提案されているが、ラテラル構
造の保護回路素子を適用した場合は第１図に示す回路図
となり、入出力端子■Ｉｏに保護回路素子Ｔ、のドレイ
ンが接続され、ソースとゲートと基板とは接地されてお
）、入出力端子ＶＩＯに異常高電圧が印加されると、保
護回路素子Ｔ、は２チラルトランジスタ特性を示し、入
出力端子は接地側と短絡して、入力段の半導体素子Ｔ１
に高電圧が印加しない様に保護している。
子を保護するための保護回路素子を提供するものである
。−９ 保護回路素子としては 従来よｊＤＰ−Ｎ逆接合を利用
するなど数多くの構造が提案されているが、ラテラル構
造の保護回路素子を適用した場合は第１図に示す回路図
となり、入出力端子■Ｉｏに保護回路素子Ｔ、のドレイ
ンが接続され、ソースとゲートと基板とは接地されてお
）、入出力端子ＶＩＯに異常高電圧が印加されると、保
護回路素子Ｔ、は２チラルトランジスタ特性を示し、入
出力端子は接地側と短絡して、入力段の半導体素子Ｔ１
に高電圧が印加しない様に保護している。
第２図はこの様な保護回路素子Ｔ、の断面構造を例示し
ておυ、Ｎ型半導体基体１上にＮ”ｆｆｉチャネル・カ
ット領域２を介して厚いフィールド酸化膜３を形成し、
両側の活性領域にＰ＋型ドレイン領域４、Ｐ＋型ンソー
領域５がそれぞれ設けられる。そしてこの様な構造とし
た保護回路素子に入出力端子から異常高電圧が印加され
ると、ドレイン領域４とチャンネル・カット領域２との
間のＰＮ接合がブレークダウンを起し、基体１がチャー
ジアップされる。そこでチャージアップされた基体ｌと
グランドレベルのソース領域５とが順方向となり、基体
１からソース領域５へ電流が流れると同時に該ラテラル
トランジスタが作動し、ドレイン領域４からソース領域
５へと電流が流れ込み保護素子としての役目をはたすこ
とになる。
ておυ、Ｎ型半導体基体１上にＮ”ｆｆｉチャネル・カ
ット領域２を介して厚いフィールド酸化膜３を形成し、
両側の活性領域にＰ＋型ドレイン領域４、Ｐ＋型ンソー
領域５がそれぞれ設けられる。そしてこの様な構造とし
た保護回路素子に入出力端子から異常高電圧が印加され
ると、ドレイン領域４とチャンネル・カット領域２との
間のＰＮ接合がブレークダウンを起し、基体１がチャー
ジアップされる。そこでチャージアップされた基体ｌと
グランドレベルのソース領域５とが順方向となり、基体
１からソース領域５へ電流が流れると同時に該ラテラル
トランジスタが作動し、ドレイン領域４からソース領域
５へと電流が流れ込み保護素子としての役目をはたすこ
とになる。
このようにラテラル型（横型）構造の保護回路素子はラ
テラル・トランジスタ特性を利用したものであり、入出
力端子ＶＴｏ側のドレイン領域４がチャンネル・カット
領域２と接触している部分７でのブレークダウン電圧が
、保証できる耐圧を決めている。一方チヤンネル・カッ
ト領域は本来ＩＣＣ全全体寄生トランジスタ動作を抑止
するととが主目的であるから、余シ低濃度にはできない
。
テラル・トランジスタ特性を利用したものであり、入出
力端子ＶＴｏ側のドレイン領域４がチャンネル・カット
領域２と接触している部分７でのブレークダウン電圧が
、保証できる耐圧を決めている。一方チヤンネル・カッ
ト領域は本来ＩＣＣ全全体寄生トランジスタ動作を抑止
するととが主目的であるから、余シ低濃度にはできない
。
従ってこの様な構造のままでは保護素子が低電圧（３０
１ｙ１以下程度）で作動し、高耐圧素子の保護素子とし
ては適さない。なお図中、６はゲート電極、８はシん珪
酸ガラス（Ｐ Ｓ Ｇ）醇の表面保護膜、９はドレイン
電極、１０はソース電極を示している。
１ｙ１以下程度）で作動し、高耐圧素子の保護素子とし
ては適さない。なお図中、６はゲート電極、８はシん珪
酸ガラス（Ｐ Ｓ Ｇ）醇の表面保護膜、９はドレイン
電極、１０はソース電極を示している。
本発明はこのようカ従来の保護回路素子に代えて、より
高い絶縁耐圧を有する保護回路素子を提供しようとする
ものである。
高い絶縁耐圧を有する保護回路素子を提供しようとする
ものである。
即ち本発明の保護回路素子は、第１導電型を有する半導
体基体、前言１半導体基体表面に選択的に配設された絶
縁膜、前記絶縁膜の一方の側の半導体基体表面部に形成
された周囲に第２導電型低濃度領域を有する第１の第２
導電型高濃度領域、前記絶縁膜の他方の側の半導体基体
表面部に形成された第２の第２導電型高濃度領域、前記
絶縁膜の下部に形成された第１導電がｊ高濃度領域、前
記絶縁膜上に配設された電極とを偏え、前記第１の第２
導電型高濃度領域が被保護素子に接続され、前記第２の
第２導電型高濃度領域及び前記電極が基準電位に接続さ
れてなることを特徴とする。
体基体、前言１半導体基体表面に選択的に配設された絶
縁膜、前記絶縁膜の一方の側の半導体基体表面部に形成
された周囲に第２導電型低濃度領域を有する第１の第２
導電型高濃度領域、前記絶縁膜の他方の側の半導体基体
表面部に形成された第２の第２導電型高濃度領域、前記
絶縁膜の下部に形成された第１導電がｊ高濃度領域、前
記絶縁膜上に配設された電極とを偏え、前記第１の第２
導電型高濃度領域が被保護素子に接続され、前記第２の
第２導電型高濃度領域及び前記電極が基準電位に接続さ
れてなることを特徴とする。
以下本発明を図を用い実施例について詳細に説明する。
第３図（ａ）及び（ｂ）は別の一実施例の断面構造図、
嬉４図（＆）乃至（ｅ）は一実施例の製造工程断面図で
ある０ 本発明によれば、例えば第３図（ａ）に示すような断面
構造の保護回路素子が提供される。即ち、該保護回路素
子はＮ型半導体（シリコイ基体（Ｎウェル、Ｎ基板等）
１１０表面に、その活性化領域面を画定表出するフィル
ド酸化膜１２が設けられており、該フィールド酸化膜１
２によってへたてられた一方の活性化領域に、周囲がＰ
型低濃度Φ−型）、オフセット領穢１３で囲まれたＰ型
高濃度（Ｐ＋型）ドレイン領域１４が、他方の活性領塚
にＰ型高濃度（Ｐ＋型）ソース領域工５が形成されてい
る。又前記フィールド酸化膜１２下部の基板表層部には
前記オフセット領域１３及びソース領域１５０両方に接
するＮ型高濃度（Ｎ＋型）チャネル・カット領域１６が
設けられている。更に又該基体上を覆うＰＳＧ等の絶縁
膜１７上に、該絶縁膜１７の電極窓を介してＰ＋温ドレ
イｙ領域１４に接するドレイン電極１８、Ｐ＋型ソース
領域１５に接するソース電極１９及びドレイン領域−ソ
ース領域間のフィールド酸化Ｎ１２の上部に位置するゲ
ート電極２０が形成され、前記ドレイン電極１８が入力
端子２１に、ソース電極１９及びゲート電極２０が基準
電位端子即ち接地端子２２に接続されてなっている。そ
して該構造を有する保護回路素子に於ては、入力端子を
介して異常電圧がドレイン領域に加わってもＰＮ 接
合部２３に於けるデプレッシーン層が低不純物濃度のＰ
−型オフセット領域１３内に広く拡がるために、ト 該保護素子のブレークタウン電圧をオフセラ等領域とチ
ャンネル・カット領域の比抵抗で決定される値まで高め
ることができる。
嬉４図（＆）乃至（ｅ）は一実施例の製造工程断面図で
ある０ 本発明によれば、例えば第３図（ａ）に示すような断面
構造の保護回路素子が提供される。即ち、該保護回路素
子はＮ型半導体（シリコイ基体（Ｎウェル、Ｎ基板等）
１１０表面に、その活性化領域面を画定表出するフィル
ド酸化膜１２が設けられており、該フィールド酸化膜１
２によってへたてられた一方の活性化領域に、周囲がＰ
型低濃度Φ−型）、オフセット領穢１３で囲まれたＰ型
高濃度（Ｐ＋型）ドレイン領域１４が、他方の活性領塚
にＰ型高濃度（Ｐ＋型）ソース領域工５が形成されてい
る。又前記フィールド酸化膜１２下部の基板表層部には
前記オフセット領域１３及びソース領域１５０両方に接
するＮ型高濃度（Ｎ＋型）チャネル・カット領域１６が
設けられている。更に又該基体上を覆うＰＳＧ等の絶縁
膜１７上に、該絶縁膜１７の電極窓を介してＰ＋温ドレ
イｙ領域１４に接するドレイン電極１８、Ｐ＋型ソース
領域１５に接するソース電極１９及びドレイン領域−ソ
ース領域間のフィールド酸化Ｎ１２の上部に位置するゲ
ート電極２０が形成され、前記ドレイン電極１８が入力
端子２１に、ソース電極１９及びゲート電極２０が基準
電位端子即ち接地端子２２に接続されてなっている。そ
して該構造を有する保護回路素子に於ては、入力端子を
介して異常電圧がドレイン領域に加わってもＰＮ 接
合部２３に於けるデプレッシーン層が低不純物濃度のＰ
−型オフセット領域１３内に広く拡がるために、ト 該保護素子のブレークタウン電圧をオフセラ等領域とチ
ャンネル・カット領域の比抵抗で決定される値まで高め
ることができる。
第３図（ｂ）は本発明の他の一実施例を示したもので、
各領域は第３図（ａ）と同記号で表わしである。
各領域は第３図（ａ）と同記号で表わしである。
そして該構造と前記実施例との相異は、Ｎ＋型チャネル
・カット領域１６がＰ−型オフセット領域１３に直かに
接していない点である。そしてこのようにするとＰＮ接
合部２３に於けるデブレッシｌン層はオフセット領域１
３とそれに接する低不純物濃度のＮ型半導体基体１１０
両方に広く拡がるために、該保護素子のブレークダウン
電圧をオフセット領域と半導体基体の比抵抗で決定され
る、前記実施例よシも更に高い値まで高めることができ
る。
・カット領域１６がＰ−型オフセット領域１３に直かに
接していない点である。そしてこのようにするとＰＮ接
合部２３に於けるデブレッシｌン層はオフセット領域１
３とそれに接する低不純物濃度のＮ型半導体基体１１０
両方に広く拡がるために、該保護素子のブレークダウン
電圧をオフセット領域と半導体基体の比抵抗で決定され
る、前記実施例よシも更に高い値まで高めることができ
る。
次に本発明の保護回路素子の製造手順を、一実施例につ
いて第４図（ａ）乃至（ｅ）に示す工程断面図を用いて
説明する。該製造工程は上記工程断面図の順に進められ
、先ず第４図（ａｌに示すようにＮ型シリコン（８１）
基体１１上に膜厚数１００〔λ〕程度の酸化シリコン（
８１０，）膜２４を介して膜厚１０００ ［Ａ濃度の窒
化シリコン（ｓ ｔ ｓ Ｎ４）膜２５を選択的に形成
して活性化領域を遮蔽した後、前記Ｓ ｉ ＊ Ｎ４膜
２５をマスクとする例えば砒素イオン（Ａｓ”）の選択
注入によシＮ型８１基体１１面に選択的にＡｓ＋Ｂ＋領
域１６′を形成する。次いで前記８１ａＮＪＮ２５を耐
酸イトスフとして選択熱酸化を行い、第４図１′ｂ）に
示すようにＮ型Ｓｔ基体１１面に、下部にＮ＋飄チャネ
ル・カット領域１６を有するフィールド酸化膜」２及び
１２′を選択的に形成する。次いで前記Ｓｉ、Ｎ、膜２
５を除去した後、第４図（ｅ）に示すようにフィールド
酸化膜１２及び１２′をマスクとしてＮ型Ｓ１基体１１
面に低注入量の硼素イオン（Ｂ＋）を選択的に注入し、
基体面に選択的に低濃度硼素（Ｂ）注入領域１３’を形
成する。次いで第４図（ｄ）に示すように該基体上にオ
フセット領域形成部位上を覆うレジスト・パターン２６
を形成し、該レジスト・パターン２６及び前記フィール
ド酸化膜１２及び１τをマスクとして基体面に高注入量
の硼素イオン（Ｂ＋）を選択注入し、ＮｆｊＩＳｉ基体
ｌｌ内に選択的に高濃度硼素（Ｂ）注入領域１４′及び
１５′を形成する。次いで前記レジスト・パターン２６
を除去した後、所望の高温アニール処理を施して、第４
図（ｅ）に示すようにフィールド酸化膜１２′の一方の
側に表出するＮｆｆ１Ｓ ｌ基板１１面にＰ−型オフセ
ット領域１３を周囲に有するＰ生型ドレイン領域１４を
、又フィールド酸化膜１２’の他方の側に表出するＮ型
Ｓｉ基板１１面にＰ＋型ソース領域１５を形成する。そ
して図示しないが、以下通常の方法に従ってＰＳＧ等の
絶縁膜の形成、電極窓開き、電極形成等がなされて第３
図（＆）に示すような回路保腰素子が提供されるっ なおラテラル構造の素子は本来バイポーラ形素子であシ
、従って上記に説明した保護回路素子はＰＮＰ型トラン
ジスタであるが、構造はＭＯ８形素子に類似するため、
ＭＯ８形素子の名称を用いて説明した。
いて第４図（ａ）乃至（ｅ）に示す工程断面図を用いて
説明する。該製造工程は上記工程断面図の順に進められ
、先ず第４図（ａｌに示すようにＮ型シリコン（８１）
基体１１上に膜厚数１００〔λ〕程度の酸化シリコン（
８１０，）膜２４を介して膜厚１０００ ［Ａ濃度の窒
化シリコン（ｓ ｔ ｓ Ｎ４）膜２５を選択的に形成
して活性化領域を遮蔽した後、前記Ｓ ｉ ＊ Ｎ４膜
２５をマスクとする例えば砒素イオン（Ａｓ”）の選択
注入によシＮ型８１基体１１面に選択的にＡｓ＋Ｂ＋領
域１６′を形成する。次いで前記８１ａＮＪＮ２５を耐
酸イトスフとして選択熱酸化を行い、第４図１′ｂ）に
示すようにＮ型Ｓｔ基体１１面に、下部にＮ＋飄チャネ
ル・カット領域１６を有するフィールド酸化膜」２及び
１２′を選択的に形成する。次いで前記Ｓｉ、Ｎ、膜２
５を除去した後、第４図（ｅ）に示すようにフィールド
酸化膜１２及び１２′をマスクとしてＮ型Ｓ１基体１１
面に低注入量の硼素イオン（Ｂ＋）を選択的に注入し、
基体面に選択的に低濃度硼素（Ｂ）注入領域１３’を形
成する。次いで第４図（ｄ）に示すように該基体上にオ
フセット領域形成部位上を覆うレジスト・パターン２６
を形成し、該レジスト・パターン２６及び前記フィール
ド酸化膜１２及び１τをマスクとして基体面に高注入量
の硼素イオン（Ｂ＋）を選択注入し、ＮｆｊＩＳｉ基体
ｌｌ内に選択的に高濃度硼素（Ｂ）注入領域１４′及び
１５′を形成する。次いで前記レジスト・パターン２６
を除去した後、所望の高温アニール処理を施して、第４
図（ｅ）に示すようにフィールド酸化膜１２′の一方の
側に表出するＮｆｆ１Ｓ ｌ基板１１面にＰ−型オフセ
ット領域１３を周囲に有するＰ生型ドレイン領域１４を
、又フィールド酸化膜１２’の他方の側に表出するＮ型
Ｓｉ基板１１面にＰ＋型ソース領域１５を形成する。そ
して図示しないが、以下通常の方法に従ってＰＳＧ等の
絶縁膜の形成、電極窓開き、電極形成等がなされて第３
図（＆）に示すような回路保腰素子が提供されるっ なおラテラル構造の素子は本来バイポーラ形素子であシ
、従って上記に説明した保護回路素子はＰＮＰ型トラン
ジスタであるが、構造はＭＯ８形素子に類似するため、
ＭＯ８形素子の名称を用いて説明した。
なお又本発明の保護回路素子は上記実施例と逆導電型セ
形成することもできる。
形成することもできる。
以上説明したように、本発明は耐圧を向上させた保護回
路素子であり、特に本発明に於ては高覧上を図りている
ので、不純物濃度の高い半導体基板やウェル内に保護回
路素子を形成する際に特に顕著な効果を示すものである
０
路素子であり、特に本発明に於ては高覧上を図りている
ので、不純物濃度の高い半導体基板やウェル内に保護回
路素子を形成する際に特に顕著な効果を示すものである
０
第１図は保護回路素子の回路図、第２図は従来の保護回
路素子の断面構造図、第３図（ａ）及び（ｂ）は本発明
の第１及び第２の実施例の断面構造図で、第４図（ａ）
乃至（ｅ）は製造手順の一実施例に於ける工程断面図で
ある。 図に於て、１１はＮ型半導体（シリコン）基体、１２は
フィールド酸化膜、１３はＰ型低濃度ＯＰ−型）オフセ
ット領域、１４はＰ型高濃度（Ｐ中型）ドレイン領域、
１５はＰ型高濃度（Ｐ”ｆｆ１）ソース領域、１６はＮ
型高濃度（Ｎ＋型）チャネル・カット領域１６．１７は
絶縁膜、１８はドレイン電極、１９はソース電極、２０
はゲート電極、２１は入力端子、２２は基準電位（接地
）端子を示す０第 ３ 図 フイ ％４［！１ ｒ
路素子の断面構造図、第３図（ａ）及び（ｂ）は本発明
の第１及び第２の実施例の断面構造図で、第４図（ａ）
乃至（ｅ）は製造手順の一実施例に於ける工程断面図で
ある。 図に於て、１１はＮ型半導体（シリコン）基体、１２は
フィールド酸化膜、１３はＰ型低濃度ＯＰ−型）オフセ
ット領域、１４はＰ型高濃度（Ｐ中型）ドレイン領域、
１５はＰ型高濃度（Ｐ”ｆｆ１）ソース領域、１６はＮ
型高濃度（Ｎ＋型）チャネル・カット領域１６．１７は
絶縁膜、１８はドレイン電極、１９はソース電極、２０
はゲート電極、２１は入力端子、２２は基準電位（接地
）端子を示す０第 ３ 図 フイ ％４［！１ ｒ
Claims (1)
- 【特許請求の範囲】 １、第１の導電型を有する半導体基体、前記半導体基体
表面に選択的に配設された絶縁膜、前記絶縁膜の一方の
側の半導体基体表面部に形成された周囲に第２導電型低
濃度領域を有する第１の第２導電型高濃度領域、前記絶
縁膜の他方の側の半導体基体表面部に形成された第２の
第２導電型高濃度領域、前記絶縁膜の下部に形成された
第１導電型高濃度領域、前記絶縁膜上に配設された電極
とを備え、前記第１の第２導電型高濃度領域が被保護素
子に接続され、前記第２の第２導電型高濃度領域及び前
記電極が基準電位に接続されてなることを特徴とする保
護回路素子。 ２、上記絶縁膜下部の第１導電型高濃度領域が、上記第
２導電型低濃度領域及び第２の第２導電型高濃度領斌に
共に接してなることを特徴とする特許請求の範囲第１項
記載の保護回路素子０３、上記絶縁膜下部の第１導電型
高濃阜領域が、上記第２の第２導電型高濃度領域のみに
接してなることを特徴とする特許請求の範囲第１項記載
の保護回路素子。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136663A JPS5837969A (ja) | 1981-08-31 | 1981-08-31 | 保護回路素子 |
| US06/346,224 US4602267A (en) | 1981-02-17 | 1982-02-05 | Protection element for semiconductor device |
| EP82300764A EP0058557B1 (en) | 1981-02-17 | 1982-02-16 | Protection element for a semiconductor device |
| DE8282300764T DE3270937D1 (en) | 1981-02-17 | 1982-02-16 | Protection element for a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56136663A JPS5837969A (ja) | 1981-08-31 | 1981-08-31 | 保護回路素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5837969A true JPS5837969A (ja) | 1983-03-05 |
| JPH0430194B2 JPH0430194B2 (ja) | 1992-05-21 |
Family
ID=15180581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56136663A Granted JPS5837969A (ja) | 1981-02-17 | 1981-08-31 | 保護回路素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837969A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151469A (ja) * | 1983-02-18 | 1984-08-29 | Fujitsu Ltd | 保護回路素子 |
| JPS60117651A (ja) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | 高耐圧保護回路装置 |
| JPS6269662A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
| JPS6269661A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164876A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | Zetsuengeetogatadenkaikokahandotaisochinoseizohoho |
| JPS526470U (ja) * | 1975-06-30 | 1977-01-18 |
-
1981
- 1981-08-31 JP JP56136663A patent/JPS5837969A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164876A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | Zetsuengeetogatadenkaikokahandotaisochinoseizohoho |
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| JPH0582068B2 (ja) * | 1983-02-18 | 1993-11-17 | Fujitsu Ltd | |
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| JPS6269661A (ja) * | 1985-09-24 | 1987-03-30 | Toshiba Corp | 半導体集積回路の保護回路 |
| JPH0315824B2 (ja) * | 1985-09-24 | 1991-03-04 | Tokyo Shibaura Electric Co |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0430194B2 (ja) | 1992-05-21 |
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